DE19700109A1

DE19700109A1 - Auf einem SOI-Substrat gebildete Halbleitereinrichtung

Info

Publication number: DE19700109A1
Application number: DE19700109A
Authority: DE
Inventors: Kazutami Arimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-05-30
Filing date: 1997-01-03
Publication date: 1997-12-04
Anticipated expiration: 2017-01-04
Also published as: DE19700109C2; KR100275392B1; JP4023850B2; US6100563A; JPH09321259A

Description

Die vorliegende Erfindung betrifft Halbleitereinrichtungen und insbesondere eine auf einem SOI-(Silizium-auf-Isola tor-)Substrat gebildete Halbleitereinrichtung mit einem Bereitschaftsmodus und einem Aktivmodus.

Fig. 13 ist ein Schaltbild, das die Struktur eines CMOS- Inverters 70 einer herkömmlichen auf einem SOI-Substrat ge bildeten integrierten Halbleitereinrichtung (DRAM, SRAM und dergleichen) zeigt. Unter Bezugnahme auf Fig. 13 enthält der CMOS-Inverter 70 einen Eingangsknoten N71, einen Aus gangsknoten N72, einen p-Kanal-MOS-Transistor 71 und einen n-Kanal-MOS-Transistor 72. Ein Eingangssignal Vin ist an den Eingangsknoten N71 angelegt. Ein Ausgangssignal Vout ist aus dem Ausgangsknoten N72 vorgesehen. Der p-Kanal-MOS-Transi stor 71 hat sein Gate verbunden mit dem Eingangsknoten N71, ein ein Stromversorgungspotential Vcc empfangendes Source und ein mit dem Ausgangsknoten N72 verbundenes Drain. Der n- Kanal-MOS-Transistor 72 hat sein Gate verbunden mit dem Ein gangsknoten N71, sein Drain verbunden mit dem Ausgangsknoten N72 und sein Source geerdet. Die Körper der MOS-Transistoren 71 und 72 sind beide in einen Schwebezustand gesetzt.

Fig. 14A ist eine bruchstuckhafte Teildraufsicht einer Ein richtungsstruktur des in Fig. 13 gezeigten n-Kanal-MOS- Transistors 72. Fig. 14B ist eine Schnittansicht des n-Ka nal-MOS-Transistors 72 der Fig. 14A längs der Linie X-X′. Unter Bezugnahme auf die Fig. 14A und 14B ist auf einem SiO-Substrat 73 ein n-Kanal-MOS-Transistor 72 gebildet. Das SOI-Substrat 73 enthält ein Siliziumsubstrat 74, eine ver grabene SiO-Oxidschicht 75 und eine auf ihr gestapelte p⁻- Typ-Siliziumschicht 76. Das Elementgebiet des n-Kanal-MOS- Transistors 72 ist von anderen Elementgebieten durch eine SiO-Isolationsschicht 77, die eine oxidierte p⁻-Typ-Sili ziumschicht 76 ist, isoliert.

Eine Gateelektrode 81 ist über dem Zentrumsabschnitt des Elementgebiets mit einem (nicht dargestellten) Gateoxidfilm dazwischen gebildet. Der Abschnitt der durch die Gateelek trode 81 bedeckten p⁻-Typ-Siliziumschicht 76 ist ein Körper gebiet 82. Ein n⁺-Typ-Draingebiet 83 und ein n⁺-Typ-Source gebiet 84 sind entsprechend auf der einen Seite und der anderen Seite der Gateelektrode 81 gebildet. Die Gateelek trode 81 ist mit dem Eingangsknoten N71 verbunden. Das n⁺- Typ-Draingebiet 83 ist mit dem Ausgangsknoten N72 mittels eines Kontaktlochs CH verbunden. Das n⁺-Typ-Sourcegebiet 84 ist mittels eines Kontaktlochs CH geerdet. Die Einrichtungs struktur des p-Kanal-MOS-Transistors 71 ist derjenigen des n-Kanal-MOS-Transistors 72 ähnlich, vorausgesetzt, daß der p-Typ und der n-Typ entgegengesetzt sind.

Der Betrieb des in den Fig. 13, 14A und 14B gezeigten CMOS-Inverters 70 wird nachstehend beschrieben. In einer Be reitschaftsmodusperiode, in der das Eingangssignal Vin einen L-Pegel (den Massepegel Vss) erreicht, wird der p-Kanal-MOS- Transistor 71 leitend und der n-Kanal-MOS-Transistor 72 nichtleitend gemacht, wodurch das Ausgangssignal Vout einen H-Pegel (den Stromversorgungspegel Vcc) erreicht. Wenn das Eingangssignal Vin auf einen H-Pegel in einer Aktivmodus periode zunimmt, dann wird der p-Kanal-MOS-Transistor 71 nichtleitend und der n-Kanal-MOS-Transistor 72 leitend ge macht, wodurch das Ausgangssignal Vout einen L-Pegel er reicht.

Bei derartigen integrierten Halbleitereinrichtungen sind Forschungen im Gang, um zusammen mit einer Vergrößerung der Integrationsdichte die Stromversorgungsspannung zu verklei nern. Es ist daher notwendig, die Schwellenspannung des die integrierte Halbleitereinrichtung bildenden MOS-Transistors zu verkleinern, um seine Treibfähigkeit zu vergrößern, so daß die integrierte Halbleitereinrichtung mit großer Ge schwindigkeit bei kleiner Stromversorgungsspannung arbeiten kann.

Doch eine Verkleinerung der Schwellenspannung des MOS-Tran sistors entsprechend der Stromversorgungsspannung wird den Subschwellenleckstrom I_L in ihm vergrößern. Es ist nicht möglich, die Schwellenspannung des MOS-Transistors entspre chend der Verkleinerung der Stromversorgungsspannung zu ver kleinern. Schwierigkeiten beim Vergrößern der Leistungs fähigkeit einer integrierten Halbleitereinrichtung, insbe sondere beim Vergrößern der Operationsrate, werden erwartet. Auf derartige Probleme wird beispielsweise im "1993 Sym posium on VLSI Circuit Digest of Technical Papers", Seiten 47-48 und 83-84, hingewiesen.

Bei dem in den Fig. 13, 14A und 14B gezeigten n-Kanal- MOS-Transistor 72 des CMOS-Inverters 70 wird eine Verkleine rung der Schwellenspannung eine Zunahme des Übergangsleck stroms aus dem n⁺-Typ-Draingebiet 83 in das p⁻-Typ-Körperge biet 82 während einer Bereitschaftsperiode verursachen. Dies verursacht eine Zunahme des Potentials des p⁻-Typ-Körperge biets 82, wodurch der Schwellenleckstrom I_L des n-Kanal-MOS- Transistors 72 vergrößert wird. Auf diese Erscheinung wird beispielsweise im "1995 Symposium on VLSI Technology Digest of Technical Papers", Seiten 141-142, hingewiesen.

Eine Methode zum Verkleinern des Subschwellenleckstroms I_L besteht darin, das Potential des p⁻-Typ-Körpergebiets 82 des n-Kanal-MOS-Transistors 72 festzulegen. Um diese Methode zu verwirklichen, ist eine T-förmige Gateelektrode 81′ vorgese hen und ist ein p⁺-Typ-Kontaktgebiet 85 so vorgesehen, daß es mit einem mit der Gateelektrode 81 bedeckten p⁻-Typ-Kör pergebiet 82′ im Kontakt ist, wie in Fig. 16 gezeigt. Durch Anlegen eines konstanten Substratpotentials an das p⁺-Typ- Kontaktgebiet 85 mittels des Kontaktlochs CH kann verhindert werden, daß das Potential des p⁻-Typ-Körpergebiets 82′ zu nimmt, wodurch der Schwellenleckstrom I_L verkleinert werden kann.

Es trat jedoch das Problem auf, daß bei dieser Methode die Layoutfläche zum Vorsehen des p⁺-Typ-Kontaktlochgebiets 85 vergrößert wird. Es trat auch das Problem auf, daß infolge der Zunahme einer Kapazität zwischen dem p⁻-Typ-Körpergebiet 82 und dem n⁺-Drain- und dem n⁺-Sourcegebiet 83 und 84 die Betriebsgeschwindigkeit verkleinert wird.

Rücksicht auf das vorstehende ist es eine Hauptaufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung mit kleinem Stromverbrauch und kleiner Layoutfläche vorzusehen.

Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Halbleitereinrichtung mit kleinem Stromverbrauch und großer Betriebsgeschwindigkeit vorzusehen.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist in ein Sourcegebiet eines MOS-Transistors in einer vorbestimm ten Periode einer Bereitschaftsmodusperiode ein sich von einem Stromversorgungspotential unterscheidendes vorbestimm tes Potential geliefert, wodurch die in einem Körpergebiet des MOS-Transistors gespeicherte Ladung entladen wird, so daß der Subschwellenleckstrom verkleinert wird. Im Unter schied zu dem herkömmlichen Fall, in dem durch das Festlegen des Körperpotentials mittels eines Kontaktgebiets der Schwellenleckstrom verkleinert wird, kann entsprechend der Fläche eines derartigen Kontaktgebiets die Layoutfläche verkleinert werden.

Vorzugsweise ist in impulsartiger Weise in einem vorbestimm ten Zyklus an ein Sourcegebiet eines MOS-Transistors in einer Bereitschaftsmodusperiode ein vorbestimmtes Potential angelegt. Daher wird der durch das Liefern des vorbestimmten Potentials verursachte Stromverbrauch soweit wie möglich verkleinert.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung sind an das entsprechende Source eines p-Kanal-MOS-Transistors und eines n-Kanal-MOS-Transistors einer Inversionsschaltung in einer vorbestimmten Periode der Bereitschaftsmodusperiode ein verstärktes Potential und ein herabgewandeltes Potential angelegt, wodurch die in den Körpergebieten des p-Kanal-MOS- Transistors und des n-Kanal-MOS-Transistors gespeicherte La dung entladen wird, so daß der Subschwellenleckstrom ver kleinert wird. Somit wird eine Wirkung erreicht, die der jenigen des ersten Aspekts ähnlich ist.

Vorzugsweise ist ferner in impulsartiger Weise in einem vor bestimmten Zyklus an das Source des p-Kanal-MOS-Transistors in einer Bereitschaftsmodusperiode ein verstärktes Potential angelegt und in impulsartiger Weise in einem vorbestimmten Zyklus in das Source des n-Kanal-MOS-Transistors ein herab gewandeltes Potential geliefert. Daher kann der durch das Anlegen des verstärkten Potentials und des herabgewandelten Potentials verursachte Stromverbrauch soweit wie möglich unterdruckt werden.

Gemäß einem dritten Aspekt der vorliegenden Erfindung ist eine Inversionsschaltung vorgesehen, die einen p-Kanal-MOS- Transistor und einen n-Kanal-MOS-Transistor enthält, welche zwischen einer ersten und einer zweiten Unterstromversor gungsleitung in Reihe geschaltet sind. In einer Bereit schaftsmodusperiode ist in impulsartiger Weise in einem vorbestimmten Zyklus an die erste Unterstromversorgungslei tung ein erstes Stromversorgungspotential angelegt. Ein zweites Stromversorgungspotential ist in impulsartiger Weise in einem vorbestimmten Zyklus an die zweite Unterstromver sorgungsleitung angelegt. Die in den Körpern des p-Kanal- MOS-Transistors und des n-Kanal-MOS-Transistors gespeicherte Ladung wird entladen, so daß der Subschwellenleckstrom ver kleinert wird. Somit wird eine Wirkung erreicht, die der jenigen des ersten Aspekts ähnlich ist. Da die erste und die zweite Unterstromversorgungsleitung entsprechend auf einem Stromversorgungspotential und einem herabgewandelten Poten tial gehalten werden können, wird ein Übergang von einem Bereitschaftsmodus in einen Aktivmodus schnell ausgeführt.

Gemäß einem vierten Aspekt der vorliegenden Erfindung sind die Sources eines p-Kanal-MOS-Transistors und eines n-Kanal- MOS-Transistors aus einer Mehrzahl von Inversionsschaltun gen, welche während einer Bereitschaftsmodusperiode nicht leitend gemacht sind, entsprechend mit der ersten und der zweiten Unterstromversorgungsleitung verbunden. In einer vorbestimmten Periode einer Bereitschaftsmodusperiode sind an die erste und die zweite Unterstromversorgungsleitung entsprechend ein verstärktes Potential und ein herabgewan deltes Potential angelegt, wodurch mittels jeden Sources die in den Körpern des p-Kanal-MOS-Transistors und des n-Kanal- MOS-Transistors gespeicherte Ladung entladen wird, wodurch der Subschwellenleckstrom verkleinert wird. Daher wird eine Wirkung erreicht, die derjenigen des ersten Aspekts ähnlich ist.

Vorzugsweise ist in impulsartiger Weise in einem vorbestimm ten Zyklus an die erste Unterstromversorgungsleitung das verstärkte Potential angelegt und in impulsartiger Weise in einem vorbestimmten Zyklus an die zweite Unterstromversor gungsleitung das herabgewandelte Potential angelegt. Daher kann der durch das Anlegen des verstärkten Potentials und des herabgewandelten Potentials verursachte Stromverbrauch soweit wie möglich unterdruckt werden.

Gemäß einem fünften Aspekt der vorliegenden Erfindung ist während der vorbestimmten Periode der Bereitschaftsmodus periode das Körperpotential eines MOS-Transistors festgelegt und in anderen Perioden in einen Schwebezustand gesetzt. Da her kann der Subschwellenleckstrom in der Bereitschaftsmo dusperiode verkleinert und die Betriebsgeschwindigkeit in einer Aktivmodusperiode vergrößert werden.

Vorzugsweise wird in impulsartiger Weise in einem vorbe stimmten Zyklus in einer Bereitschaftsmodusperiode das Kör perpotential des MOS-Transistors festgelegt. Daher kann der durch das Festlegen des Körperpotentials verursachte Strom verbrauch soweit wie möglich unterdrückt werden.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung sind eine Mehrzahl von Inversionsschaltungen vorgesehen, die einen p-Kanal-MOS-Transistor und einen n-Kanal-MOS-Transi stor enthalten, welche zwischen der ersten und der zweiten Stromversorgungsleitung in Reihe geschaltet sind. Die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential während einer vorbestimmten Peri ode der Bereitschaftsmodusperiode festgelegt, und die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind in einen Schwebezustand in anderen Perioden gesetzt. Daher kann eine Wirkung erreicht werden, die der des fünften Aspekts ähnlich ist.

Gemäß einem siebenten Aspekt der vorliegenden Erfindung sind eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen vorgesehen, die einen p-Kanal-MOS-Transistor und einen n-Kanal-Transistor enthalten, welche zwischen der ersten und der zweiten Unterstromversorgungsleitung in Reihe geschaltet sind. In einer Aktivmodusperiode ist an die erste Unter stromversorgungsleitung aus einer ersten Hauptstromversor gungsleitung ein erstes Stromversorgungspotential angelegt. Ein zweites Stromversorgungspotential ist an die zweite Unterstromversorgungsleitung aus einer zweiten Hauptversor gungsleitung angelegt. Die Körper des p-Kanal-MOS-Transi stors und des n-Kanal-MOS-Transistors, die während der Be reitschaftsmodusperiode nichtleitend gemacht sind, sind in einer vorbestimmten Periode des Bereitschaftsmodus entspre chend auf ein verstärktes Potential und ein herabgewandeltes Potential festgelegt, und die Körper des p-Kanal-MOS-Transi stors und des n-Kanal-MOS-Transistors sind in anderen Peri oden in einen Schwebezustand gesetzt. Daher wird eine Wir kung erreicht, der derjenigen des fünften Aspekts ähnlich ist. Da in der Bereitschaftsmodusperiode eine Abnahme des Potentials der ersten Unterstromversorgungsleitung und eine Zunahme des Potentials der zweiten Unterstromversorgungslei tung verhindert werden, wird ein Übergang aus einer Bereit schaftsmodusperiode in eine Aktivmodusperiode schnell be wirkt.

Gemäß einem achten Aspekt der vorliegenden Erfindung sind die Sources eines p-Kanal-MOS-Transistors und eines n-Kanal- MOS-Transistors einer Mehrzahl von Inversionsschaltungen, die in einer Bereitschaftsmodusperiode nichtleitend gemacht sind, entsprechend mit einer ersten und einer zweiten Unter stromversorgungsleitung verbunden. Die Sources des p-Kanal- MOS-Transistors und des n-Kanal-MOS-Transistors, die während der Bereitschaftsmodusperiode leitend gemacht sind, sind entsprechend mit einer ersten und einer zweiten Hauptstrom versorgungsleitung verbunden. Während einer vorbestimmten Periode der Bereitschaftsmodusperiode sind die Körper des p- Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors, die in einer Bereitschaftsmodusperiode nichtleitend gemacht sind, entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential festgelegt, und die Körper des p- Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind in einen Schwebezustand in anderen Perioden gesetzt. Somit wird eine Wirkung erreicht, die der des fünften Aspekts ähn lich ist. Da in der Bereitschaftsmodusperiode auch das Po tential der ersten Unterstromversorgungsleitung verkleinert und das Potential der zweiten Unterstromversorgungsleitung vergrößert wird, wird der Subschwellenleckstrom des p- und des n-Kanal-MOS-Transistors weiter verkleinert.

Vorzugsweise sind in dem fünften bis achten Aspekt die Kör per des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transi stors entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential in impulsartiger Weise festge legt. Daher kann der durch das Festlegen des Körperpoten tials verursachte Stromverbrauch soweit wie möglich unter drückt werden.

Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen scheinlicher werden, wenn diese in Verbindung mit den beige fugten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1A eine Darstellung zum Beschreiben des Prinzips einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 1B eine Darstellung des Potentials des p⁻- Typ- Körpergebiets und des n⁺-Typ-Sourcegebiets des in Fig. 1A gezeigten n-Kanal-MOS-Transi stors;

Fig. 2 ein Schaltbild, das die Struktur eines Haupt teils einer integrierten Halbleitereinrich tung zeigt, in dem das in Fig. 1 dargestell te Prinzip verwendet wird;

Fig. 3 eine Timingdarstellung zum Beschreiben des Betriebs der Schaltung der Fig. 2;

Fig. 4 eine andere Timingdarstellung zum Beschreiben des Betriebs der Schaltung der Fig. 2;

Fig. 5 und 6 Schaltbilder, die die entsprechenden Struk turen eines Hauptteils einer integrierten Halbleitereinrichtung gemäß einer zweiten und einer dritten Ausführungsform der vorliegen den Erfindung zeigen;

Fig. 7 eine Timingdarstellung zum Beschreiben des Betriebs der in Fig. 6 gezeigten Schaltung;

Fig. 8 eine Darstellung zum Beschreiben der Wirkung der in Fig. 6 gezeigten Schaltung;

Fig. 9 und 10 Schaltbilder, die die entsprechenden Struk turen eines Hauptteils einer integrierten Halbleitereinrichtung gemäß einer vierten und einer fünften Ausführungsform der vorliegen den Erfindung zeigen;

Fig. 11 eine Timingdarstellung zum Beschreiben des Betriebs der Schaltung der Fig. 10;

Fig. 12 ein Schaltbild, das die Struktur eines Haupt teils einer integrierten Halbleitereinrich tung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 13 ein Schaltbild, das die Struktur eines CMOS- Inverters einer herkömmlichen integrierten Halbleitereinrichtung zeigt;

Fig. 14A eine Darstellung der Einrichtungsstruktur des n-Kanal-MOS-Transistors der Fig. 13;

Fig. 14B eine Schnittansicht des n-Kanal-MOS-Transi stors der Fig. 14A längs der Linie X-X′;

Fig. 15 eine Darstellung zum Beschreiben der Probleme der Schaltung der Fig. 13 und

Fig. 16 eine Darstellung einer anderen Einrichtungs struktur des in Fig. 13 gezeigten n-Kanal- MOS-Transistors.

Die erste Ausführungsform

Fig. 1A ist mit Fig. 15 vergleichbar. Fig. 1B zeigt das Potential eines p⁻-Typ-Körpergebiets 82 und eines n⁺-Typ- Sourcegebiets 84 eines in Fig. 1A dargestellten n-Kanal- MOS-Transistors 72.

Es wurde in Fig. 15 beschrieben, daß das Verkleinern der Schwellenspannung des n-Kanal-MOS-Transistors 72 eine Zu nahme jenes Übergangsleckstroms verursacht, der aus dem Draingebiet 83 in das Körpergebiet 82 des in einer Bereit schaftsmodusperiode einen nichtleitenden Zustand erreichen den n-Kanal-MOS-Transistors 72 fließt, wodurch das Potential des Körpergebiets 82 zunimmt, so daß der Subschwellenleck strom I_L vergrößert wird.

Bei der ersten Ausführungsform der vorliegenden Erfindung ist ein Schalter 7 vorgesehen, wie in Fig. 1A gezeigt. Ein negatives Potential Vbb (Vbb < Vss) ist in einer Bereit schaftsmodusperiode und ein Massepotential Vss ist wie im herkömmlichen Fall in einer Aktivmodusperiode an das n⁺-Typ- Sourcegebiet 84 des n-Kanal-MOS-Transistors 72 angelegt. Das Anlegen des negativen Potentials Vbb an das n⁺-Typ-Sourcege biet 84 des n-Kanal-MOS-Transistors 72 in einer Bereit schaftsmodusperiode setzt eine Vorwärtsvorspannung zwischen dem p⁻-Typ-Körpergebiet 82 und dem n⁺-Typ-Sourcegebiet 84 fest. Im Ergebnis fließt in das n⁺-Typ-Sourcegebiet 84 positive Ladung, die in dem p⁻-Typ-Körpergebiet 82 gespei chert ist. Das Potential in dem p⁻-Typ-Körpergebiet 82 wird relativ verkleinert, so daß der Subschwellenleckstrom I_L abnimmt. In einem in einer Bereitschaftsmodusperiode einen nichtleitenden Zustand erreichenden p-Kanal-MOS-Transistor kann durch Anlegen eines verstärkten Potentials Vpp (Vpp < Vcc) an sein Sourcegebiet eine ähnliche Wirkung erreicht werden.

Unter Bezugnahme auf Fig. 2 enthält die integrierte Halb leitereinrichtung eine Mehrzahl von CMOS-Invertern 1-3 (drei in der Zeichnung), die in Reihe geschaltet und auf einem SOI-Substrat gebildet sind, und zwei Schalter 6 und 7. Jeder der Inverter 1-3 enthält einen p-Kanal-MOS-Transistor 4 und einen n-Kanal-MOS-Transistor 5, die zwischen Knoten N1 und N2 in Reihe geschaltet sind. Ein Eingangssignal Vin ist an die erste Stufe des Inverters 1 angelegt, und eine Ausgangs spannung Vout ist aus der letzten Stufe des Inverters 3 vor gesehen.

Der Schalter 6 hat seinen gemeinsamen Anschluß 6c verbunden mit dem Knoten N1, wobei sein einer Schaltanschluß 6a ein Stromversorgungspotential Vcc und sein anderer Schaltan schluß 6b ein verstärktes Potential Vpp empfängt. Der Schal ter 7 hat einen gemeinsamen Anschluß 7c, der mit dem Knoten N2 verbunden ist, wobei sein einer Schaltanschluß 7a das Massepotential Vss und sein anderer Schaltanschluß 7b ein negatives Potential Vbb empfängt.

Die Fig. 3 und 4 sind Timingdarstellungen zum Beschreiben des Betriebs der in Fig. 2 gezeigten Schaltung.

In einer Bereitschaftsmodusperiode ist zwischen den An schlüssen 6a und 6c des Schalters 6 und zwischen den An schlüssen 7a und 7c des Schalters 7 Leitung vorgesehen. Das Stromversorgungspotential Vcc und das Massepotential Vss sind entsprechend an die Knoten N1 und N2 angelegt. Das Ein gangssignal Vin ist auf einen L-Pegel (das Massepotential Vss) festgelegt.

Daher sind der p-Kanal-MOS-Transistor 4 der Inverter 1 und 3 und der n-Kanal-MOS-Transistor 5 des Inverters 2 leitend ge macht. Der n-Kanal-MOS-Transistor 5 der Inverter 1 und 3 und der p-Kanal-MOS-Transistor 4 des Inverters 2 sind nichtlei tend gemacht.

Wie in Fig. 3 gezeigt, nimmt das Körperpotential des n-Ka nal-MOS-Transistors 5 der Inverter 1 und 3 allmählich zu, wodurch der Subschwellenleckstrom I_L zunimmt. Hier wird nur während einer vorbestimmten Periode in einem vorbestimmten Zyklus der Schalter 7 geschaltet, um das negative Potential Vbb an den Knoten N2, d. h. an das Source des n-Kanal-MOS- Transistors 5, in impulsartiger Weise anzulegen. Im Ergebnis wird mittels des Source positive Ladung, die in dem Körper gebiet des n-Kanal-MOS-Transistors 5 gespeichert ist, herausgezogen. Das Potential des Körpergebiets des n-Kanal- MOS-Transistors 5 wird verkleinert, wodurch der Subschwel lenleckstrom I_L verkleinert wird.

Ähnlicherweise nimmt das Körperpotential des p-Kanal-MOS- Transistors 4 des Inverters 2 allmählich ab, wodurch der Subschwellenleckstrom I_L zunimmt. Der Schalter 6 wird ähn lich wie der Schalter 7 geschaltet, wodurch an den Knoten N1, d. h. an das Source des p-Kanal-MOS-Transistors 4, das verstärkte Potential Vpp in impulsartiger Weise angelegt wird. Im Ergebnis wird mittels des Source negative Ladung, die in dem Körpergebiet des p-Kanal-MOS-Transistors 4 ge speichert ist, herausgezogen, wodurch das Potential des Körpergebiets des p-Kanal-MOS-Transistors 4 zunimmt, so daß der Subschwellenleckstrom I_L abnimmt.

In einer Aktivperiode leiten die Anschlüsse 6a und 6c des Schalters 6 und die Anschlüsse 7a und 7c des Schalters 7 immer. Die Knoten N1 und N2 sind entsprechend auf das Strom versorgungspotential Vcc und das Massepotential Vss festge legt.

Beim Einnehmen einer Aktivperiode wird das Eingangssignal Vin, d. h. das Gatepotential der MOS-Transistoren 4 und 5 des Inverters 1, von einem L-Pegel auf einen H-Pegel getrieben, wie in Fig. 4 gezeigt. Hier nimmt durch eine Kopplung mit dem Gate das Körperpotential der MOS-Transistoren 4 und 5 schnell auf einen H-Pegel zu. Der p-Kanal-MOS-Transistor 4 wird nichtleitend und der n-Kanal-MOS-Transistor 5 wird leitend gemacht. Der Inverter 1 sieht einen Ausgang mit einem L-Pegel vor. Als Reaktion sieht der Inverter 2 einen Ausgang mit einem H-Pegel und der Inverter 3 einen Ausgang mit einem L-Pegel vor. Das Ausgangssignal Vout wird auf einen L-Pegel getrieben.

Bei der vorliegenden Ausführungsform wird die Ladung, die in den entsprechenden Körpergebieten der MOS-Transistoren 4 und 5 gespeichert ist, mittels ihrer Sources in einer Bereit schaftsmodusperiode herausgezogen, um den Subschwellenleck strom I_L zu verkleinern. Im Vergleich zu dem herkömmlichen Fall, in dem das Kontaktgebiet 85 so vorgesehen ist, daß das Körperpotential festgelegt ist, um den Schwellenleckstrom I_L zu verkleinern, kann daher die Layoutfläche verkleinert wer den.

Die vorliegende Erfindung ist nicht beschränkt auf die vor liegende Ausführungsform, bei der in impulsartiger Weise in einem vorbestimmten Zyklus in einem Bereitschaftsmodus die Schalter 6 und 7 geschaltet werden. In einer Bereitschafts modusperiode kann zwischen den Anschlüssen 6b und 6c des Schalters 6 und den Anschlüssen 7b und 7c des Schalters 7 konstante Leitung vorgesehen sein. Doch in diesem Fall wird entsprechend der Zeit für den von dem verstärkten Potential Vpp auf das Stromversorgungspotential Vcc zu treibenden Knoten N1 und den von dem negativen Potential Vbb auf das Massepotential Vss zu treibenden Knoten N2 die Betriebszeit verzögert. Ferner ist anzumerken, daß der Stromverbrauch während des Bereitschaftsmodus zunimmt.

Obwohl bei der vorliegenden Ausführungsform in einem Bereit schaftsmodus das Sourcepotential der MOS-Transistoren 4 und 5 geschaltet wird, kann eine ähnliche Wirkung erreicht wer den, wenn es in einem Modus mit gedrosselter Stromzufuhr, einem Batteriebackupmodus oder einem Schlafmodus geschaltet wird.

Die zweite Ausführungsform

Unter Bezugnahme auf Fig. 5 enthält eine integrierte Halb leitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung eine Mehrzahl von in Reihe geschal teten CMOS-Invertern 11-13 (drei in der Figur), die auf einem SOI-Substrat gebildet sind, und Schalter 21-26. Jeder der Inverter 11-13 enthält einen p-Kanal-MOS-Transistor 14 und einen n-Kanal-MOS-Transistor 15, die zwischen Knoten N11 und N12 in Reihe geschaltet sind. Ein Eingangssignal Vin wird in den Inverter 11, der der Inverter der ersten Stufe ist, geliefert. Ein Ausgangssignal Vout ist aus dem Inverter 13, der der Inverter der letzten Stufe ist, vorgesehen.

Jeder der Schalter 21-23 hat einen Anschluß verbunden mit dem entsprechenden Körper des p-Kanal-MOS-Transistors 14 der Inverter 11-13, und der andere Anschluß empfängt das ver stärkte Potential Vpp. Jeder der Schalter 24-26 hat einen Anschluß so geschaltet, daß er der entsprechende Körper des n-Kanal-MOS-Transistors 15 der Inverter 11-13 ist, und der andere Anschluß empfängt das negative Potential Vbb.

Der Betrieb der Schaltung der Fig. 5 wird nachstehend be schrieben.

In einer Bereitschaftsmodusperiode sind alle Schalter 21-26 leitend gemacht. Der Körper des p-Kanal-MOS-Transistors 14 der Inverter 11-13 ist auf das verstärkte Potential Vpp festgelegt. Der Körper des n-Kanal-MOS-Transistors 15 der Inverter 11-13 ist auf das negative Potential Vbb festge legt. In einer Aktivmodusperiode werden alle Schalter 21-26 nichtleitend gemacht, wodurch die Körper der MOS-Transi storen 14 und 15 der Inverter 11-13 einen Schwebezustand er reichen. Da der Betrieb der Reihe der Inverter 11-13 dem jenigen der Reihe der in Fig. 2 gezeigten Inverter 1-3 ähnlich ist, wird seine Beschreibung nicht wiederholt.

Gemäß der zweiten Ausführungsform ist in einer Bereit schaftsmodusperiode das Körperpotential der MOS-Transistoren 14 und 15 so festgelegt, daß der Subschwellenleckstrom I_L verkleinert wird, und ist der Körper der MOS-Transistoren 14 und 15 in einen Schwebezustand gesetzt, wodurch die Kapazi tät zwischen dem Körper und dem Source/Drain verkleinert wird, so daß die Schaltgeschwindigkeit zunimmt. Somit können eine Verkleinerung des Stromverbrauchs und eine Vergrößerung der Betriebsgeschwindigkeit beide verwirklicht werden.

Obwohl bei der vorliegenden Ausführungsform in einer Bereit schaftsperiode an den entsprechenden Körper des p-Kanal-MOS- Transistors 14 und des n-Kanal-MOS-Transistors 15 das ver stärkte Potential Vpp und das negative Potential Vbb ange legt sind, können an den entsprechenden Körper des p-Kanal- MOS-Transistors 14 und des n-Kanal-MOS-Transistors 15 das Stromversorgungspotential Vcc und das Massepotential Vss an gelegt sein.

Bei der vorliegenden Ausführungsform sind während der ganzen Periode des Bereitschaftsmodus die Schalter 21-26 leitend gemacht. Alternativ können in einem vorbestimmten Zyklus die Schalter 21-26 in impulsartiger Weise leitend gemacht wer den, wie bei der ersten Ausführungsform.

Die dritte Ausführungsform

Unter Bezugnahme auf Fig. 6 enthält eine integrierte Halb leitereinrichtung einer dritten Ausführungsform der vorlie genden Erfindung eine Mehrzahl von CMOS-Invertern 31-33 (drei in der Figur), die in Reihe geschaltet und auf einem SOI-Substrat gebildet sind, einen p-Kanal-MOS-Transistor 36 und einen n-Kanal-MOS-Transistor 37. Jeder der Inverter 31-33 enthält einen p-Kanal-MOS-Transistor 34 und einen n-Ka nal-MOS-Transistor 35, die zwischen lokalen Stromversor gungsleitungen LL31 und LL32 in Reihe geschaltet sind. Ein Eingangssignal Vin wird in den Inverter 31 der ersten Stufe geliefert, und ein Ausgangssignal Vout ist aus dem Inverter 33 der letzten Stufe vorgesehen.

Der p-Kanal-MOS-Transistor 36 ist zwischen einer Hauptstrom versorgungsleitung ML31 und der lokalen Stromversorgungslei tung LL31 geschaltet und hat ein Gate, das ein Aktivierungs signal /Φa empfängt. Der n-Kanal-MOS-Transistor 37 ist zwi schen einer Hauptstromversorgungsleitung ML32 und der loka len Stromversorgungsleitung LL32 geschaltet und hat ein Gate, das ein Aktivierungssignal Φa empfängt. Die Hauptstromver sorgungsleitungen ML31 und ML32 sind entsprechend mit dem Stromversorgungspotential Vcc und dem Massepotential Vss versorgt.

Wenn die Aktivierungssignale /Φa und Φa einen entsprechenden Aktivierungspegel des L und des H erreichen, dann leiten in einer Aktivperiode die MOS-Transistoren 36 und 37, wodurch die Inverter 31-33 aktiviert werden.

Bei dieser Schaltung sind während einer Bereitschaftsmodus periode die Inverter 31-33 getrennt von dem Stromversor gungspotential Vcc und dem Massepotential Vss. Daher wird in die Stromversorgung selbst dann kein Strom fließen, wenn ein Fluß des Subschwellenleckstroms I_L in die die Inverter 31-33 bildenden MOS-Transistoren 34 und 35 vorhanden ist, solange die Schwellenspannung der MOS-Transistoren 36 und 37 auf einen großen Wert gesetzt ist. Somit kann im Bereitschafts modus der Stromverbrauch verkleinert werden.

Die Schaltung an sich (abgesehen von dem Merkmal, daß sie auf einem SOI-Substrat gebildet ist) wird in "1V High-Speed Digital Circuit Technology with 0.5 µm Multi-Threshold CMOS", Proc. IEEE ASIC Conf., 1993, Seiten 186-189, offen bart. Die Verwendung der vorliegenden Erfindung bei dieser Schaltung erlaubt eine größere Leistungsfähigkeit.

Wie in der vorstehend genannten Schrift beschrieben, wird insbesondere in einer Bereitschaftsmodusperiode infolge des Subschwellenleckstroms I_L ein Potential Vcc′ der lokalen Stromversorgungsleitung LL31 allmählich abnehmen und ein Potential Vss′ der lokalen Stromversorgungsleitung LL32 allmählich zunehmen, wie in Fig. 8 gezeigt, wenn die Ak tivierungssignale /Φa und Φa entsprechend einfach inaktiv und aktiv in einer Bereitschaftsperiode und einer Aktivmo dusperiode gemacht werden. Die Zeit, in der die lokalen Stromversorgungsleitungen LL31 und LL32 beim nächsten Über gang in einen Aktivmodus entsprechend auf das Stromversor gungspotential Vcc und das Massepotential Vss wiederherzu stellen sind, wird benötigt.

Bei der dritten Ausführungsform werden die Aktivierungssi gnale /Φa und Φa in impulsartiger Weise in einem vorbestimm ten Zyklus sogar in einer Bereitschaftsmodusperiode aktiv gemacht, so daß die MOS-Transistoren 36 und 37 in impuls artiger Weise leitend gemacht werden, um das Potential der lokalen Stromversorgungsleitungen LL31 und LL32 entsprechend auf dem stromversorgungspotential Vcc und dem Massepotential Vss zu behalten, wie in Fig. 7 gezeigt.

Folglich wird das Körperpotential des p-Kanal-MOS-Transi stors 34 vergrößert und das Körperpotential des n-Kanal-MOS- Transistors 35 verkleinert, wodurch der Subschwellenleck strom I_L der MOS-Transistoren 34 und 35 verkleinert werden kann. Auch der Übergang aus einem Bereitschaftsmodus in einen Aktivmodus wird erleichtert.

Die vierte Ausführungsform

Eine integrierte Halbleitereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung ist in Fig. 9 gezeigt.

Die integrierte Halbleitereinrichtung der Fig. 10 unter scheidet sich von der integrierten Halbleitereinrichtung der Fig. 6 dadurch, daß entsprechend dem n-Kanal-MOS-Transistor 35 der Inverter 31 und 33 und dem p-Kanal-MOS-Transistor 34 des Inverters 32, die in einer Bereitschaftsmodusperiode nichtleitend gemacht sind, Schalter 38-40 zusätzlich vor gesehen sind. Der Schalter 38 hat den einen Anschluß ver bunden mit dem Körper des n-Kanal-MOS-Transistors 35 des Inverters 31 und den anderen Anschluß beliefert mit nega tivem Potential Vbb. Der Schalter 39 hat den einen Anschluß verbunden mit dem Körper des p-Kanal-MOS-Transistors 34 des Inverters 32 und den anderen Anschluß beliefert mit ver stärktem Potential Vpp. Der Schalter 40 hat den einen An schluß verbunden mit dem Körper des n-Kanal-MOS-Transistors 35 des Inverters 33 und den anderen Anschluß beliefert mit dem negativen Potential Vbb.

Der Betrieb der Schaltung der Fig. 9 wird nachstehend be schrieben. In einer Bereitschaftsmodusperiode leiten die Schalter 38-40, wodurch das Körperpotential des n-Kanal-MOS- Transistors 35 der Inverter 31 und 33 und das Körperpoten tial des p-Kanal-MOS-Transistors 34 des Inverters 32 ent sprechend auf das negative Potential Vbb und das verstärkte Potential Vpp festgelegt werden. In einer Aktivmodusperiode werden die Schalter 38-40 nichtleitend gemacht, wodurch der Körper der MOS-Transistoren 34 und 35 der Inverter 31-33 einen Schwebezustand erreicht. Der übrige Betrieb ist dem jenigen der in den Fig. 6-8 gezeigten Schaltung ähnlich, und seine Beschreibung wird nicht wiederholt.

Die vorliegende vierte Ausführungsform sieht Wirkungen vor, die denen der zweiten Ausführungsform ähnlich sind.

Die fünfte Ausführungsform

Unter Bezugnahme auf Fig. 10 enthält eine integrierte Halb leitereinrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung eine Mehrzahl von CMOS-Invertern 41-44 (vier in der Figur), die in Reihe geschaltet und auf einem SOI-Substrat gebildet sind. Jeder der Inverter 41 und 43 enthält einen p-Kanal-MOS-Transistor 45 und einen n-Ka nal-MOS-Transistor 46, die zwischen einer Hauptstromver sorgungsleitung ML41 und einer lokalen Stromversorgungs leitung LL42 in Reihe geschaltet sind. Jeder der Inverter 42 und 44 enthält einen p-Kanal-MOS-Transistor 45 und einen n- Kanal-MOS-Transistor 46, die zwischen einer lokalen Strom versorgungsleitung LL41 und einer Hauptstromversorgungs leitung ML42 in Reihe geschaltet sind. Die lokale Stromver sorgungsleitung LL41 empfängt ein Stromversorgungspotential Vcc mittels der Hauptstromversorgungsleitung ML41. Ein Mas sepotential Vss wird in die lokale Stromversorgungsleitung LL42 mittels der Hauptstromversorgungsleitung ML42 gelie fert.

Ein Eingangssignal Vin ist an den Inverter 41 der ersten Stufe angelegt, und ein Ausgangssignal Vout ist aus dem Inverter 44 der letzten Stufe vorgesehen. Das Eingangssignal Vin wird in einem Bereitschaftsmodus auf einen L-Pegel ge schaltet und erreicht im Aktivmodus einen H-Pegel.

In einer Bereitschaftsmodusperiode hat beispielsweise der n- Kanal-MOS-Transistor 46 des Inverters 43 sein Gate auf das Massepotential Vss aus der Hauptstromversorgungsleitung ML42 gelegt und sein Source beliefert mit dem Massepotential Vss aus der lokalen Stromversorgungsleitung LL42. Wenn durch den Schwellenleckstrom I_L des n-Kanal-MOS-Transistors 46 das Po tential Vss′ der lokalen Stromversorgungsleitung LL42 zu nimmt, dann wird das Gatepotential des n-Kanal-MOS-Transi stors 46 kleiner als das Sourcepotential, wodurch der Schwellenleckstrom I_L verkleinert wird. In ähnlicher Art und Weise wird in dem p-Kanal-MOS-Transistor 45 der Subschwel lenleckstrom I_L verkleinert.

Die Schaltung an sich (abgesehen von dem Punkt, daß sie auf einem SOI-Substrat gebildet ist) wird im "1993 Symposium on VLSI Circuit Digest of Technical Papers", Seiten 47-48, of fenbart. Eine Verwendung der vorliegenden Erfindung bei die ser Schaltung erlaubt eine weitere Verkleinerung des Sub schwellenleckstroms I_L
Insbesondere sind in dieser integrierten Halbleitereinrich tung ferner Schalter 47 und 48 vorgesehen. Der Schalter 47 hat einen gemeinsamen Anschluß 47c verbunden mit der lokalen Stromversorgungsleitung LL41, seinen einen Schaltanschluß 47a verbunden mit der Hauptstromversorgungsleitung ML41 und seinen anderen Schaltanschluß 47b beliefert mit dem ver stärkten Potential Vpp. Der Schalter 48 hat einen gemein samen Anschluß 48c verbunden mit der lokalen Stromversor gungsleitung LL42, seinen einen Schaltanschluß 48a verbunden mit der Hauptstromversorgungsleitung ML42 und seinen anderen Schaltanschluß 48b beliefert mit dem negativen Potential Vbb.

Wie in Fig. 11 dargestellt, nimmt in einer Bereitschaftsmo dusperiode als Reaktion auf den Subschwellenleckstrom I_L das Potential Vss′ der lokalen Stromversorgungsleitung LL42 zu und nimmt das Körperpotential des n-Kanal-MOS-Transistors 46 der Inverter 41 und 43 zu, so daß der Subschwellenleckstrom I_L zunimmt. Hier wird für nur eine vorbestimmte Zeit der Schalter 48 geschaltet, um das negative Potential Vbb in die lokale Stromversorgungsleitung LL42 in impulsartiger Weise zu liefern. Im Ergebnis wird das Körperpotential des p-Ka nal-MOS-Transistors 46 der Inverter 41 und 43 verkleinert, so daß der Subschwellenleckstrom I_L abnimmt.

Wenn ähnlicherweise als Reaktion auf den Schwellenleckstrom I_L das Potential Vcc′ der lokalen Stromversorgungsleitung LL41 verkleinert wird und das Körperpotential des p-Kanal- MOS-Transistors 45 der Inverter 42 und 44 verkleinert wird, so daß der Subschwellenleckstrom I_L zunimmt, dann wird für nur eine vorbestimmte Zeitperiode der Schalter 47 geschal tet, um das verstärkte Potential Vpp an die lokale Stromver sorgungsleitung LL41 in impulsartiger Weise anzulegen. Im Ergebnis kann das Körperpotential des p-Kanal-MOS-Transi stors 45 der Inverter 42 und 44 verkleinert werden, so daß der Subschwellenleckstrom I_L abnimmt.

Bei der vorliegenden Ausführungsform können Wirkungen er reicht werden, die denen der ersten Ausführungsform ähnlich sind.

Wenn das Potential Vss′ der lokalen Stromversorgungsleitung LL42 übermäßig kleiner als das Massepotential Vss wird, dann leitet der n-Kanal-MOS-Transistor 46, der nichtleitend ge macht sein sollte. Wenn das Potential Vcc′ der lokalen Stromversorgungsleitung LL41 übermäßig größer als das Strom versorgungspotential Vcc wird, dann leitet der p-Kanal-MOS- Transistor 45, der nichtleitend gemacht sein sollte. Daher ist es notwendig, das negative Potential Vbb und das ver stärkte Potential Vpp auf geeignete Werte festzusetzen, so daß die MOS-Transistoren 45 und 46, die nichtleitend gemacht sein sollten, nicht leiten.

Die sechste Ausführungsform

Eine integrierte Halbleitereinrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung ist in Fig. 12 gezeigt.

Die integrierte Halbleitereinrichtung der Fig. 12 unter scheidet sich von der integrierten Halbleitereinrichtung der Fig. 10 dadurch, daß die Schalter 47 und 48 entfernt sind, die lokalen Stromversorgungsleitungen LL41 und LL42 direkt verbunden sind mit den entsprechenden Hauptstromversorgungs leitungen ML41 und ML42, und Schalter 51-54 neu vorgesehen sind. Jeder der Schalter 51 und 53 hat seinen einen Anschluß verbunden mit dem entsprechenden Körper des n-Kanal-MOS- Transistors 46 der Inverter 41 und 43 und seinen anderen An schluß versehen mit dem negativen Potential Vbb. Jeder der Schalter 52 und 54 hat den einen Anschluß verbunden mit dem entsprechenden Körper des p-Kanal-MOS-Transistors 45 der In verter 42 und 44 und seinen anderen Anschluß beliefert mit dem verstärkten Potential Vpp.

Der Betrieb der Schaltung der Fig. 12 wird nachstehend be schrieben. In einem Bereitschaftsmodus werden die Schalter 51-54 leitend gemacht, wodurch der Körper des n-Kanal-MOS- Transistors 46 der Inverter 41 und 43 auf das negative Po tential Vbb geschaltet wird. Der Körper des p-Kanal-MOS- Transistors 45 der Inverter 42 und 44 wird auf das ver stärkte Potential Vpp festgelegt. In einem Aktivmodus werden die Schalter 51-54 nichtleitend gemacht und erreicht der Körper der MOS-Transistoren 45 und 46 der Inverter 41-43 einen Schwebezustand.

Bei der vorliegenden Ausführungsform können Wirkungen er reicht werden, die denen der zweiten Ausführungsform ähnlich sind.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An sprüche beschränkt sind.

Claims

1. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
einen MOS-Transistor (5), der ein Sourcegebiet (84), ein Draingebiet (83) und ein zwischen dem Source- und dem Drain gebiet liegendes Körpergebiet (82) enthält, und
eine Sourcepotentialschalteinrichtung (7) zum Liefern eines vorbestimmten Potentials in das Sourcegebiet, um gespeicher te Ladung aus dem Körpergebiet des MOS-Transistors in einer vorbestimmten Zeitperiode der Bereitschaftsmodusperiode zu entladen, und zum Liefern eines ersten Stromversorgungspo tentials in das Sourcegebiet in anderen Perioden.

2. Halbleitereinrichtung nach Anspruch 1, bei welcher die Sourcepotentialschalteinrichtung (7) das vorbestimmte Poten tial in impulsartiger Weise an das Sourcegebiet (84) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode anlegt.

3. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen (1-3), von denen jede einen p-Kanal-MOS-Transistor (4) und einen n-Kanal-MOS-Transistor (5) enthält, deren Drains miteinander verbunden sind,
eine erste Sourcepotentialschalteinrichtung (6) zum Liefern eines verstärkten Potentials, das größer als ein erstes Stromversorgungspotential ist, in ein Source des p-Kanal- MOS-Tranistors, um gespeicherte Ladung aus einem Körperge biet zwischen einem Source- und einem Draingebiet des p-Ka nal-MOS-Tranistors jeder Inversionsschaltung in einer vorbe stimmten Periode in der Bereitschaftsmodusperiode zu entla den, und zum Anlegen des ersten Potentials an das Source des p-Kanal-MOS-Transistors in anderen Perioden und
eine zweite Sourcepotentialschalteinrichtung (7) zum Liefern eines herabgewandelten Potentials, das kleiner als ein zwei tes Stromversorgungspotential ist, in ein Source des n-Ka nal-MOS-Tranistors, um gespeicherte Ladung aus einem Körper gebiet zwischen einem Source- und einem Draingebiet des n- Kanal-MOS-Tranistors jeder Inversionsschaltung in einer vor bestimmten Zeit in der Bereitschaftsmodusperiode zu entla den, und zum Anlegen des zweiten Stromversorgungspotentials an das Source des n-Kanal-MOS-Transistors in anderen Peri oden.

4. Halbleitereinrichtung nach Anspruch 3, bei welcher die erste Sourcepotentialschalteinrichtung (6) das verstärk te Potential in impulsartiger Weise in das Source des p-Ka nal-MOS-Transistors (4) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert und
die zweite Sourcepotentialschalteinrichtung (7) das herabge wandelte Potential in impulsartiger Weise in das Source des n-Kanal-MOS-Transistors (5) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert.

5. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
eine erste Hauptstromversorgungsleitung (ML31), die ein von außen angelegtes erstes Stromversorgungspotential empfängt, eine erste Unterstromversorgungsleitung (LL31), die entspre chend der ersten Hauptstromversorgungsleitung vorgesehen ist,
eine zweite Hauptstromversorgungsleitung (ML32), die ein von außen angelegtes zweites Stromversorgungspotential empfängt, eine zweite Unterstromversorgungsleitung (LL32), die ent sprechend der zweiten Hauptstromversorgungsleitung vorge sehen ist,
eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen (31-33), von denen jede einen p-Kanal-MOS-Transistor (34) und einen n-Kanal-MOS-Transistor (35) enthält, die zwi schen der ersten und der zweiten Unterstromversorgungslei tung in Reihe geschaltet sind,
eine zwischen der ersten Hauptstromversorgungsleitung und der ersten Unterstromversorgungsleitung geschaltete erste Verbindungseinrichtung (36), die in einem vorbestimmten Zyklus in dem Bereitschaftsmodus in impulsartiger Weise leitend gemacht ist und in der Aktivmodusperiode konstant leitend gemacht ist, so daß sie das erste Stromversorgungs potential an die erste Unterstromversorgungsleitung anlegt, und
eine zwischen der zweiten Hauptstromversorgungsleitung und der zweiten Unterstromversorgungsleitung geschaltete zweite Verbindungseinrichtung (37), die in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode in impulsartiger Weise leitend gemacht ist und in dem Aktivmodus konstant leitend gemacht ist, so daß sie das zweite Stromversorgungs potential an die zweite Unterstromversorgungsleitung anlegt.

6. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen (41-44), von denen jede einen p-Kanal-MOS-Transistor (45) und einen n-Kanal-MOS-Transistor (46) enthält, deren Drains miteinander verbunden sind,
eine erste Hauptstromversorgungsleitung (ML41), die ein von außen angelegtes erstes Stromversorgungspotential empfängt und mit einem Source eines in der Bereitschaftsmodusperiode leitend gemachten p-Kanal-MOS-Transistors aus der Mehrzahl von Inversionsschaltungen verbunden ist,
eine zweite Hauptstromversorgungsleitung (ML42), die ein von außen angelegtes zweites Stromversorgungspotential empfängt und mit einem Source eines in der Bereitschaftsmodusperiode leitend gemachten n-Kanal-MOS-Transistors der Mehrzahl von Inversionsschaltungen verbunden ist,
eine erste Unterstromversorgungsleitung (LL41), die mit einem Source eines in der Bereitschaftsmodusperiode nicht leitend gemachten p-Kanal-MOS-Transistors aus der Mehrzahl von Inversionsschaltungen verbunden ist,
eine zweite Unterstromversorgungsleitung (LL42), die mit einem Source eines in der Bereitschaftsmodusperiode nicht leitend gemachten n-Kanal-MOS-Transistors aus der Mehrzahl von Inversionsschaltungen verbunden ist,
eine erste Sourcepotentialschalteinrichtung (47) zum Liefern eines verstärkten Potentials, das größer als das erste Stromversorgungspotential ist, in die erste Unterstromver sorgungsleitung (LL41), um gespeicherte Ladung aus einem Körpergebiet zwischen einem Source- und einem Draingebiet des p-Kanal-MOS-Tranistors in einer vorbestimmten Zeitperi ode in der Bereitschaftsmodusperiode zu entladen, und zum Verbinden der ersten Hauptstromversorgungsleitung (ML41) und der ersten Unterstromversorgungsleitung (LL41) in anderen Perioden und
eine zweite Sourcepotentialschalteinrichtung (48) zum Lie fern eines herabgewandelten Potentials, das kleiner als das zweite Stromversorgungspotential ist, in die zweite Unter stromversorgungsleitung (LL42), um gespeicherte Ladung aus einem Körpergebiet zwischen einem Source- und einem Drainge biet eines n-Kanal-MOS-Tranistors in einer vorbestimmten Periode in der Bereitschaftsmodusperiode zu entladen, und zum Verbinden der zweiten Hauptstromversorgungsleitung (ML42) und der zweiten Unterstromversorgungsleitung (LL42) in anderen Perioden.

7. Halbleitereinrichtung nach Anspruch 6, bei welcher die erste Sourcepotentialschalteinrichtung (47) das ver stärkte Potential in impulsartiger Weise in die erste Unter stromversorgungsleitung (LL41) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert und
die zweite Sourcepotentialschalteinrichtung (48) das herab gewandelte Potential in impulsartiger Weise in die zweite Unterstromversorgungsleitung (LL42) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert.

8. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
einen MOS-Transistor (14, 15), der ein Sourcegebiet, ein Draingebiet und ein zwischen dem Source- und dem Draingebiet liegendes Körpergebiet enthält, und
eine Körperpotentialschalteinrichtung (21-26) zum Festlegen des Körpergebiets des MOS-Transistors (14, 15) auf ein vor bestimmtes Potential in einer vorbestimmten Periode in der Bereitschaftsmodusperiode und zum Setzen des Körpergebiets in einen Schwebezustand in anderen Perioden.

9. Halbleitereinrichtung nach Anspruch 8, bei welcher die Körperpotentialschalteinrichtung (21-26) das Körpergebiet auf das vorbestimmte Potential in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt.

10. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen (30-33), von denen jede einen p-Kanal-MOS-Transistor (34) und einen n-Kanal-MOS-Transistor (35) enthält, die zwi schen der ersten und der zweiten Stromversorgungspotential leitung (LL31 und LL32) in Reihe geschaltet sind, eine erste Körperpotentialschalteinrichtung (39) zum Fest legen eines Körpergebiets zwischen einem Source- und einem Draingebiet eines in dem Bereitschaftsmodus nichtleitend ge machten p-Kanal-MOS-Transistors aus der Mehrzahl von Inver sionsschaltungen auf ein verstärktes Potential, das nicht kleiner als das erste Stromversorgungspotential ist, in einer vorbestimmten Periode in der Bereitschaftsmodusperiode und zum Setzen des Körpergebiets in einen Schwebezustand in anderen Perioden und
eine zweite Körperpotentialschalteinrichtung (38 und 40) zum Festlegen eines Körpergebiets, das zwischen einem Source- und einem Draingebiet eines in der Bereitschaftsmodusperiode nichtleitend gemachten n-Kanal-MOS-Transistors aus der Mehr zahl von Inversionsschaltungen liegt, auf ein herabgewandel tes Potential, das nicht größer als das zweite Stromversor gungspotential ist, in einer vorbestimmten Periode in der Bereitschaftsmodusperiode und zum Setzen des Körpergebiets in einen Schwebezustand in anderen Perioden.

11. Halbleitereinrichtung nach Anspruch 10, bei welcher die erste Körperpotentialschalteinrichtung (39) das Körper gebiet des p-Kanal-MOS-Transistors (34) auf das verstärkte Potential in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt und die zweite Körperpotentialschalteinrichtung (38, 40) das Körpergebiet des n-Kanal-MOS-Transistors (35) auf das herab gewandelte Potential in impulsartiger Weise in einem vorbe stimmten Zyklus der Bereitschaftsmodusperiode festlegt.

12. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
eine erste Hauptstromversorgungsleitung (ML31), die ein von außen angelegtes erstes Stromversorgungspotential empfängt, eine erste Unterstromversorgungsleitung (LL31), die entspre chend der ersten Hauptstromversorgungsleitung vorgesehen ist,
eine zweite Hauptstromversorgungsleitung (ML32), die ein von außen angelegtes zweites Stromversorgungspotential empfängt, eine zweite Unterstromversorgungsleitung (LL32), die ent sprechend der zweiten Hauptstromversorgungsleitung vorgese hen ist,
eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen (31-33), von denen jede einen p-Kanal-MOS-Transistor (34) und einen n-Kanal-MOS-Transistor (35) enthält, die zwischen der ersten und der zweiten Unterstromversorgungs leitung in Reihe geschaltet sind,
eine zwischen der ersten Hauptstromversorgungsleitung und der ersten Unterstromversorgungsleitung geschaltete erste Verbindungseinrichtung (36), die in der Aktivmodusperiode leitend gemacht ist, so daß sie das erste Stromversorgungs potential in die erste Unterstromversorgungsleitung liefert, eine zwischen der zweiten Hauptstromversorgungsleitung und der zweiten Unterstromversorgungsleitung geschaltete zweite Verbindungseinrichtung (37), die in der Aktivmodusperiode leitend gemacht ist, so daß sie das zweite Stromversorgungs potential in die zweite Unterstromversorgungsleitung lie fert,
eine erste Körperpotentialschalteinrichtung (39), die ent sprechend einem in der Bereitschaftsmodusperiode nichtlei tend gemachten p-Kanal-MOS-Transistor aus der Mehrzahl von Inversionsschaltungen so vorgesehen ist, daß sie ein zwi schen einem Source- und einem Draingebiet eines entspre chenden p-Kanal-MOS -Transistors liegendes Körpergebiet auf ein verstärktes Potential, das nicht kleiner als das erste Stromversorgungspotential ist, in einer vorbestimmten Peri ode in der Bereitschaftsmodusperiode festlegt und das Kör pergebiet in einen Schwebezustand in anderen Perioden setzt, und
eine zweite Körperpotentialschalteinrichtung (38 und 40), die entsprechend einem in der Bereitschaftsmodusperiode nichtleitend gemachten n-Kanal-MOS-Transistor aus der Mehr zahl von Inversionsschaltungen so vorgesehen ist, daß sie ein zwischen einem Source- und einem Draingebiet eines ent sprechenden n-Kanal-MOS-Transistors liegendes Körpergebiet auf ein herabgewandeltes Potential, das nicht größer als das zweite Stromversorgungspotential ist, in einer vorbestimmten Periode in der Bereitschaftsmodusperiode festlegt und das Körpergebiet in einen Schwebezustand in anderen Perioden setzt.

13. Halbleitereinrichtung nach Anspruch 12, bei welcher
die erste Körperpotentialschalteinrichtung (39) das Körper gebiet des p-Kanal-MOS-Transistors auf das verstärkte Poten tial in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt und
die zweite Körperpotentialschalteinrichtung (38 und 40) das Körpergebiet des n-Kanal-MOS-Transistors auf das herabgewan delte Potential in impulsartiger Weise in einem vorbestimm ten Zyklus in dem Bereitschaftsmodus festlegt.

14. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die einen Bereitschaftsmodus und einen Aktivmodus enthält, welche umfaßt:
eine Mehrzahl von in Reihe geschalteten Inversionsschaltun gen (41-44), von denen jede einen p-Kanal-MOS-Transistor (45) und einen n-Kanal-MOS-Transistor (46) enthält, deren Drains miteinander verbunden sind,
eine erste Hauptstromversorgungsleitung (ML41), die ein von außen angelegtes erstes Stromversorgungspotential empfängt und mit einem Source eines in der Bereitschaftsmodusperiode leitend gemachten p-Kanal-MOS-Transistors aus der Mehrzahl von Inversionsschaltungen verbunden ist,
eine zweite Hauptstromversorgungsleitung (ML42), die ein von außen angelegtes zweites Stromversorgungspotential empfängt und mit einem Source eines in dem Bereitschaftsmodus leitend gemachten n-Kanal-MOS-Transistors aus der Mehrzahl von In versionsschaltungen verbunden ist,
eine erste Unterstromversorgungsleitung (LL41), an die das erste Stromversorgungspotential aus der ersten Hauptstrom versorgungsleitung angelegt ist und die mit einem Source eines in der Bereitschaftsmodusperiode nichtleitend gemach ten p-Kanal-MOS-Transistors aus der Mehrzahl von Inversions schaltungen verbunden ist,
eine zweite Unterstromversorgungsleitung (LL42), an die aus der zweiten Hauptstromversorgungsleitung das zweite Strom versorgungsleitungspotential angelegt ist und die mit einem Source eines in der Bereitschaftsmodusperiode nichtleitend gemachten n-Kanal-MOS-Transistors aus der Mehrzahl von In versionsschaltungen verbunden ist,
eine erste Körperpotentialschalteinrichtung (52 und 54), die entsprechend einem in der Bereitschaftsmodusperiode leitend gemachten p-Kanal-MOS-Transistor aus der Mehrzahl von Inver sionsschaltungen so vorgesehen ist, daß sie ein zwischen einem Source- und einem Draingebiet eines entsprechenden p- Kanal-MOS-Transistors liegendes Körpergebiet auf ein ver stärktes Potential, das nicht kleiner als das erste Strom versorgungspotential ist, in einer vorbestimmten Periode in der Bereitschaftsmodusperiode festlegt und das Körpergebiet in einen Schwebezustand in anderen Perioden setzt, und eine zweite Körperpotentialschalteinrichtung (51 und 53), die entsprechend einem in der Bereitschaftsmodusperiode nichtleitend gemachten n-Kanal-MOS-Transistor aus der Mehr zahl von Inversionsschaltungen so vorgesehen ist, daß sie ein zwischen einem Source- und einem Draingebiet eines ent sprechenden n-Kanal-MOS-Transistors liegendes Körpergebiet auf ein herabgewandeltes Potential, das nicht größer als das zweite Stromversorgungspotential ist, in einer vorbestimmten Periode in der Bereitschaftsmodusperiode festlegt und das Körpergebiet in einen Schwebezustand in anderen Perioden setzt.

15. Halbleitereinrichtung nach Anspruch 14, bei welcher die erste Körperpotentialschalteinrichtung (52 und 54) das Körpergebiet des p-Kanal-MOS-Transistors auf das verstärkte Potential in einem vorbestimmten Zyklus in der Bereit schaftsmodusperiode festlegt und
die zweite Körperpotentialschalteinrichtung (51 und 53) das Körpergebiet des n-Kanal-MOS-Transistors auf das herabgewan delte Potential in impulsartiger Weise in einem vorbestimm ten Zyklus in dem Bereitschaftsmodus festlegt.