JP2017522686A

JP2017522686A - スプリットゲートフラッシュメモリセルのセクタの一部分の消去を禁止するシステム及び方法

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Publication number: JP2017522686A
Application number: JP2017503134A
Authority: JP
Inventors: ジンホキム; ニャンドゥ; ユリトカチョフ; カイマンユエ; シャオチョウチャン; ニンバイ
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2014-07-22
Filing date: 2015-06-11
Publication date: 2017-08-10
Anticipated expiration: 2035-06-11
Also published as: US9633735B2; JP6532522B2; TWI592935B; KR20170037996A; TW201612913A; EP3172733A1; EP3172733B1; CN105609131A; US20160027517A1

Abstract

スプリットゲートフラッシュメモリのセクタの一部分の消去を禁止するが、そのセクタの残り部分は消去可能なままである、システム及び方法を開示する。禁止することは、消去を禁止するセクタの部分に１つ以上のバイアス電圧を印加する制御論理によって制御される。

Description

スプリットゲートフラッシュメモリのセクタの一部分の消去を禁止するが、そのセクタの残り部分は消去可能なままである、システム及び方法を開示する。

浮遊ゲートを使用して電荷を蓄積するフラッシュメモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。

１つの従来技術の不揮発性メモリセル１０を図１に示す。スプリットゲートＳｕｐｅｒＦｌａｓｈ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１を備える。基板１は、その上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）もまた、基板１の表面に形成される。第１の領域２と第２の領域３との間には、チャネル領域４が設けられている。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（セレクトゲートとも称される）は、チャネル領域４の第１の部分の上に配置され、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２にも隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。

従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲートＥＧ６に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイム・トンネリング・メカニズムによって消去される。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。消去の別の実施形態は、消去ゲートＥＧ６に正電圧Ｖｅｇｐを印加し、結合ゲートＣＧ７に負電圧Ｖｃｇｎを印加し、他の端子に０電圧を印加することによる。負電圧Ｖｃｇｎによって浮遊ゲートＦＧ５は負に帯電して連結され、その結果、消去に必要な正電圧Ｖｃｇｐは減少する。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が陽電荷を帯び、読み出し状態のセル１０がオンになる（セル状態「１」）。あるいは、ワード線ＷＬ８（Ｖｗｌｅ）及びソース線ＳＬ２（Ｖｓｌｅ）を負にして、消去に必要な消去ゲートＦＧ５の正電圧を更に小さくすることができる。この場合の負電圧Ｖｗｌｅ及びＶｓｌｅの絶対値は、ｐ／ｎ接合を順方向バイアスすることのない十分小さい値である。

セル１０は、結合ゲートＣＧ７に高電圧を印加し、ソース線ＳＬ２に高電圧を印加し、消去ゲートＥＧ６に中電圧を印加し、ビット線ＢＬ９にプログラミング電流を印加することにより、ソース側ホットエレクトロン・プログラミング・メカニズムによってプログラミングされる。ワード線ＷＬ８と浮遊ゲートＦＧ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ５に注入され、その結果、浮遊ゲートＦＧ５が陰電荷を帯び、読み出し状態のセル１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

セル１０は、ビット線ＢＬ９に禁止電圧を印加することにより、プログラミングを禁止できる（例えば、セル１０をプログラミングしないが、同じ行にある別のセルをプログラミングする場合）。スプリットゲートフラッシュメモリ動作及び様々な回路が、ＨｉｅｕＶａｎＴｒａｎらによる「ＳｕｂＶｏｌｔＦｌａｓｈＭｅｍｏｒｙＳｙｓｔｅｍ」米国特許第７，９９０，７７３号、及び、ＨｉｅｕＶａｎＴｒａｎらによる「ＡｒｒａｙｏｆＮｏｎ−ＶｏｌａｔｉｌｅＭｅｍｏｒｙＣｅｌｌｓＩｎｃｌｕｄｉｎｇＥｍｂｅｄｄｅｄＬｏｃａｌａｎｄＧｌｏｂａｌＲｅｆｅｒｅｎｃｅＣｅｌｌｓａｎｄＳｙｓｔｅｍｓ」米国特許第８，０７２，８１５号において説明されており、これらの特許は、参照することで本明細書に組み入れられる。

図２を参照すると、スプリットゲートフラッシュメモリセルのペア２０が示されている。図２に示されているようにフラッシュメモリセルをペアで製造すると、レイアウト効率が改善する。セル４１は、基板２１、ビット線２３、ソース線２２、ワード線２５、制御ゲート２７、浮遊ゲート２９、及び消去ゲート３１を備える。セル４２は、基板２１、ビット線２４、ソース線２２、ワード線２６、制御ゲート２８、浮遊ゲート３０、及び消去ゲート３１を備える。図１及び２の構成要素を比較すると、機能に関しては、基板２１は基板１と同じ働きをし、ビット線２３及びビット線２４はビット線９と同じ働きをし、ソース線２２はソース線２と同じ働きをし、ワード線２５及びワード線２６はワード線８と同じ働きをし、制御ゲート２７及び制御ゲート２８は制御ゲート７と同じ働きをし、浮遊ゲート２９及び浮遊ゲート３０は浮遊ゲート５と同じ働きをし、消去ゲート３１は消去ゲート６と同じ働きをする。セル４１及びセル４２は消去ゲート３１及びソース線２２を共有しており、そこにレイアウト効率の改善がある。

図２に示されているタイプのスプリットゲートメモリセルのペアに対する典型的な動作条件を表１に示す。

表１は、消去機能、読み出し機能、及びプログラム機能を実行するために必要な動作電圧を示している。ＷＬはワード線２５又はワード線２６を示し、ＢＬはビット線２３又はビット線２４を示し、ＳＬはソース線２２を示し、ＣＧは制御ゲート２７又は制御ゲート２８を示し、ＥＧは消去ゲート３１を示す。「選択」は選択された状態を意味し、「非選択」は選択されていない状態を意味する。Ｖｃｃ、Ｖｐｐ、及びＶｅｅの値の例は、Ｖｃｃ＝０．８Ｖ〜５Ｖ、Ｖｐｐ＝３Ｖ〜２０Ｖ、及びＶｅｅ＝３Ｖ〜２０Ｖである。

図２に示されているタイプのフラッシュメモリセルの複数のペアは、２行のセルで配置することができる。図３では、第１の行はセル１０１、セル１０２、及びセル１０３を含む。第２の行はセル１１１、セル１１２、及びセル１１３を含む。セル１０１及びセル１１１は図２の設計に従うペアであり、セル１０２及びセル１１２、並びにセル１０３及びセル１１３も同様である。セルのペアを含む２つの行はセクタと称される。図３では、セクタ１００はセル１０１、１０２、１０３、１１１、１１２、及び１１３を備える。所与のセクタ内の全てのセルは、共通のソース線及び共通の消去ゲートを共有する。したがって、セクタ１００内の全てのセルは、メモリセルの各ペアの消去ゲート３１に連結されている消去ゲート線１５０を用いて消去することができる。図３では、セクタ１００に対して６個のセルのみが示されているが、セクタは６個だけでなく更に多くのセルを含むことができることを理解されたい。

従来技術のシステムの１つの欠点は、セクタ内の全てのセルが同時に消去されることである。セクタの一部分のみを一度に消去することはできない。この欠点は、バイトレベルで小さいセクタサイズを必要とするスマートカードなどの用途で特に厄介である。

必要とされているのは、メモリセルのセクタの一部分の消去を禁止するが、そのセクタの残り部分は消去可能なままである、システム及び方法である。

従来技術のスプリットゲートフラッシュメモリセルを示す。従来技術のスプリットゲートフラッシュメモリセルのペアを示す。従来技術のスプリットゲートフラッシュメモリセルのセクタを示す。スプリットゲートフラッシュメモリセルのセクタの一部分を消去することを禁止する実施形態を示す。バイアス電圧用の様々な接続を有するスプリットゲートフラッシュメモリセルのペアの実施形態を示す。

図４を参照すると、実施形態が示されている。図４の要素は図３に示されているものと概ね同じであり、それぞれの図中にある同じ番号は同じ要素を参照する。ただし、図４では、消去動作時に消去ゲート線１５０がアサートされたとき、特定のセルの消去を禁止するように、セル１０１、１０２、１０３、１１１、１１２、及び１１３のうちの１つ以上においてバイアス電圧制御論理１６０が特定の端子に選択的に適用される。

更なる詳細を、スプリットゲートメモリセルのペア２００の実施形態が示されている図５で示す。図５の要素は図２に示されているものと概ね同じであり、それぞれの図中にある同じ番号は同じ要素を参照する。図５では、セル１０１及びセル１１１が実施例として示されている。同じ設計を、スプリットゲートメモリセルの全てのペアで使用できることを理解されたい。例えば、図４では、セル１０２及びセル１０３は図５のセル１０１の設計に従うことができ、セル１１２及び１１３は図５のセル１１１の設計に従うことができる。したがって、セル１０１と同じタイプのセルで構成される第１の行及びセル１１１と同じタイプのセルで構成される第２の行を備えるセクタを作成することができる。

図５では、バイアス電圧制御論理１６０が、制御ゲート２７に連結されて制御ゲートバイアス電圧２０１を選択的に印加し、制御ゲート２８に連結されて制御ゲートバイアス電圧２１１を選択的に印加し、ソース線２２に連結されてソース線バイアス電圧２０５を選択的に印加し、ワード線２５に連結されてワード線バイアス電圧２０２を選択的に印加し、ワード線２６に連結されてワード線バイアス電圧２１２を選択的に印加する。

図５の実施形態の下では、消去ゲート３１を使用してセル１０１とセル１１１の両方を消去することができる（従来技術の場合と同様）。一方、セル１０１のみを消去し、セル１１１を消去しない（より一般には、セル１０１が配置されている行を消去し、セル１１１が配置されている行は消去しない）ことが望ましい場合は、セル１０１の消去を可能にしたまま、セル１１１の消去を禁止する様々な構成を使用することができる。

第１の構成では、制御ゲートバイアス電圧２１１としてＶｅｅのバイアス電圧が印加される。Ｖｅｅの１つの可能な範囲は７〜２０Ｖである。その後、セル１０１は下の表２に記載されている値を用いて消去できるが、制御ゲートバイアス電圧２１１としてＶｅｅが印加されていることにより、セル１１１の消去は禁止される。

第２の構成では、制御ゲートバイアス電圧２１１としてＶｅｅのバイアス電圧が印加され、ソース線バイアス電圧２０５として約０〜３Ｖのバイアス電圧がソース線２２に印加される。これにより、消去ゲート３１に対してより低い電圧を使用できるようになる（約９Ｖの代わりにＶｅｅ）。セル１０１は下の表３に記載されている値を用いて消去できるが、セル１１１の消去は禁止される。

第３の構成では、制御ゲートバイアス電圧２１１として約３〜２０Ｖのバイアス電圧が印加され、制御ゲートバイアス電圧２０１として約−３〜−２０Ｖのバイアス電圧が印加され、ソース線バイアス電圧２０５として約０Ｖのバイアス電圧がソース線２２に印加される。セル１０１は下の表３に記載されている値を用いて消去できるが、セル１１１の消去は禁止される。

第４の構成では、制御ゲートバイアス電圧２１１として約９Ｖのバイアス電圧が印加され、制御ゲートバイアス電圧２０１として約−９Ｖのバイアス電圧が印加され、ワード線バイアス電圧２１２としてＶｃｃのバイアス電圧が印加される。Ｖｃｃの１つの可能な範囲は０．８〜５Ｖである。セル１０１は下の表５に記載されている値を用いて消去できるが、セル１１１の消去は禁止される。

表２〜５は、消去機能、読み出し機能、及びプログラム機能を実行するために必要な動作電圧を示している。ＷＬはワード線２５又はワード線２６を示し、ＢＬはビット線２３又はビット線２４を示し、ＳＬはソース線２２を示し、ＣＧは制御ゲート２７又は制御ゲート２８を示し、ＥＧは消去ゲート３１を示す。「選択」は選択された状態を意味し、「非選択」は選択されていない状態を意味する。Ｖｃｃ、Ｖｐｐ、及びＶｅｅの値の例はそれぞれ、０．８〜５Ｖ、６〜２０Ｖ、及び６〜２０Ｖである。上述の構成は単なる例示であること、他の構成が可能であること、及び上述の構成のうちの２つ以上を組み合わせることができることを理解されたい。

上述の４つの構成は同じ原理に基づく。セルが消去されるかどうかは、浮遊ゲートと消去ゲートとの間の電位に依存する（例えば、セル１０１では浮遊ゲート２９と消去ゲート３１との間、セル１１１では浮遊ゲート３０と消去ゲート３１との間）。電位がファウラーノルドハイムトンネリング電圧より高い場合、消去が行われる。それ以外の場合、消去は行われない。したがって、上述の４つの構成に記載されているバイアス電圧を印加することにより、選択されていない行のＦＧ電位を選択的に上昇させ、同一ペア内の一方のセルの消去を可能にしたまま、他方のセルの消去を禁止することができる。これは、セクタ内の１つの行のセルの消去を禁止すると共に、同じセクタ内のもう１つの行のセルを消去可能にするために、使用することができる。

本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims

フラッシュメモリシステムであって、
フラッシュメモリセルの第１の行と、フラッシュメモリセルの第２の行と、を備え、前記第１の行及び前記第２の行が消去ゲートを共有する、セクタと、
前記第１の行の消去を可能にしながら、前記第２の行の消去を禁止するための制御論理と、を含む、システム。
前記制御論理が、前記第２の行の制御ゲートにバイアス電圧を印加する、請求項１に記載のフラッシュメモリシステム。
前記制御論理が、前記第１の行の制御ゲートにバイアス電圧を印加する、請求項２に記載のフラッシュメモリシステム。
前記制御論理が、前記第１の行及び前記第２の行によって共有されるソース線にバイアス電圧を印加する、請求項３に記載のフラッシュメモリシステム。
前記制御論理が、前記第１の行のワード線にバイアス電圧を印加する、請求項３に記載のフラッシュメモリシステム。
前記第１の行及び前記第２の行が基板を共有する、請求項１に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項２に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項３に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項４に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項５に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項６に記載のフラッシュメモリシステム。
フラッシュメモリシステムのセクタの一部分を消去する方法であって、前記セクタが、フラッシュメモリセルの第１の行と、フラッシュメモリセルの第２の行と、を備え、前記第１の行及び前記第２の行が消去ゲートを共有する、方法であり、
１つ以上のバイアス電圧を前記第２の行に印加することと、
信号を前記消去ゲートに印加して、前記第２の行を消去せずに前記第１の行を消去することと、を含む、方法。
前記制御論理が、前記第２の行の制御ゲートにバイアス電圧を印加する、請求項１３に記載のフラッシュメモリシステム。
前記制御論理が、前記第１の行の制御ゲートにバイアス電圧を印加する、請求項１４に記載のフラッシュメモリシステム。
前記制御論理が、前記第１の行及び前記第２の行によって共有されるソース線にバイアス電圧を印加する、請求項１５に記載のフラッシュメモリシステム。
前記制御論理が、前記第１の行のワード線にバイアス電圧を印加する、請求項１５に記載のフラッシュメモリシステム。
前記第１の行及び前記第２の行が基板を共有する、請求項１３に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１３に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１４に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１５に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１６に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１７に記載のフラッシュメモリシステム。
フラッシュメモリセルの前記第１の複数の行及びフラッシュメモリセルの前記第２の複数の行がそれぞれスプリットゲートフラッシュメモリセルを含む、請求項１８に記載のフラッシュメモリシステム。