JP2009301607A - 不揮発性半導体記憶装置およびその制御方法 - Google Patents

不揮発性半導体記憶装置およびその制御方法 Download PDF

Info

Publication number
JP2009301607A
JP2009301607A JP2008151807A JP2008151807A JP2009301607A JP 2009301607 A JP2009301607 A JP 2009301607A JP 2008151807 A JP2008151807 A JP 2008151807A JP 2008151807 A JP2008151807 A JP 2008151807A JP 2009301607 A JP2009301607 A JP 2009301607A
Authority
JP
Japan
Prior art keywords
nonvolatile memory
memory element
data
voltage
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008151807A
Other languages
English (en)
Inventor
Tomofumi Fujimura
村 朋 史 藤
Yasusuke Yanagihira
平 康 輔 柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008151807A priority Critical patent/JP2009301607A/ja
Priority to US12/478,172 priority patent/US7948796B2/en
Publication of JP2009301607A publication Critical patent/JP2009301607A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells

Abstract

【課題】データ消去に伴う閾値電圧分布の広がりを可及的に低減する。
【解決手段】複数の不揮発性記憶素子が直列に接続され、隣り合う前記不揮発性記憶素子同士がソース／ドレイン拡散層を共有する、記憶素子ユニットであって、前記記憶素子ユニットの一端はソース線と接続され、他端はビット線と接続された、記憶素子ユニットと、前記不揮発性記憶素子のワード線に電圧を印加する電圧印加回路であって、前記記憶素子ユニットを構成する複数の前記不揮発性記憶素子のデータを消去するデータ消去動作を行う際、前記記憶素子ユニットを、１以上の任意の数の前記不揮発性記憶素子からなる少なくとも２以上のグループに分けて、隣り合う前記グループについて前記ソース線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線に、前記ビット線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線よりも高い電圧を印加する、電圧印加回路と、を備える。
【選択図】図５

Description

本発明は、不揮発性半導体記憶装置およびその制御方法に関する。
近年、大容量の不揮発性メモリとして、ＮＡＮＤフラッシュメモリが携帯情報端末を中心に広く用いられるようになっている。ＮＡＮＤフラッシュメモリのデータ消去は、セルウェルというセルトランジスタ（記憶素子）の形成された領域に消去電圧を、選択されたブロック内の全てのワード線に一定の電圧をそれぞれ印加することにより、各セルトランジスタのフローティングゲート中の電子をセルウェル側に引き抜く方法が採られている（特許文献１）。消去電圧を印加した後、消去した全てのセルトランジスタの閾値が許容される閾値範囲の上限以下になっていることを確認するために、消去ベリファイ動作が行われる。
しかし、この消去ベリファイ動作では、閾値の下限は制御されないため、閾値電圧分布が負の方向に広がるという問題がある。閾値電圧分布が広がることは、データの書込みミスや閾値の変動に繋がり、好ましくない。
従来、広がった閾値分布を狭める方法の一つとして、データ消去後にソフト書込み（弱書き込み）と呼ばれるデータの書き戻しを行う方法が開示されている（特許文献２）。
特開２００５―１１６１０２号公報 特開２００７−３０５２０４号公報
本発明は、データ消去に伴う閾値電圧分布の広がりを可及的に低減することのできる不揮発性半導体記憶装置およびその制御方法を提供することを目的とする。
本発明の一態様によれば、複数の不揮発性記憶素子が直列に接続され、隣り合う前記不揮発性記憶素子同士がソース／ドレイン拡散層を共有する、記憶素子ユニットであって、前記記憶素子ユニットの一端はソース線と接続され、他端はビット線と接続された、記憶素子ユニットと、前記不揮発性記憶素子のワード線に電圧を印加する電圧印加回路であって、前記記憶素子ユニットを構成する複数の前記不揮発性記憶素子のデータを消去するデータ消去動作を行う際、前記記憶素子ユニットを、１以上の任意の数の前記不揮発性記憶素子からなる少なくとも２以上のグループに分けて、隣り合う前記グループについて前記ソース線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線に、前記ビット線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線よりも高い電圧を印加する、電圧印加回路と、を備える不揮発性半導体記憶装置が提供される。
本発明の別態様によれば、複数の不揮発性記憶素子が直列に接続され、隣り合う前記不揮発性記憶素子同士がソース／ドレイン拡散層を共有する、記憶素子ユニットであって、前記記憶素子ユニットの一端はソース線と接続され、他端はビット線と接続された、記憶素子ユニットと、前記不揮発性記憶素子のワード線に電圧を印加する電圧印加回路と、を備える半導体記憶装置の制御方法において、前記記憶素子ユニットを構成する複数の前記不揮発性記憶素子のデータを消去するデータ消去動作を行う際、前記記憶素子ユニットを、１以上の任意の数の前記不揮発性記憶素子からなる少なくとも２以上のグループに分けて、隣り合う前記グループについて前記ソース線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線に、前記ビット線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線よりも高い電圧を前記電圧印加回路により印加する、不揮発性半導体記憶装置の制御方法が提供される。
本発明によれば、データ消去に伴う閾値電圧分布の広がりを可及的に低減することができる。
本発明の実施形態について説明する前に、ＮＡＮＤフラッシュメモリの構成およびデータの消去に係る動作について説明する。なお、同一の機能を有する構成要素には同一の符号を付し、特に断る場合を除き同じ説明を繰り返さない。
図１はＮＡＮＤフラッシュメモリの概略構成を示している。図１からわかるように、ＮＡＮＤフラッシュメモリは、メモリセルアレイ１と、センスアンプ回路２と、ロウデコーダ／ワード線ドライバ３と、コントローラ４と、データ入出力バッファ５とを備える。
メモリセルアレイ１は、複数のブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｎを有する。このメモリセルアレイ１は、シリコン基板のドープされた領域の一つであるセルウェル（ＣＰＷＥＬＬ）内に形成されている。データ消去は通常、このブロック単位で行われる。各ブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｎは、それぞれ複数のＮＡＮＤセルユニット１０，１０・・・を有する。このＮＡＮＤセルユニット１０は、図１からわかるように、直列に接続された３２個のセルトランジスタＭＣ０，ＭＣ１，・・・，ＭＣ３１が直列に接続されたＮＡＮＤストリングと、その両端に接続された選択ゲートトランジスタＳ１及びＳ２により構成されている。隣り合うセルトランジスタはソース／ドレイン拡散層を共有する。選択ゲートトランジスタＳ１のソースは共通ソース線（ＣＥＬＳＲＣ）に接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続されている。セルトランジスタは、フローティングゲート構造を有する不揮発性の記憶素子である。なお、セルトランジスタはＭＯＮＯＳ（Metal−Oxide−Nitride−Oxide−Semiconductor）と呼ばれる、電荷を蓄積するためのシリコン窒化膜を有するものでもよい。
図１からわかるように、ＮＡＮＤセルユニット１０内のセルトランジスタＭＣ０，ＭＣ１，・・・，ＭＣ３１の制御ゲートは、それぞれ異なるワード線ＷＬ０，ＷＬ１，・・・，ＷＬ３１に接続されている。また、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＳ，ＳＧＤにそれぞれ接続されている。
センスアンプ回路２は、図１からわかるように、複数のセンスアンプＳＡを有する。センスアンプＳＡ，ＳＡ，・・・は、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｊとそれぞれ接続されており、読出しデータをセンスする。また、センスアンプ回路２は、カラム選択ゲート（図示せず）を有する。なお、図１では、ビット線ごとにセンスアンプが設けられているが、複数のビット線に対して一つのセンスアンプが選択的に接続される構成であってもよい。
ロウデコーダ／ワード線ドライバ３は、コントローラ４から転送されてきたアドレスデータをデコードしてワード線、選択ゲート線を選択し、選択された線に動作モードに応じて所定の電圧を印加する。
データ入出力バッファ５は、センスアンプ回路２と外部入出力端子（Ｉ／Ｏ）との間でデータの授受を行うほか、コマンドデータ及びアドレスデータを受け取る。
コントローラ４は、書込みイネーブル信号ＷＥｎ、読出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ及びコマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、メモリ動作の全般の制御を行う。より具体的には、このコントローラ４は、コマンドインタフェース、アドレス保持および転送回路とを有し、供給されたデータが書込みデータであるか、アドレスデータであるかを判定する。この判定結果に応じて、書込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ／ワード線ドライバ３、センスアンプ回路２に転送される。
次に、データ消去方法について説明する。図２はデータ消去に係るフローチャートを示している。
（１）まず、データ消去動作を行う（ステップＳ１０１）。図３は、このデータ消去動作時におけるＮＡＮＤセルユニット１０，１０，・・・のバイアス条件を示している。この図からわかるように、選択ブロック内の全てのワード線（ＷＬ０〜ＷＬ３１）に０Ｖを、セルウェルに消去電圧Ｖｅｒａ（１０〜２０Ｖ程度）をそれぞれ印加する。また、選択ゲートトランジスタＳ１，Ｓ２のゲート酸化膜が破壊されないように、選択ゲート線ＳＧＳ，ＳＧＤはフローティング状態とする。ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣもフローティングとする。このようにして各セルトランジスタのフローティングゲート内の電子をセルウェル側に引き抜くことで、セルトランジスタをデプレッション型にする。
上記のように、全ワード線に一定の電圧を印加するため、データの書込み状況（電荷の蓄積量）やセルトランジスタ（ＭＣ０〜ＭＣ３１）の特性ばらつきにより、どのセルトランジスタからデータが消去されるかについてはランダムとなる。
（２）次に、消去ベリファイ動作を行う（ステップＳ１０２）。図４は、消去ベリファイ動作時におけるＮＡＮＤセルユニット１０，１０，・・・のバイアス条件を示している。この消去ベリファイ動作は、共通ソース線ＣＥＬＳＲＣからビット線ＢＬにセル電流Ｉｃｅｌｌを流し、ビット線に出力される電圧をモニタすることにより行われる。具体的には、ビット線ＢＬを０Ｖにプリチャージしておき、そして、共通ソース線ＣＥＬＳＲＣに電源電圧Ｖｄｄ、選択ブロックの全ワード線ＷＬに０Ｖ、選択ゲート線ＳＧＳ，ＳＧＤにオンするのに十分な中間電圧Ｖｒｅａｄをそれぞれ印加する。
（３）次に、データの消去が完了したかどうかを判定する（ステップＳ１０３）。具体的には、ビット線に所定値以上の電圧が出力されている場合、ＮＡＮＤストリング１０を構成する全てのセルトランジスタの閾値が、閾値電圧分布の許容範囲の上限である消去ベリファイ電圧Ｖｅｖ以下になっており、消去が完了したと判定される。一方、ビット線に出力された電圧が所定値未満の場合、再度、前述のデータ消去動作及び消去ベリファイ動作（ステップＳ１０１，Ｓ１０２）を行う。
（４）次に、ソフト書込み動作を行う（ステップＳ１０４）。これは、閾値電圧が負の方向に大きくシフトしたセルトランジスタに、微調整の書込みを行い、閾値電圧を正の方向にシフトさせることで、閾値電圧の分布を狭くする動作である。
（５）ソフト書込みベリファイ動作を行う（ステップＳ１０５）。前述の消去ベリファイと同様の負の閾値読出し動作が行われる。
（６）ソフト書込みが完了したかどうかを判定する（ステップＳ１０６）。判定方法の一つとして、例えばソフト書込みベリファイ動作の結果、閾値が消去ベリファイ電圧Ｖｅｖよりも正の方向にシフトしたセルトランジスタが所定数以下であれば、ソフト書込みが完了したと判定する。この条件を満たさない場合は、再度、前述のソフト書き込み動作及びソフト書き込みベリファイ動作（ステップＳ１０４，Ｓ１０５）を行う。
以上、ソフト書込み動作を含むデータ消去の方法について説明した。次に、前述の消去動作によって閾値電圧分布が広がるメカニズムについて説明する。
ＮＡＮＤフラッシュメモリでは前述のように、セルトランジスタが直列に接続されている。このため、共通ソース線からビット線に電流を流す消去ベリファイ動作時には、共通ソース線側のセルトランジスタほどビット線側の拡散層の電位が高くなる。一方、セルウェルの電位は各セルトランジスタに共通である。このため、共通ソース線側のセルトランジスタほどバックバイアスが大きくなり、基板バイアス効果によって閾値電圧が大きくなる。即ち、消去ベリファイ動作時の閾値電圧Ｖｔ’は共通ソース線側のセルトランジスタほど、バックバイアスの影響が無いときの閾値電圧Ｖｔに比べて大きくなる。消去ベリファイ動作時において、閾値電圧が上昇したセルトランジスタは、閾値電圧の上昇分ΔＶｔ（＝Ｖｔ’−Ｖｔ）だけ過剰に閾値が下がらないと、オンしなくなる。オンしない場合、データ消去が不十分と判断され、データ消去動作が再度行われる。このようにして、閾値電圧が過剰に低下するまでデータ消去動作を行うことになる。その結果、共通ソース側のセルトランジスタほど過消去されてしまい、閾値電圧分布が負の方向に広がってしまう。以上のことは、本発明者独自の技術的認識であって、他の当業者には知り得ないことである。本発明は上記の知見に基づいてなされたものである。本発明は、ビット線側に位置するセルトランジスタのデータを優先的に消去していくことで、消去ベリファイ動作時の基板バイアス効果による閾値電圧の上昇を抑制し、それにより、セルトランジスタの過消去を防止して、データ消去状態における閾値電圧分布の広がりを可及的に低減するものである。
以下、本発明に係る３つの実施形態について図面を参照しながら説明する。
本発明の実施形態はいずれも、データ消去動作を行う際、各ワード線（ＷＬ０〜３１）に、接続されているセルトランジスタの位置に応じて、電圧を印加することを特徴の一つとする。各実施形態の相違点の一つは、ワード線に印加する電圧の種類の数である。即ち、第1の実施形態では、ワード線に印加する電圧は２種類である。第２の実施形態では、ワード線に印加する電圧は３種類である。第３の実施形態では、ワード線に印加する電圧はセルトランジスタの数と同じ３２種類である。
（第１の実施形態）
第１の実施形態について説明する。本実施形態では、ＮＡＮＤストリング１０を２つの領域に分割し、前述のステップＳ１０１の消去動作時に、属する領域ごとに異なる電圧をワード線に印加する。
図５は、本実施形態に係るデータ消去動作時のＮＡＮＤセルユニット１０，１０，・・・のバイアス条件を示している。この図に示すように、直列に接続された３２個のセルトランジスタＭＣ０，ＭＣ１，・・，ＭＣ３１からなるＮＡＮＤストリングを、共通ソース側の領域Ａとビット線側の領域Ｂの２つの領域に分ける。領域ＡはセルトランジスタＭＣ０〜ＭＣ１５を含み、領域ＢはセルトランジスタＭＣ１６〜ＭＣ３１を含む。
データ消去動作の際、領域Ａ、Ｂに属するセルトランジスタのワード線ＷＬにそれぞれ異なる電圧Ｖａ、Ｖｂ（Ｖａ＞Ｖｂ）を印加する。図６に示すデータ消去動作のタイミングチャートを用いて、より詳細に説明する。
まず、前述のロウデコーダ／ワード線ドライバ３は、ワード線ＷＬ０〜ＷＬ３１に電圧を印加する（時刻ｔ１）。ＷＬ０〜ＷＬ１５には電圧Ｖａを、ＷＬ１６〜ＷＬ３１には電圧Ｖｂをそれぞれ印加する。Ｖａ、Ｖｂの値はセルトランジスタの特性ばらつきに応じて調整されるが、例えば、Ｖａ＝０．２Ｖ〜０．５Ｖ、Ｖｂ＝０Ｖである。
各ワード線の電圧が所定の値に達した後、セルウェル（ｐ−ｗｅｌｌ）に正の消去電圧Ｖｅｒａが印加される（時刻ｔ２）。これにより、セルトランジスタのフローティングゲートと基板との間に高電界が発生し、フローティングゲート内の電子がセルウェル側に放出される。ここで、Ｖａ＞Ｖｂであるから、領域Ｂは、領域Ａに比べてフローティングゲートと基板との電位差がより大きく、その分大きな電界がかかるため、データが消去されやすくなる。つまり、領域Ｂのデータが優先的に消去される。
なお、消去電圧Ｖｅｒａはワード線に印加する電圧Ｖａ、Ｖｂよりも十分大きく、例えば、１７Ｖである。
このようにしてビット線側のセルトランジスタのデータを優先的に消去するデータ消去動作を行った後、前述の消去ベリファイ動作（ステップＳ１０２）を行う。このとき、領域Ｂのデータは全て消去済みで、領域Ｂのセルトランジスタの閾値電圧はオンするのに十分な値にまで小さくなっているとする。共通ソース線からビット線に電流Ｉｃｅｌｌを流す際、領域Ｂのセルトランジスタは小さい値の抵抗とみなすことができる。このため、領域Ｂでの電圧降下は小さく、領域Ａの各セルトランジスタにかかるバックバイアスは、従来の方法で消去を行った場合と比較して小さくなる。よって、領域Ａにあるセルトランジスタの閾値電圧の上昇が抑制される。これにより、共通ソース線側のセルトランジスタの過消去を防止することができる。その結果、データ消去に伴う閾値電圧分布の広がりを低減することができる。図７は、データ消去状態における閾値電圧の分布を示している。実線は本実施形態による場合の閾値電圧の分布を示し、破線はソフト書込みを行わない場合の従来方法の閾値電圧分布を示している。この図に示すように、本実施形態による場合はセルトランジスタの過消去が防止されるため、閾値電圧が負の方向に広がらない。
以上説明したように、本実施形態によれば、セルトランジスタの閾値電圧の上昇を抑制することで過消去を防止し、データ消去に伴う閾値電圧分布の広がりを可及的に低減することができる。また、これにより、本実施形態によれば、前述のソフト書込みの回数を減らす、又は不要とすることができる。
（第２の実施形態）
次に第２の実施形態について説明する。本実施形態では、ＮＡＮＤストリング１０を３つの領域に分割し、前述のステップＳ１０１の消去動作時に、属する領域ごとに異なる電圧をワード線に印加する。
図８は、本実施形態に係るデータ消去動作時のＮＡＮＤセルユニット１０，１０，・・・のバイアス条件を示している。この図に示すように、直列に接続された３２個のセルトランジスタＭＣ０，ＭＣ１，・・，ＭＣ３１からなるＮＡＮＤストリングを、共通ソース側の領域Ａ、中央の領域Ｂおよびビット線側の領域Ｃの３つの領域に分ける。領域ＡはセルトランジスタＭＣ０〜ＭＣ１０を含み、領域ＢはセルトランジスタＭＣ１１〜ＭＣ２０を含み、領域ＣはセルトランジスタＭＣ２１〜ＭＣ３１を含む。
データ消去動作の際、領域Ａ、Ｂ、Ｃに属するセルトランジスタのワード線ＷＬにそれぞれ異なる電圧Ｖａ、Ｖｂ、Ｖｃ（Ｖａ＞Ｖｂ＞Ｖｃ）を印加する。図９に示すデータ消去動作のタイミングチャートを用いて、より詳細に説明する。
まず、前述のロウデコーダ／ワード線ドライバ３は、ワード線ＷＬ０〜ＷＬ３１に電圧を印加する（時刻ｔ１）。ＷＬ０〜ＷＬ１０には電圧Ｖａを、ＷＬ１１〜ＷＬ２０には電圧Ｖｂを、ＷＬ２１〜ＷＬ３１には電圧Ｖｃをそれぞれ印加する。Ｖａ、Ｖｂ、Ｖｃの値はセルトランジスタの特性ばらつきに応じて調整されるが、例えば、Ｖａ＝２Ｖ、Ｖｂ＝１Ｖ、Ｖｃ＝０Ｖである。
各ワード線の電圧が所定の値に達した後、セルウェル（ｐ−ｗｅｌｌ）に正の消去電圧Ｖｅｒａが印加される（時刻ｔ２）。これにより、セルトランジスタのフローティングゲートと基板との間に高電界が発生し、フローティングゲート内の電子がセルウェル側に放出される。Ｖａ＞Ｖｂ＞Ｖｃであるから、領域Ｃは領域Ｂに比べて、また、領域Ｂは領域Ａに比べて、フローティングゲートと基板との電位差がより大きく、その分大きな電界がかかるため、データが消去されやすくなる。つまり、領域Ｃ＞領域Ｂ＞領域Ａの優先度でセルトランジスタのデータは消去される。
なお、消去電圧Ｖｅｒａはワード線に印加する電圧Ｖａ、Ｖｂ、Ｖｃよりも十分大きく、例えば、１７Ｖである。
このようにしてビット線側のセルトランジスタのデータを優先的に消去するデータ消去動作を行った後、前述の消去ベリファイ動作（ステップＳ１０２）を行う。このとき、領域Ｃのデータは全て消去済みで、領域Ｃのセルトランジスタの閾値電圧はオンするのに十分な値にまで小さくなっているとする。共通ソース線からビット線に電流Ｉｃｅｌｌを流す際、領域Ｃのセルトランジスタは小さい値の抵抗とみなすことができる。このため、領域Ｃでの電圧降下は小さく、領域Ａおよび領域Ｂの各セルトランジスタにかかるバックバイアスは、従来の方法で消去を行った場合と比較して小さくなる。よって、領域Ａおよび領域Ｂにあるセルトランジスタの閾値電圧の上昇が抑制され、それにより、過消去が防止される。この後、データ消去動作を継続して、領域Ｂのデータも全て消去された場合を考える。このとき、領域Ｂ及び領域Ｃのセルトランジスタの閾値電圧はオンするのに十分な値にまで小さくなっている。共通ソース線からビット線に電流Ｉｃｅｌｌを流す際、領域Ｂ及び領域Ｃのセルトランジスタは小さい値の抵抗とみなすことができる。このため、領域Ｂ及び領域Ｃでの電圧降下は小さく、領域Ａの各セルトランジスタにかかるバックバイアスは、従来の方法で消去を行った場合と比較して小さくなる。よって、領域Ａにあるセルトランジスタの閾値電圧の上昇が抑制され、それにより、過消去が防止される。このようにすることで、共通ソース線側のセルトランジスタの過消去を防止することができ、データ消去に伴う閾値電圧分布の広がりを低減することができる。
本実施形態は、第1の実施形態に比べて、領域の数を２から３に増やし、ワード線に印加する電圧をよりきめ細かく変化させることにより、同一領域内の共通ソース線側に位置するセルトランジスタが過消去になるリスクを減らすことができる。このため、閾値電圧の分布の広がりを抑制する効果がより大きくなる。
以上説明したように、本実施形態によれば、セルトランジスタの閾値電圧の上昇を抑制することで過消去を防止し、データ消去に伴う閾値電圧分布の広がりを可及的に低減することができる。また、これにより、本実施形態によれば、前述のソフト書込みの回数を減らす、又は不要とすることができる。
（第３の実施形態）
次に第３の実施形態について説明する。本実施形態では、ＮＡＮＤストリング１０をＮＡＮＤストリングに含まれるセルトランジスタの数に等しい３２の領域に分割し、前述のステップＳ１０１の消去動作時に、属する領域ごとに異なる電圧をワード線に印加する。
図１０は、本実施形態に係るデータ消去動作時のＮＡＮＤセルユニット１０，１０，・・・のバイアス条件を示している。この図に示すように、直列に接続された３２個のセルトランジスタＭＣ０，ＭＣ１，・・，ＭＣ３１からなるＮＡＮＤストリングを、共通ソース側から領域Ａ０，領域Ａ１，・・・，領域Ａ３１からなる３２の領域に分ける。領域Ａｉ（ｉ＝０，１，・・，３１）はセルトランジスタＭＣｉを含む。
データ消去動作の際、領域Ａ0，Ａ1，，・・・，Ａ31に属するセルトランジスタのワード線ＷＬにそれぞれ異なる電圧Ｖ０，Ｖ１，・・・，Ｖ３１を印加する（Ｖ０＞Ｖ１＞・・・＞Ｖ３１）。図１１に示すデータ消去動作のタイミングチャートを用いて、より詳細に説明する。
まず、前述のロウデコーダ／ワード線ドライバ３は、ワード線ＷＬ０〜ＷＬ３１に電圧を印加する（時刻ｔ１）。ワード線ＷＬ０，ＷＬ１，・・・，ＷＬ３１にそれぞれ異なる電圧Ｖ０，Ｖ１，・・・，Ｖ３１が印加される。Ｖｉ（ｉ＝０，１，・・，３１）の値はセルトランジスタの特性ばらつきに応じて調整されるが、例えば、Ｖ０＝２Ｖ、Ｖ１＝２−０．０６４５Ｖ、・・、Ｖｉ＝２−０．０６４５＊ｉ、・・、Ｖ３１＝０Ｖである。
各ワード線の電圧が所定の値に達した後、セルウェル（ｐ−ｗｅｌｌ）に正の消去電圧Ｖｅｒａが印加される（時刻ｔ２）。これにより、セルトランジスタのフローティングゲートと基板との間に高電界が発生し、フローティングゲート内の電子がセルウェル側に放出される。Ｖ０＞Ｖ１＞・・・＞Ｖ３１であるから、ビット線ＢＬ側にあるセルトランジスタほどフローティングゲートと基板との電位差がより大きく、その分大きな電界がかかるため、データが消去されやすくなる。つまり、ビット線側に位置するセルトランジスタのデータほど高い優先度で消去される。
なお、消去電圧Ｖｅｒａはワード線に印加する電圧Ｖｉよりも十分大きく、例えば、１７Ｖである。
このようにしてビット線側のセルトランジスタのデータを優先的に消去するデータ消去動作を行った後、前述の消去ベリファイ動作（ステップＳ１０２）を行う。ここで、あるセルトランジスタＭＣｉに着目する。このセルトランジスタＭＣｉよりビット線側のＭＣｉ＋１，・・・，ＭＣ３１のデータは全て消去済みで、これらのセルトランジスタの閾値電圧はオンするのに十分な値にまで小さくなっているとする。このとき、セルトランジスタＭＣｉ＋１，・・・，ＭＣ３１は小さい値の抵抗とみなすことができる。そのため、共通ソース線側のセルトランジスタＭＣ０，ＭＣ１，・・・，ＭＣｉにかかるバックバイアスは、従来の方法で消去を行った場合と比較して小さくなる。よって、これらのセルトランジスタＭＣ０，ＭＣ１，・・・，ＭＣｉの閾値電圧の上昇が抑制される。これにより、共通ソース線側のセルトランジスタの過消去を防止することができ、閾値電圧分布の広がりを低減することができる。
本実施形態では、セルトランジスタ毎にその位置に応じて異なる電圧を印加することにより、第1及び第２の実施形態に比べて、セルトランジスタが過消去になるリスクをより減らすことができる。このため、閾値電圧の分布の広がりを低減する効果がより大きくなる。
以上説明したように、本実施形態によれば、セルトランジスタの閾値電圧の上昇を抑制することで過消去を防止し、データ消去に伴う閾値電圧分布の広がりを可及的に低減することができる。また、これにより、本実施形態によれば、前述のソフト書込みの回数を減らす、又は不要とすることができる。
以上、領域の分け方の異なる３つの実施形態について説明した。領域の分け方はこれらの実施形態に限定されるものではなく、任意の方法を採ることができる。セルトランジスタの数も上述の値（３２個）に限定されるものではなく、例えば、８個、１６個、６４個、１２８個でもよい。
また、本発明は、一つのセルトランジスタに多ビットを記憶する多値記憶方式の場合に好適である。図１２は、１６値メモリの閾値電圧分布とデータビットの割り付けの一例を示している。この図からわかるように、多値化が進むにつれてデータ書込み状態の閾値電圧分布をより狭くする必要がある。そのためには、データ消去状態の閾値電圧分布が狭いことが要求される。本発明によれば、データ消去状態の閾値電圧分布の広がりが低減されるため、より精細な書込み制御を行うことができ、これにより、データ書込み状態の閾値電圧分布を狭くすることが可能である。
ＮＡＮＤフラッシュメモリの概略構成を示す図である。 データ消去に係るフローチャートを示す図である。 データ消去動作時のＮＡＮＤセルユニットのバイアス条件を示す図である。 消去ベリファイ動作時のＮＡＮＤセルユニットのバイアス条件を示す図である。 第１の実施形態に係る、データ消去動作時のＮＡＮＤセルユニットのバイアス条件を示す図である。 第１の実施形態に係るデータ消去動作のタイミングチャートである。 データ消去状態における閾値電圧の分布を示す図である。 第２の実施形態に係る、データ消去動作時のＮＡＮＤセルユニットのバイアス条件を示す図である。 第２の実施形態に係るデータ消去動作のタイミングチャートである。 第３の実施形態に係る、データ消去動作時のＮＡＮＤセルユニットのバイアス条件を示す図である。 第３の実施形態に係るデータ消去動作のタイミングチャートである。 １６値メモリの場合の閾値電圧分布とデータビット割り付けの一例を示す図である。
符号の説明
１・・・メモリセルアレイ、２・・・センスアンプ回路、３・・・ロウデコーダ／ワード線ドライバ、４・・・コントローラ、５・・・データ入出力バッファ、１０・・・ＮＡＮＤセルユニット、ＢＬ・・・ビット線、ＣＥＬＳＲＣ・・・共通ソース線、ＭＣ０〜ＭＣ３１・・・セルトランジスタ、Ｓ１，Ｓ２・・・選択ゲートトランジスタ、ＳＡ・・・センスアンプ、ＳＧＳ，ＳＧＤ・・・選択ゲート線、ＷＬ０〜ＷＬ３１・・・ワード線

Claims (5)

  1. 複数の不揮発性記憶素子が直列に接続され、隣り合う前記不揮発性記憶素子同士がソース／ドレイン拡散層を共有する、記憶素子ユニットであって、前記記憶素子ユニットの一端はソース線と接続され、他端はビット線と接続された、記憶素子ユニットと、
    前記不揮発性記憶素子のワード線に電圧を印加する電圧印加回路であって、前記記憶素子ユニットを構成する複数の前記不揮発性記憶素子のデータを消去するデータ消去動作を行う際、前記記憶素子ユニットを、１以上の任意の数の前記不揮発性記憶素子からなる少なくとも２以上のグループに分けて、隣り合う前記グループについて前記ソース線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線に、前記ビット線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線よりも高い電圧を印加する、電圧印加回路と、
    を備えることを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記データ消去動作の際、前記グループのうち最も前記ビット線に近いグループに含まれる前記不揮発性記憶素子の前記ワード線に０Ｖを印加し、それ以外の前記グループに含まれる前記不揮発性記憶素子の前記ワード線には、隣り合う前記ビット線側の前記グループに含まれる前記不揮発性記憶素子の前記ワード線に印加する電圧よりも一定の値だけ大きい電圧を印加することを特徴とする半導体記憶装置。
  3. 請求項１又は請求項２に記載の半導体記憶装置であって、
    前記各グループに含まれる前記不揮発性記憶素子の数は、１であることを特徴とする半導体記憶装置。
  4. 請求項１乃至請求項３のいずれか一つに記載の半導体記憶装置であって、
    前記各記憶素子は、複数のビットを記憶する多値型のものとして構成されていることを特徴とする半導体記憶装置。
  5. 複数の不揮発性記憶素子が直列に接続され、隣り合う前記不揮発性記憶素子同士がソース／ドレイン拡散層を共有する、記憶素子ユニットであって、前記記憶素子ユニットの一端はソース線と接続され、他端はビット線と接続された、記憶素子ユニットと、
    前記不揮発性記憶素子のワード線に電圧を印加する電圧印加回路と、を備える半導体記憶装置の制御方法において、
    前記記憶素子ユニットを構成する複数の前記不揮発性記憶素子のデータを消去するデータ消去動作を行う際、前記記憶素子ユニットを、１以上の任意の数の前記不揮発性記憶素子からなる少なくとも２以上のグループに分けて、隣り合う前記グループについて前記ソース線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線に、前記ビット線に近い方の前記グループに含まれる前記不揮発性記憶素子の前記ワード線よりも高い電圧を前記電圧印加回路により印加することを特徴とする半導体記憶装置の制御方法。
JP2008151807A 2008-06-10 2008-06-10 不揮発性半導体記憶装置およびその制御方法 Pending JP2009301607A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008151807A JP2009301607A (ja) 2008-06-10 2008-06-10 不揮発性半導体記憶装置およびその制御方法
US12/478,172 US7948796B2 (en) 2008-06-10 2009-06-04 Nonvolatile semiconductor memory device and method for controlling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008151807A JP2009301607A (ja) 2008-06-10 2008-06-10 不揮発性半導体記憶装置およびその制御方法

Publications (1)

Publication Number Publication Date
JP2009301607A true JP2009301607A (ja) 2009-12-24

Family

ID=41400180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008151807A Pending JP2009301607A (ja) 2008-06-10 2008-06-10 不揮発性半導体記憶装置およびその制御方法

Country Status (2)

Country Link
US (1) US7948796B2 (ja)
JP (1) JP2009301607A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069200A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US8760935B2 (en) 2011-03-01 2014-06-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8804401B2 (en) 2012-03-26 2014-08-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2016040747A (ja) * 2014-08-12 2016-03-24 株式会社東芝 不揮発性半導体記憶装置及びその動作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI427636B (zh) * 2009-11-27 2014-02-21 Macronix Int Co Ltd 於一記憶積體電路上進行抹除操作之方法與裝置
JP2015176624A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US10147734B1 (en) * 2017-08-30 2018-12-04 Cypress Semiconductor Corporation Memory gate driver technology for flash memory cells
JP2022144361A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4287235B2 (ja) 2003-10-09 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
KR100680479B1 (ko) 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치의 프로그램 검증 방법
US7391652B2 (en) * 2006-05-05 2008-06-24 Macronix International Co., Ltd. Method of programming and erasing a p-channel BE-SONOS NAND flash memory
JP2007305204A (ja) 2006-05-10 2007-11-22 Toshiba Corp 不揮発性半導体記憶装置
DE602006009662D1 (de) 2006-08-24 2009-11-19 St Microelectronics Srl Verfahren zur Einengung der Schwellspannungsverteilung gelöschter Flash-Speicherzellen während Schreiboperationen
US7733706B2 (en) * 2006-09-29 2010-06-08 Hynix Semiconductor Inc. Flash memory device and erase method thereof
JP2008146771A (ja) * 2006-12-12 2008-06-26 Toshiba Corp 半導体記憶装置
US7853841B2 (en) * 2007-10-29 2010-12-14 Micron Technology, Inc. Memory cell programming

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069200A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8593872B2 (en) 2010-09-22 2013-11-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device capable of speeding up data write
US8760935B2 (en) 2011-03-01 2014-06-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US8767466B2 (en) 2011-03-25 2014-07-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US8982630B2 (en) 2011-03-25 2015-03-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US8804401B2 (en) 2012-03-26 2014-08-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US9424915B2 (en) 2012-03-26 2016-08-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2016040747A (ja) * 2014-08-12 2016-03-24 株式会社東芝 不揮発性半導体記憶装置及びその動作方法

Also Published As

Publication number Publication date
US7948796B2 (en) 2011-05-24
US20090303790A1 (en) 2009-12-10

Similar Documents

Publication Publication Date Title
JP4856138B2 (ja) 不揮発性半導体記憶装置
JP3810985B2 (ja) 不揮発性半導体メモリ
US8711635B2 (en) Nonvolatile semiconductor memory device
JP4902002B1 (ja) 不揮発性半導体記憶装置
JP5268882B2 (ja) 不揮発性半導体記憶装置
US10978157B2 (en) Memory system having semiconductor memory device that performs verify operations using various verify voltages
JP2009193631A (ja) 不揮発性半導体記憶装置
JP5931822B2 (ja) 不揮発性半導体記憶装置
JP2009301607A (ja) 不揮発性半導体記憶装置およびその制御方法
JP2005235260A (ja) Ｎａｎｄ型フラッシュメモリ
JP2008084471A (ja) 半導体記憶装置
JP2012230753A (ja) 半導体装置及びその動作方法
JP2010211883A (ja) 不揮発性半導体記憶装置
JP2012084207A (ja) 不揮発性半導体記憶装置
JP2012027979A (ja) 半導体メモリ
US8422301B2 (en) Nonvolatile semiconductor memory device and operating method thereof
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
JP3961759B2 (ja) 不揮発性半導体記憶装置
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
US9786380B2 (en) Semiconductor memory device
JP2013069363A (ja) 不揮発性半導体記憶装置
US20140269096A1 (en) Non-volatile semiconductor memory device and method of programming the same
JP5787921B2 (ja) 不揮発性半導体記憶装置
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
JPH1011988A (ja) 不揮発性半導体メモリ