CN113793629B - 灵敏放大器及存储装置 - Google Patents

灵敏放大器及存储装置 Download PDF

Info

Publication number
CN113793629B
CN113793629B CN202111027660.5A CN202111027660A CN113793629B CN 113793629 B CN113793629 B CN 113793629B CN 202111027660 A CN202111027660 A CN 202111027660A CN 113793629 B CN113793629 B CN 113793629B
Authority
CN
China
Prior art keywords
circuit
voltage
tube
sense amplifier
clamping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111027660.5A
Other languages
English (en)
Other versions
CN113793629A (zh
Inventor
聂虹
朱泽宇
孙英
沈一鹤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Flash Co Ltd
Original Assignee
China Flash Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Flash Co Ltd filed Critical China Flash Co Ltd
Priority to CN202111027660.5A priority Critical patent/CN113793629B/zh
Publication of CN113793629A publication Critical patent/CN113793629A/zh
Priority to TW111107392A priority patent/TWI835081B/zh
Priority to KR1020220033766A priority patent/KR102453779B1/ko
Priority to JP2022085349A priority patent/JP7132453B1/ja
Priority to US17/878,489 priority patent/US11587625B1/en
Application granted granted Critical
Publication of CN113793629B publication Critical patent/CN113793629B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供一种灵敏放大器及存储装置，包括：电压钳位电路，为存储单元提供稳定的读电压；电源开关电路，在电压钳位电路不工作时切断电压钳位电路的供电通路；放电电路，在电压钳位电路工作前对电压钳位电路进行放电；预充电电路，在电压钳位电路开始工作时为电压钳位电路预充电；电流比较电路，连接于电压钳位电路的输出端，将读出电流与参考电流进行比较，并输出比较结果。本发明通过电源开关电路减小灵敏放大器的静态功耗；通过预充电电路提高灵敏放大器钳位电压预充的速度；通过放电电路防止灵敏放大器内部处于不稳定状态。

Description

灵敏放大器及存储装置
技术领域
本发明涉及存储器领域，特别是涉及一种灵敏放大器及存储装置。
背景技术
当前时代下，现代电子设备和嵌入式结构的飞速发展和广泛应用，高集成度电路芯片的需求日益提高，从而催生出一系列对集成电路芯片功耗的限制要求。对于存储设备而言，减小FLASH存储器的芯片功耗，一直是大容量甚至超大容量FLASH存储器芯片所追求的目标。
非易失性存储器在读取操作时需要灵敏放大器；对于传统设计来说，静态功耗大，钳位电压建立时间慢，以及灵敏放大器的初始状态不稳定，都是其存在的一系列问题。因此，如何有效地降低灵敏放大器的静态功耗、提高灵敏放大器钳位电压预充的速度、防止灵敏放大器内部处于不稳定状态，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种灵敏放大器及存储装置，用于解决现有技术中静态功耗大，钳位电压建立时间慢，以及灵敏放大器的初始状态不稳定等问题。
为实现上述目的及其他相关目的，本发明提供一种灵敏放大器，所述灵敏放大器至少包括：
电压钳位电路，连接存储单元，为所述存储单元提供稳定的读电压；
电源开关电路，连接于电源电压与所述电压钳位电路之间，在所述电压钳位电路不工作时切断所述电压钳位电路与所述电源电压之间的通路；
放电电路，连接所述电压钳位电路，在所述电压钳位电路工作前对所述电压钳位电路进行放电；
预充电电路，连接所述电压钳位电路，在所述电压钳位电路开始工作时为所述电压钳位电路预充电；
电流比较电路，连接于所述电压钳位电路的输出端，将读出电流与参考电流进行比较，并输出比较结果。
可选地，所述灵敏放大器还包括锁存电路，所述锁存电路连接于所述电流比较电路的输出端，用于锁存所述比较结果。
更可选地，所述灵敏放大器还包括缓冲电路，所述缓冲电路连接于所述电流比较电路与所述锁存电路之间
可选地，所述读电压钳位在0.8V-1.1V。
更可选地，所述电压钳位电路包括反相模块及钳位管；所述钳位管的第一端连接所述存储单元，第二端输出所述读出电流，控制端连接所述反相模块的输出端；所述反相模块的输入端连接所述钳位管的第一端。
更可选地，所述电源开关电路包括开关管，所述开关管的第一端连接电源电压，第二端连接所述反相模块的工作电压输入端，控制端接收第一控制信号。
更可选地，所述放电电路包括第一下拉管及第二下拉管；所述第一下拉管的第一端接地，第二端连接所述钳位管的控制端，控制端接收第二控制信号；所述第二下拉管的第一端接地，第二端连接所述反相模块的输入端，控制端接收所述第二控制信号。
更可选地，所述预充电电路包括预充电管，所述预充电管的第一端连接电源电压，第二端连接所述钳位管的第二端，控制端接收第三控制信号。
更可选地，所述电流比较电路包括电流镜及电流源；所述电流镜的一端连接所述电压钳位电路的读出电流输出端，另一端连接所述电流源并输出所述比较结果。
为实现上述目的及其他相关目的，本发明还提供一种存储装置，所述存储装置至少包括：
控制器，存储器及上述灵敏放大器；
所述控制器连接所述存储器及所述灵敏放大器，为所述存储器及所述灵敏放大器提供控制信号；
所述存储器用于存储数据；
所述灵敏放大器连接所述存储器，用于读出所述存储器中存储的数据。
可选地，所述存储器为非易失存储器。
如上所述，本发明的灵敏放大器及存储装置，具有以下有益效果：
1、本发明的灵敏放大器及存储装置中通过电源开关电路在不进行读操作时切断电压钳位电路与电源电压之间的通路，可以有效地减小灵敏放大器的静态功耗。
2、本发明的灵敏放大器及存储装置中通过预充电电路在读操作前对电压钳位电路进行预充电，可有效提高灵敏放大器钳位电压预充的速度。
3、本发明的灵敏放大器及存储装置中通过放电电路在读操作前将电压钳位电路各点电位归零，可有效防止灵敏放大器内部处于不稳定状态。
附图说明
图1显示为本发明的灵敏放大器原理示意图。
图2显示为本发明的灵敏放大器的电路结构示意图。
图3显示为本发明的存储装置的电路结构示意图。
元件标号说明
1-灵敏放大器；11-电压钳位电路；111-反相模块；12-电源开关电路；13-放电电路；14-预充电电路；15-电流比较电路；151-电流镜；152-电流源；16-缓冲电路；17-锁存电路；2-控制器；3-存储器。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1及图2所示，本实施例提供一种灵敏放大器1，所述灵敏放大器1包括：
电压钳位电路11、电源开关电路12、放电电路13、预充电电路14及电流比较电路15。
如图1所示，所述电压钳位电路11连接存储单元，为所述存储单元提供稳定的读电压。
具体地，如图2所示，在本实施例中，所述电压钳位电路11包括反相模块111及钳位管。所述钳位管的第一端连接所述存储单元，第二端输出读出电流，控制端连接所述反相模块111的输出端；所述反相模块111的输入端连接所述钳位管的第一端。作为示例，所述钳位管采用NMOS管实现，记为第一NMOS管NM1；所述第一NMOS管NM1的源极连接所述存储单元，漏极输出所述读出电流，栅极连接所述反相模块111的输出端。作为示例，所述反相模块111包括第二NMOS管NM2及第一PMOS管PM1；所述第二NMOS管NM2的源极接地，漏极连接所述第一PMOS管PM1的漏极作为所述反相模块111的输出端；所述第一PMOS管PM1的源极接收工作电压；所述第二NMOS管NM2及所述第一PMOS管PM1的栅极连接在一起作为所述反相模块111的输入端。
需要说明的是，在实际使用中，可根据需要选择相应的器件类型构成本实施例的电压钳位电路11，适应性调整各端口的对应关系即可，在此不一一赘述；进一步，任意可为所述存储单元提供稳定读电压的电路结构均适用于本发明，不以本实施例为限。
需要说明的是，作为示例，所述读电压钳位在0.8V-1.1V，在实际使用中，可根据需要设置所述读电压的具体数值，不以本实施例为限。
如图1所示，所述电源开关电路12连接于电源电压VDD与所述电压钳位电路11之间，在所述电压钳位电路11不工作时切断所述电压钳位电路11与所述电源电压VDD之间的通路。
具体地，如图2所示，在本实施例中，所述电源开关电路12包括开关管，所述开关管的第一端连接电源电压VDD，第二端连接所述反相模块111的工作电压输入端，控制端接收第一控制信号PR_SA。作为示例，所述开关管采用NMO管实现，记为第二PMOS管PM2；所述第二PMOS管PM2的源极连接所述电源电压VDD，漏极连接所述第一PMOS管PM1的源极，栅极接收所述第一控制信号PR_SA。
需要说明的是，在实际使用中，可根据需要选择相应的器件类型构成本实施例的电源开关电路12，适应性调整各端口的对应关系即可，在此不一一赘述；进一步，任意可在不进行读操作时切断所述电压钳位电路与所述电源电压VDD之间的通路的电路结构均适用于本发明，不以本实施例为限。
如图1所示，所述放电电路13连接所述电压钳位电路11，在所述电压钳位电路11工作前对所述电压钳位电路11进行放电。
具体地，如图2所示，在本实施例中，所述放电电路13包括第一下拉管及第二下拉管；所述第一下拉管的第一端接地，第二端连接所述钳位管的控制端，控制端接收第二控制信号DISCH；所述第二下拉管的第一端接地，第二端连接所述反相模块111的输入端，控制端接收所述第二控制信号DISCH。作为示例，所述第一下拉管及所述第二下拉管均采用NMOS管实现，分别记为第三NMOS管NM3及第四NMOS管NM4；所述第三NMOS管NM3的源极接地，漏极连接所述第一NMOS管NM1的栅极，栅极接收所述第二控制信号DISCH；所述第四NMOS管NM4的源极接地，漏极连接所述第一NMOS管NM1的源极(即所述反相模块111的输入端)，栅极接收所述第二控制信号DISCH。
需要说明的是，在实际使用中，可根据需要选择相应的器件类型构成本实施例的放电电路13，适应性调整各端口的对应关系即可，在此不一一赘述；进一步，任意可在读操作前对所述电压钳位电路进行放电的电路结构均适用于本发明，不以本实施例为限。
如图1所示，所述预充电电路14连接所述电压钳位电路11，在所述电压钳位电路11开始工作时为所述电压钳位电路11预充电。
具体地，如图2所示，在本实施例中，所述预充电电路14包括预充电管，所述预充电管的第一端连接电源电压VDD，第二端连接所述钳位管的第二端，控制端接收第三控制信号PRCH。作为示例，所述预充电管采用PMOS管实现，记为第三PMOS管PM3；所述第三PMOS管PM3的源极连接所述电源电压VDD，漏极连接所述第一NMOS管NM1的漏极，栅极接收所述第三控制信号PRCH。所述预充电电路14可快速将所述第一NMOS管NM1的预计电压充电至目标范围(即0.8V-1.1V)。
需要说明的是，在实际使用中，可根据需要选择相应的器件类型构成本实施例的预充电电路14，适应性调整各端口的对应关系即可，在此不一一赘述；进一步，任意可在读操作时为所述电压钳位电路11预充电的电路结构均适用于本发明，不以本实施例为限。
如图1所示，所述电流比较电路15连接于所述电压钳位电路11的输出端，将读出电流与参考电流进行比较，并输出比较结果。
具体地，如图2所示，在本实施例中，所述电流比较电路15包括电流镜151及电流源152；所述电流镜151的一端连接所述电压钳位电路11的读出电流输出端，另一端连接所述电流源152并输出所述比较结果。作为示例，所述电流镜151采用PMOS管实现，包括第四PMOS管PM4及第五PMOS管PM5；所述第四PMOS管PM4的漏极和栅极连接所述第一NMOS管NM1的漏极，源极连接所述电源电压VDD；所述第五PMOS管PM5的源极连接所述电源电压VDD，栅极连接所述第四PMOS管PM4的栅极，漏极连接所述电流源152；所述第五PMOS管PM5的漏极输出所述比较结果。
如图1及图2所示，作为示例，所述灵敏放大器1还包括缓冲电路16，所述缓冲电路16连接于所述电流比较电路15的输出端。作为示例，所述缓冲电路16包括偶数级串联的反相器，在实际使用中，可根据实际需要设置所述缓冲电路16的电路结构，不以本实施例为限。
如图1及图2所示，作为示例，所述灵敏放大器1还包括锁存电路17，所述锁存电路17连接于所述电流比较电路15的输出端，用于锁存所述比较结果，并输出所述灵敏放大器1的输出信号SA_OUT，在读操作完成之后数据被锁存住，直到下一次读操作来之后输出数据才能发生变化。作为另一示例，所述锁存电路17连接于所述缓冲电路16的输出端。
所述灵敏放大器1的工作原理如下：
在所述灵敏放大器1不工作时，所述第一控制信号PR_SA为电源电压VDD，所述第二控制信号DISCH接地，所述第三控制信号PRCH为电源电压VDD，所述锁存电路17处于关闭状态。此时，所述第二PMOS管PM2、所述第三PMOS管PM3、所述第三NMOS管NM3及所述第四NMOS管NM4均为关闭状态。
读操作开始，读操作的第一阶段为放电阶段。所述第一控制信号PR_SA、所述第二控制信号DISCH及所述第三控制信号PRCH均为电源电压VDD。此时，所述第三NMOS管NM3及所述第四NMOS管NM4打开，所述第一NMOS管NM1的源极和栅极均接地；所述第二PMOS管PM2及所述第三PMOS管PM3均为关闭状态。此操作是为了将所述电压钳位电路11的各点电压赋一个初值(作为示例为0V)，防止所述电压钳位电路11各点电压的初值在读操作开始之前浮空到一个比较高的值，从而影响到第一次读操作时所需要钳位的电压。
读操作的第二阶段为预充阶段(所述电压钳位电路11开始工作)。所述第一控制信号PR_SA、所述第二控制信号DISCH及所述第三控制信号PRCH均接地。此时，所述第二PMOS管PM2及所述第三PMOS管PM3均打开，所述第一PMOS管PM1的源极和所述第一NMOS管NM1的漏极均为电源电压VDD；所述第三NMOS管NM3及所述第四NMOS管NM4均关闭。这时所述电压钳位电路11开始工作，所述第一NMOS管NM1的源极会被钳位到0.8V-1.1V并且保持稳定。
读操作的第三阶段为感应阶段。所述第一控制信号PR_SA接地，所述第二控制信号DISCH接地，所述第三控制信号PRCH为电源电压VDD。此时所述第三PMOS管PM3、所述第三NMOS管NM3及所述第四NMOS管NM4均关闭，所述第二PMOS管PM2打开。存储单元的漏极电流Icell通过所述第一NMOS管NM1，所述第四PMOS管PM4和所述第五PMOS管PM5组成的电流镜与基准电流Iref进行比较。当读操作时存储单元输出的稳定电流值(即Icell)大于外部电路产生的基准电流值(即Iref)时，所述第五PMOS管PM5的漏极电压会被充至电源电压值(VDD)；当读操作时存储单元输出的稳定电流值小于外部电路产生的基准电流值时，所述第五PMOS管PM5的漏极电压会被拉到地(即0V)。在感应阶段，所述锁存电路17处于打开状态，此时所述灵敏放大器1会将感应出来的逻辑0或者逻辑1输出。
在感应阶段完成之后，此时所述灵敏放大器1再次进入不工作的状态。此时所述第一控制信号PR_SA为电源电压VDD，所述第二控制信号DISCH接地，所述第三控制信号PRCH为电源电压VDD，所述锁存电路17处于关闭状态。
需要说明的是，在所述灵敏放大器1不工作时，由于之前执行读操作使所述第一NMOS管的源极电压钳位在0.8V-1.11V，所以所述第一PMOS管PM1及所述第二NMOS管NM2处于同时导通的状态，会造成不必要的静态功耗。本发明中，在所述灵敏放大器1不工作及放电阶段通过所述电源开关电路12切断从电源电压VDD经由所述第二PMOS管PM2、所述第一PMOS管PM1、所述第二NMOS管NM2到地的电流通路，避免不必要的电流损失，进而达到节省功耗的目的。
实施例二
如图3所示，本实施例提供一种存储装置，所述存储装置包括：
灵敏放大器1，控制器2及存储器3。
如图3所示，所述控制器2连接所述存储器3及所述灵敏放大器1，为所述存储器3及所述灵敏放大器1提供控制信号。
具体地，所述控制器2包括但不限于CPU、MCU，任意能实现对存储器及灵敏放大器进行控制的装置均适用，在此不一一赘述。
如图3所示，所述存储器3用于存储数据。
具体地，所述存储器3包括但不限于非易失存储器，任意可存储数据的存储介质均适用本发明，在此不一一赘述。
如图3所示，所述灵敏放大器1连接所述存储器3，用于读出所述存储器3中存储的数据。
具体地，所述灵敏放大器1的结构及工作原理参见实施例一，在此不一一赘述。
综上所述，本发明提供一种灵敏放大器及存储装置，包括：电压钳位电路，连接存储单元，为所述存储单元提供稳定的读电压；电源开关电路，连接于电源电压与所述电压钳位电路之间，在所述电压钳位电路不工作时切断所述电压钳位电路与所述电源电压之间的通路；放电电路，连接所述电压钳位电路，在所述电压钳位电路工作前对所述电压钳位电路进行放电；预充电电路，连接所述电压钳位电路，在所述电压钳位电路开始工作时为所述电压钳位电路预充电；电流比较电路，连接于所述电压钳位电路的输出端，将读出电流与参考电流进行比较，并输出比较结果。本发明的灵敏放大器及存储装置中通过电源开关电路在不进行读操作时切断电压钳位电路与电源电压之间的通路，可以有效地减小灵敏放大器的静态功耗；本发明的灵敏放大器及存储装置中通过预充电电路在读操作前对电压钳位电路进行预充电，可有效提高灵敏放大器钳位电压预充的速度；本发明的灵敏放大器及存储装置中通过放电电路在读操作前将电压钳位电路各点电位归零，可有效防止灵敏放大器内部处于不稳定状态。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种灵敏放大器，其特征在于，所述灵敏放大器至少包括：
电压钳位电路，连接存储单元，为所述存储单元提供稳定的读电压；所述电压钳位电路包括反相模块及钳位管；所述钳位管的第一端连接所述存储单元，第二端输出读出电流，控制端连接所述反相模块的输出端；所述反相模块的输入端连接所述钳位管的第一端；
电源开关电路，连接于电源电压与所述电压钳位电路之间，在所述电压钳位电路不工作时切断所述电压钳位电路与所述电源电压之间的通路；
放电电路，连接所述电压钳位电路，在所述电压钳位电路工作前对所述电压钳位电路进行放电；所述放电电路包括第一下拉管及第二下拉管；所述第一下拉管的第一端接地，第二端连接所述钳位管的控制端，控制端接收第二控制信号；所述第二下拉管的第一端接地，第二端连接所述反相模块的输入端，控制端接收所述第二控制信号；
预充电电路，连接所述电压钳位电路，在所述电压钳位电路开始工作时为所述电压钳位电路预充电；
电流比较电路，连接于所述电压钳位电路的输出端，将读出电流与参考电流进行比较，并输出比较结果。
2.根据权利要求1所述的灵敏放大器，其特征在于：所述灵敏放大器还包括锁存电路，所述锁存电路连接于所述电流比较电路的输出端，用于锁存所述比较结果。
3.根据权利要求2所述的灵敏放大器，其特征在于：所述灵敏放大器还包括缓冲电路，所述缓冲电路连接于所述电流比较电路与所述锁存电路之间。
4.根据权利要求1所述的灵敏放大器，其特征在于：所述读电压钳位在0.8V-1.1V。
5.根据权利要求1所述的灵敏放大器，其特征在于：所述电源开关电路包括开关管，所述开关管的第一端连接电源电压，第二端连接所述反相模块的工作电压输入端，控制端接收第一控制信号。
6.根据权利要求1所述的灵敏放大器，其特征在于：所述预充电电路包括预充电管，所述预充电管的第一端连接电源电压，第二端连接所述钳位管的第二端，控制端接收第三控制信号。
7.根据权利要求1所述的灵敏放大器，其特征在于：所述电流比较电路包括电流镜及电流源；所述电流镜的一端连接所述电压钳位电路的读出电流输出端，另一端连接所述电流源并输出所述比较结果。
8.一种存储装置，其特征在于，所述存储装置至少包括：
控制器，存储器及如权利要求1-7任意一项所述的灵敏放大器；
所述控制器连接所述存储器及所述灵敏放大器，为所述存储器及所述灵敏放大器提供控制信号；
所述存储器用于存储数据；
所述灵敏放大器连接所述存储器，用于读出所述存储器中存储的数据。
9.根据权利要求8所述的存储装置，其特征在于：所述存储器为非易失存储器。
CN202111027660.5A 2021-09-02 2021-09-02 灵敏放大器及存储装置 Active CN113793629B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202111027660.5A CN113793629B (zh) 2021-09-02 2021-09-02 灵敏放大器及存储装置
TW111107392A TWI835081B (zh) 2021-09-02 2022-03-01 靈敏放大器及儲存裝置
KR1020220033766A KR102453779B1 (ko) 2021-09-02 2022-03-18 감지 증폭기 및 저장 장치
JP2022085349A JP7132453B1 (ja) 2021-09-02 2022-05-25 センスアンプ及び記憶装置
US17/878,489 US11587625B1 (en) 2021-09-02 2022-08-01 Sensitive amplifier and storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111027660.5A CN113793629B (zh) 2021-09-02 2021-09-02 灵敏放大器及存储装置

Publications (2)

Publication Number Publication Date
CN113793629A CN113793629A (zh) 2021-12-14
CN113793629B true CN113793629B (zh) 2022-09-06

Family

ID=79182546

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111027660.5A Active CN113793629B (zh) 2021-09-02 2021-09-02 灵敏放大器及存储装置

Country Status (5)

Country Link
US (1) US11587625B1 (zh)
JP (1) JP7132453B1 (zh)
KR (1) KR102453779B1 (zh)
CN (1) CN113793629B (zh)
TW (1) TWI835081B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118038941A (zh) * 2024-03-20 2024-05-14 北京超弦存储器研究院 感应放大器及其感测方法、存储装置及其数据读取方法、电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654831A (en) * 1985-04-11 1987-03-31 Advanced Micro Devices, Inc. High speed CMOS current sense amplifier
JP2000134068A (ja) * 1998-10-22 2000-05-12 Nec Ic Microcomput Syst Ltd 出力バッファ回路
US7324393B2 (en) * 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
CN100555451C (zh) * 2007-12-26 2009-10-28 中国航天时代电子公司第七七一研究所 一种自定时sram访问控制电路
CN102420002B (zh) * 2011-11-17 2014-02-19 中国科学院微电子研究所 一种电流模灵敏放大器
CN102420005B (zh) * 2011-11-30 2014-02-19 中国科学院微电子研究所 一种电流模灵敏放大器及具有该灵敏放大器的存储器
WO2013145733A1 (ja) 2012-03-29 2013-10-03 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US9312018B1 (en) * 2014-09-24 2016-04-12 Intel Corporation Sensing with boost
KR102571192B1 (ko) * 2016-08-29 2023-08-28 에스케이하이닉스 주식회사 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
KR102619682B1 (ko) * 2016-12-13 2023-12-28 삼성전자주식회사 메모리 장치 및 그 동작 방법
CN107195319B (zh) * 2017-05-23 2020-05-01 上海华虹宏力半导体制造有限公司 灵敏放大器电路
JP7146114B2 (ja) * 2019-04-30 2022-10-03 長江存儲科技有限責任公司 読み取り時間を短縮することができるメモリシステム
CN111383674B (zh) * 2020-03-05 2023-08-22 上海华虹宏力半导体制造有限公司 用于补偿sonos存储器的灵敏放大器
CN111653299B (zh) * 2020-04-27 2022-07-01 中国科学院微电子研究所 灵敏放大器以及存储器

Also Published As

Publication number Publication date
CN113793629A (zh) 2021-12-14
US11587625B1 (en) 2023-02-21
TW202312150A (zh) 2023-03-16
JP2023036515A (ja) 2023-03-14
TWI835081B (zh) 2024-03-11
US20230063771A1 (en) 2023-03-02
KR102453779B1 (ko) 2022-10-11
JP7132453B1 (ja) 2022-09-06

Similar Documents

Publication Publication Date Title
JP3373632B2 (ja) 不揮発性半導体記憶装置
JP6161959B2 (ja) 抵抗式メモリのための感知増幅器回路
TW446951B (en) Semiconductor memory device with reduced precharging time for bit lines
TWI779098B (zh) 記憶體裝置、系統晶片裝置及操作記憶體裝置的方法
KR20180024257A (ko) 센스 앰프, 이를 포함하는 비휘발성 메모리 장치 및 시스템
US20060224789A1 (en) Flash memories and processing systems including the same
US7920398B1 (en) Adaptive match line charging
KR100680478B1 (ko) 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법
US20070002628A1 (en) NOR flash memory device with multi level cell and read method thereof
KR20180063514A (ko) 전자 장치
KR20010073605A (ko) 반도체 메모리 장치의 고전압 방전회로
US10255956B2 (en) Semiconductor device
CN113793629B (zh) 灵敏放大器及存储装置
JP2007073121A (ja) 半導体メモリ回路
JP6039805B2 (ja) 半導体記憶装置および記憶データの読み出し方法
US7130233B2 (en) Sensing circuit for single bit-line semiconductor memory device
WO2023142495A1 (zh) 一种预充电方法及使用该方法的存储器装置
TW512349B (en) Method and low-power circuits used to generate accurate drain voltage for flash memory core cells in read mode
CN209843258U (zh) 非易失存储器灵敏放大器及相变存储器
US7525845B2 (en) Non-volatile semiconductor storage device
US6871155B2 (en) Sensing circuit for single bit-line semiconductor memory device
TWI489481B (zh) 具有二階段位元線預充電的記憶體陣列
JP2007157255A (ja) 強誘電体メモリ装置および電子機器
CN114388016A (zh) 脉冲信号产生电路及存储器
KR100948026B1 (ko) 내부전압 방전회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant