JP7132453B1

JP7132453B1 - センスアンプ及び記憶装置

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Publication number: JP7132453B1
Application number: JP2022085349A
Authority: JP
Inventors: 虹聶; 澤宇朱; 英孫; 一鶴沈
Original assignee: 中天弘宇集成電路有限責任公司
Priority date: 2021-09-02
Filing date: 2022-05-25
Publication date: 2022-09-06
Anticipated expiration: 2042-05-25
Also published as: KR102453779B1; US20230063771A1; TWI835081B; CN113793629B; US11587625B1; CN113793629A; JP2023036515A; TW202312150A

Abstract

【課題】電源スイッチ回路によってセンスアンプの静的消費電力を低減させ、プリチャージ回路によってセンスアンプのクランプ電圧のプリチャージ速度を向上させ、放電回路によってセンスアンプ内部が不安定状態になるとの事態を防止することができるセンスアンプ及び記憶装置を提供する。【解決手段】メモリセルに安定した読取電圧を印加する電圧クランプ回路１１と、電圧クランプ回路１１の非動作時に電圧クランプ回路１１の給電経路を切断する電源スイッチ回路１２と、電圧クランプ回路１１が動作する前に電圧クランプ回路１１を放電する放電回路１３と、電圧クランプ回路１１が動作を開始する際に電圧クランプ回路１１をプリチャージするプリチャージ回路１４と、電圧クランプ回路１１の出力ポートに接続されており、読出電流を参照電流と比較して比較結果を出力する電流比較回路１５、を含む。【選択図】図１

Description

本発明は、メモリ分野に関し、特に、センスアンプ及び記憶装置に関する。

昨今は、現代電子機器や埋め込み型構造の飛躍的発展及び広範な応用に伴って、高集積回路チップに対するニーズが日増しに高まっており、それ故に、集積回路チップの消費電力に対する制限要求が生じている。記憶装置について言えば、フラッシュメモリのチップ消費電力の低減化は、大容量フラッシュメモリ、ひいては超大容量フラッシュメモリのチップが追求し続けてきた目標である。

不揮発性メモリは、読取動作時にセンスアンプを必要とする。しかし、従来設計の場合には、静的消費電力が大きく、クランプ電圧の構築に時間を要するほか、センスアンプの初期状態が不安定である。これらはいずれも従来設計に存在する一連の課題となっている。そこで、如何に効果的にセンスアンプの静的消費電力を低減させ、センスアンプにおけるクランプ電圧のプリチャージ速度を向上させ、センスアンプ内部が不安定状態となるのを防止するかが、当業者にとって早急に解決を要する課題の一つとなっている。

上述した従来技術の欠点に鑑みて、本発明の目的は、静的消費電力が大きく、クランプ電圧の構築に時間を要するほか、センスアンプの初期状態が不安定である等の従来技術における課題を解決するために、センスアンプ及び記憶装置を提供することである。

上記の目的及び関連するその他の目的を実現するために、本発明は、センスアンプを提供する。前記センスアンプは、少なくとも、メモリセルに接続されており、前記メモリセルに安定した読取電圧を印加する電圧クランプ回路と、電源電圧と前記電圧クランプ回路の間に接続されており、前記電圧クランプ回路の非動作時に前記電圧クランプ回路と前記電源電圧の間の経路を切断する電源スイッチ回路と、前記電圧クランプ回路に接続されており、前記電圧クランプ回路が動作する前に前記電圧クランプ回路を放電する放電回路と、前記電圧クランプ回路に接続されており、前記電圧クランプ回路が動作を開始する際に前記電圧クランプ回路をプリチャージするプリチャージ回路と、前記電圧クランプ回路の出力ポートに接続されており、読出電流を参照電流と比較して比較結果を出力する電流比較回路とを含む。

選択的に、前記センスアンプはラッチ回路を更に含む。前記ラッチ回路は、前記電流比較回路の出力ポートに接続されており、前記比較結果をラッチするために用いられる。

より選択的に、前記センスアンプはバッファ回路を更に含む。前記バッファ回路は前記電流比較回路と前記ラッチ回路の間に接続される。

選択的に、前記読取電圧は０．８～１．１Ｖの間にクランプされる。

より選択的に、前記電圧クランプ回路は、位相反転モジュール及びクランプトランジスタを含む。前記クランプトランジスタは、第１ポートが前記メモリセルに接続され、第２ポートが前記読出電流を出力し、制御ポートが前記位相反転モジュールの出力ポートに接続される。前記位相反転モジュールの入力ポートは前記クランプトランジスタの第１ポートに接続される。

より選択的に、前記電源スイッチ回路はスイッチングトランジスタを含む。前記スイッチングトランジスタは、第１ポートが前記電源電圧に接続され、第２ポートが前記位相反転モジュールの動作電圧入力ポートに接続され、制御ポートが第１制御信号を受け付ける。

より選択的に、前記放電回路は第１プルダウントランジスタ及び第２プルダウントランジスタを含む。前記第１プルダウントランジスタは、第１ポートが接地し、第２ポートが前記クランプトランジスタの制御ポートに接続され、制御ポートが第２制御信号を受け付ける。前記第２プルダウントランジスタは、第１ポートが接地し、第２ポートが前記位相反転モジュールの入力ポートに接続され、制御ポートが前記第２制御信号を受け付ける。

より選択的に、前記プリチャージ回路はプリチャージトランジスタを含む。前記プリチャージトランジスタは、第１ポートが前記電源電圧に接続され、第２ポートが前記クランプトランジスタの第２ポートに接続され、制御ポートが第３制御信号を受け付ける。

より選択的に、前記電流比較回路はカレントミラー及び電流源を含む。前記カレントミラーは、一端が前記電圧クランプ回路の読出電流出力ポートに接続され、他端が前記電流源に接続されて前記比較結果を出力する。

上記の目的及び関連するその他の目的を実現するために、本発明は、更に記憶装置を提供する。前記記憶装置は、少なくとも、コントローラ、メモリ及び上記センスアンプを含む。

前記コントローラは、前記メモリ及び前記センスアンプに接続されており、前記メモリ及び前記センスアンプに制御信号を印加する。

前記メモリはデータを記憶するために用いられる。

前記センスアンプは、前記メモリに接続されており、前記メモリに記憶されたデータを読み出すために用いられる。

選択的に、前記メモリは不揮発性メモリである。

上述したように、本発明のセンスアンプ及び記憶装置は、以下の有益な効果を有する。

１．本発明のセンスアンプ及び記憶装置では、読取動作を行わない場合、電源スイッチ回路によって電圧クランプ回路と電源電圧の間の経路を切断するため、センスアンプの静的消費電力を効果的に低減させられる。

２．本発明のセンスアンプ及び記憶装置では、読取動作の前にプリチャージ回路によって電圧クランプ回路をプリチャージするため、センスアンプのクランプ電圧のプリチャージ速度を効果的に向上させられる。

３．本発明のセンスアンプ及び記憶装置では、読取動作の前に、放電回路によって電圧クランプ回路の各点の電位をゼロ復帰させるため、センスアンプ内部が不安定状態になるとの事態を効果的に防止可能である。

図１は、本発明のセンスアンプの概略原理図を示している。図２は、本発明におけるセンスアンプの回路構造の概略図を示している。図３は、本発明における記憶装置の回路構造の概略図を示している。

以下に、特定の具体的な実施例によって本発明の実施形態について説明する。当業者であれば、本明細書に開示した内容から本発明のその他の利点及び効果を容易に理解可能である。更に、本発明は、その他の異なる具体的な実施形態によっても実施又は応用可能である。また、本明細書の各詳細事項については、視点及び応用の違いに応じて、本発明の精神を逸脱しないことを前提に各種の補足又は変更が可能である。

図１～図３を参照する。説明すべき点として、本実施例で提示する図面は概略的に本発明の基本思想を説明するものにすぎない。図面には、本発明に関連するアセンブリのみを示しており、実際に実施する際のアセンブリの数、形状及びサイズで記載しているわけではない。実際に実施する際の各アセンブリの形態、数及び比率は任意に変更可能であり、且つ、アセンブリの配置形態がより複雑となる場合もある。

［実施例１］
図１及び図２に示すように、本実施例はセンスアンプ１を提供する。センスアンプ１は、電圧クランプ回路１１、電源スイッチ回路１２、放電回路１３、プリチャージ回路１４及び電流比較回路１５を含む。

図１に示すように、電圧クランプ回路１１はメモリセルに接続されており、メモリセルに安定した読取電圧を印加する。

具体的には、図２に示すように、本実施例において、電圧クランプ回路１１は、位相反転モジュール１１１及びクランプトランジスタを含む。クランプトランジスタは、第１ポートがメモリセルに接続され、第２ポートが読出電流を出力し、制御ポートが位相反転モジュール１１１の出力ポートに接続される。位相反転モジュール１１１の入力ポートはクランプトランジスタの第１ポートに接続される。一例として、クランプトランジスタはＮ型ＭＯＳＦＥＴにより実現され、第１のＮＭＯＳトランジスタＮＭ１と表記される。第１のＮＭＯＳトランジスタＮＭ１は、ソースがメモリセルに接続され、ドレインが読出電流を出力し、ゲートが位相反転モジュール１１１の出力ポートに接続される。一例として、位相反転モジュール１１１は、第２のＮＭＯＳトランジスタＮＭ２及び第１のＰＭＯＳトランジスタＰＭ１を含む。第２のＮＭＯＳトランジスタＮＭ２は、ソースが接地し、ドレインが第１のＰＭＯＳトランジスタＰＭ１のドレインと接続されて位相反転モジュール１１１の出力ポートとなる。第１のＰＭＯＳトランジスタＰＭ１のソースは動作電圧を受け付ける。第２のＮＭＯＳトランジスタＮＭ２及び第１のＰＭＯＳトランジスタＰＭ１の各ゲートは、接続されて位相反転モジュール１１１の入力ポートとなる。

説明すべき点として、実際の使用にあたっては、必要に応じて相応のデバイスタイプを選択して本実施例の電圧クランプ回路１１を構成可能であり、各ポートの対応関係を適切に調整すればよいが、ここでは逐一詳述しない。更に、本実施例に限らず、メモリセルに安定した読取電圧を印加可能な任意の回路構造がいずれも本発明に適用される。

説明すべき点として、一例として、読取電圧は０．８～１．１Ｖの間にクランプされる。ただし、実際の使用にあたっては、必要に応じて読取電圧の具体的な数値を設定可能であり、本実施例に限定しない。

図１に示すように、電源スイッチ回路１２は、電源電圧ＶＤＤと電圧クランプ回路１１の間に接続されており、電圧クランプ回路１１の非動作時に、電圧クランプ回路１１と電源電圧ＶＤＤの間の経路を切断する。

具体的には、図２に示すように、本実施例において、電源スイッチ回路１２はスイッチングトランジスタを含む。スイッチングトランジスタは、第１ポートが電源電圧ＶＤＤに接続され、第２ポートが位相反転モジュール１１１の動作電圧入力ポートに接続され、制御ポートが第１制御信号ＰＲ＿ＳＡを受け付ける。一例として、スイッチングトランジスタはＰＭＯＳトランジスタにより実現され、第２のＰＭＯＳトランジスタＰＭ２と表記される。第２のＰＭＯＳトランジスタＰＭ２は、ソースが電源電圧ＶＤＤに接続され、ドレインが第１のＰＭＯＳトランジスタＰＭ１のソースに接続され、ゲートが第１制御信号ＰＲ＿ＳＡを受け付ける。

説明すべき点として、実際の使用にあたっては、必要に応じて相応のデバイスタイプを選択して本実施例の電源スイッチ回路１２を構成可能であり、各ポートの対応関係を適切に調整すればよいが、ここでは逐一詳述しない。更に、本実施例に限らず、読取動作を行わない場合に電圧クランプ回路と電源電圧ＶＤＤの間の経路を切断可能な任意の回路構造がいずれも本発明に適用される。

図１に示すように、放電回路１３は、電圧クランプ回路１１に接続されており、電圧クランプ回路１１が動作する前に電圧クランプ回路１１を放電する。

具体的には、図２に示すように、本実施例において、放電回路１３は第１プルダウントランジスタ及び第２プルダウントランジスタを含む。第１プルダウントランジスタは、第１ポートが接地し、第２ポートがクランプトランジスタの制御ポートに接続され、制御ポートが第２制御信号ＤＩＳＣＨを受け付ける。また、第２プルダウントランジスタは、第１ポートが接地し、第２ポートが位相反転モジュール１１１の入力ポートに接続され、制御ポートが第２制御信号ＤＩＳＣＨを受け付ける。一例として、第１プルダウントランジスタ及び第２プルダウントランジスタはいずれもＮＭＯＳトランジスタで実現され、それぞれ、第３のＮＭＯＳトランジスタＮＭ３及び第４のＮＭＯＳトランジスタＮＭ４と表記される。第３のＮＭＯＳトランジスタＮＭ３は、ソースが接地し、ドレインが第１のＮＭＯＳトランジスタＮＭ１のゲートに接続され、ゲートが第２制御信号ＤＩＳＣＨを受け付ける。第４のＮＭＯＳトランジスタＮＭ４は、ソースが接地し、ドレインが第１のＮＭＯＳトランジスタＮＭ１のソース（即ち、位相反転モジュール１１１の入力ポート）に接続され、ゲートが第２制御信号ＤＩＳＣＨを受け付ける。

説明すべき点として、実際の使用にあたっては、必要に応じて相応のデバイスタイプを選択して本実施例の放電回路１３を構成可能であり、各ポートの対応関係を適切に調整すればよいが、ここでは逐一詳述しない。更に、本実施例に限らず、読取動作の前に電圧クランプ回路を放電可能な任意の回路構造がいずれも本発明に適用される。

図１に示すように、プリチャージ回路１４は電圧クランプ回路１１に接続されており、電圧クランプ回路１１が動作を開始する際に電圧クランプ回路１１をプリチャージする。

具体的には、図２に示すように、本実施例において、プリチャージ回路１４はプリチャージトランジスタを含む。プリチャージトランジスタは、第１ポートが電源電圧ＶＤＤに接続され、第２ポートがクランプトランジスタの第２ポートに接続され、制御ポートが第３制御信号ＰＲＣＨを受け付ける。一例として、プリチャージトランジスタはＰ型ＭＯＳＦＥＴにより実現され、第３のＰＭＯＳトランジスタＰＭ３と表記される。第３のＰＭＯＳトランジスタＰＭ３は、ソースが電源電圧ＶＤＤに接続され、ドレインが第１のＮＭＯＳトランジスタＮＭ１のドレインに接続され、ゲートが第３制御信号ＰＲＣＨを受け付ける。プリチャージ回路１４は、迅速に第１のＮＭＯＳトランジスタＮＭ１のソース電圧を目標の範囲（０．８～１．１Ｖ）にチャージ可能である。

説明すべき点として、実際の使用にあたっては、必要に応じて相応のデバイスタイプを選択して本実施例のプリチャージ回路１４を構成可能であり、各ポートの対応関係を適切に調整すればよいが、ここでは逐一詳述しない。更に、本実施例に限らず、読取動作時に電圧クランプ回路１１をプリチャージ可能な任意の回路構造がいずれも本発明に適用される。

図１に示すように、電流比較回路１５は、電圧クランプ回路１１の出力ポートに接続されており、読出電流を参照電流と比較して比較結果を出力する。

具体的には、図２に示すように、本実施例において、電流比較回路１５はカレントミラー１５１及び電流源１５２を含む。カレントミラー１５１は、一端が電圧クランプ回路１１の読出電流出力ポートに接続され、他端が電流源１５２に接続されて比較結果を出力する。一例として、カレントミラー１５１はＰ型ＭＯＳＦＥＴにより実現され、第４のＰＭＯＳトランジスタＰＭ４及び第５のＰＭＯＳトランジスタＰＭ５を含む。第４のＰＭＯＳトランジスタＰＭ４は、ドレイン及びゲートが第１のＮＭＯＳトランジスタＮＭ１のドレインに接続され、ソースが電源電圧ＶＤＤに接続される。第５のＰＭＯＳトランジスタＰＭ５は、ソースが電源電圧ＶＤＤに接続され、ゲートが第４のＰＭＯＳトランジスタＰＭ４のゲートに接続され、ドレインが電流源１５２に接続される。第５のＰＭＯＳトランジスタＰＭ５のドレインは比較結果を出力する。

図１及び図２に示すように、一例として、センスアンプ１はバッファ回路１６を更に含む。バッファ回路１６は、電流比較回路１５の出力ポートに接続される。一例として、バッファ回路１６は偶数段直列のインバータを含む。ただし、実際に使用する際には、実際の必要に応じてバッファ回路１６の回路構造を設定可能であり、本実施例に限定しない。

図１及び図２に示すように、一例として、センスアンプ１はラッチ回路１７を更に含む。ラッチ回路１７は、電流比較回路１５の出力ポートに接続されており、比較結果をラッチするとともに、センスアンプ１の出力信号ＳＡ＿ＯＵＴを出力する。読取動作の完了後にデータはラッチされ、次の読取動作の開始後にデータが出力されるまで変更されない。別の例として、ラッチ回路１７はバッファ回路１６の出力ポートに接続される。

センスアンプ１の動作原理は次の通りである。

センスアンプ１の非動作時には、第１制御信号ＰＲ＿ＳＡが電源電圧ＶＤＤとなり、第２制御信号ＤＩＳＣＨが接地し、第３制御信号ＰＲＣＨが電源電圧ＶＤＤとなり、ラッチ回路１７が閉状態となる。このとき、第２のＰＭＯＳトランジスタＰＭ２、第３のＰＭＯＳトランジスタＰＭ３、第３のＮＭＯＳトランジスタＮＭ３及び第４のＮＭＯＳトランジスタＮＭ４はいずれも閉状態となる。

読取動作を開始する場合、読取動作の第１段階は放電段階である。第１制御信号ＰＲ＿ＳＡ、第２制御信号ＤＩＳＣＨ及び第３制御信号ＰＲＣＨはいずれも電源電圧ＶＤＤとなる。このとき、第３のＮＭＯＳトランジスタＮＭ３及び第４のＮＭＯＳトランジスタＮＭ４は開となり、第１のＮＭＯＳトランジスタＮＭ１のソース及びゲートはいずれも接地する。また、第２のＰＭＯＳトランジスタＰＭ２及び第３のＰＭＯＳトランジスタＰＭ３はいずれも閉状態となる。この動作は、電圧クランプ回路１１の各点の電圧に初期値（例えば０Ｖ）を付与するためのものである。これにより、電圧クランプ回路１１の各点の電圧の初期値が読取動作の開始前に高い値にフローティングする結果、１回目の読取動作時にクランプすべき電圧が影響を受けるとの事態を防止する。

読取動作の第２段階はプリチャージ段階である（電圧クランプ回路１１が動作を開始する）。第１制御信号ＰＲ＿ＳＡ、第２制御信号ＤＩＳＣＨ及び第３制御信号ＰＲＣＨはいずれも接地する。このとき、第２のＰＭＯＳトランジスタＰＭ２及び第３のＰＭＯＳトランジスタＰＭ３は開となり、第１のＰＭＯＳトランジスタＰＭ１のソース及び第１のＮＭＯＳトランジスタＮＭ１のドレインは電源電圧ＶＤＤとなる。また、第３のＮＭＯＳトランジスタＮＭ３及び第４のＮＭＯＳトランジスタＮＭ４は閉となる。このとき、電圧クランプ回路１１は動作を開始し、第１のＮＭＯＳトランジスタＮＭ１のソースが０．８～１．１Ｖにクランプされて安定を維持する。

読取動作の第３段階は検知段階である。第１制御信号ＰＲ＿ＳＡは接地し、第２制御信号ＤＩＳＣＨは接地し、第３制御信号ＰＲＣＨは電源電圧ＶＤＤとなる。このとき、第３のＰＭＯＳトランジスタＰＭ３、第３のＮＭＯＳトランジスタＮＭ３及び第４のＮＭＯＳトランジスタＮＭ４はいずれも閉となり、第２のＰＭＯＳトランジスタＰＭ２は開となる。また、メモリセルのドレイン電流Ｉｃｅｌｌが、第１のＮＭＯＳトランジスタＮＭ１と、第４のＰＭＯＳトランジスタＰＭ４及び第５のＰＭＯＳトランジスタＰＭ５からなるカレントミラーによって基準電流Ｉｒｅｆと比較される。読取動作時にメモリセルから出力される安定した電流値（即ち、Ｉｃｅｌｌ）が、外部回路で生成される基準電流値（即ち、Ｉｒｅｆ）よりも大きい場合、第５のＰＭＯＳトランジスタＰＭ５のドレイン電圧は電源電圧値（ＶＤＤ）となるようチャージされる。一方、読取動作時にメモリセルから出力される安定した電流値が、外部回路で生成される基準電流値よりも小さい場合、第５のＰＭＯＳトランジスタＰＭ５のドレイン電圧はグランド（即ち、０Ｖ）まで低下する。検知段階では、ラッチ回路１７が開状態となる。このとき、センスアンプ１は検知したロジック０又はロジック１を出力する。

検知段階の終了後、センスアンプ１は再び非動作状態に入る。このとき、第１制御信号ＰＲ＿ＳＡが電源電圧ＶＤＤとなり、第２制御信号ＤＩＳＣＨが接地し、第３制御信号ＰＲＣＨが電源電圧ＶＤＤとなり、ラッチ回路１７が閉状態となる。

説明すべき点として、センスアンプ１の非動作時には、それ以前に読取動作を実行したことで、第１Ｎ型ＭＯＳＦＥＴのソース電圧が０．８～１．１Ｖにクランプされている。よって、第１のＰＭＯＳトランジスタＰＭ１及び第２のＮＭＯＳトランジスタＮＭ２が同時に導通した状態となっており、不要な静的消費電力が発生する。しかし、本発明では、センスアンプ１の非動作時及び放電段階において、電源スイッチ回路１２が、電源電圧ＶＤＤから第２のＰＭＯＳトランジスタＰＭ２、第１のＰＭＯＳトランジスタＰＭ１、第２のＮＭＯＳトランジスタＮＭ２を経由して接地する電流経路を切断する。これにより、不要な電流ロスが回避されるため、消費電力を節約するとの目的が達成される。

［実施例２］
図３に示すように、本実施例は記憶装置を提供する。記憶装置は、センスアンプ１、コントローラ２及びメモリ３を含む。

図３に示すように、コントローラ２は、メモリ３及びセンスアンプ１に接続されており、メモリ３及びセンスアンプ１に制御信号を印加する。

具体的に、コントローラ２はＣＰＵ、ＭＣＵを含むがこれに限られず、メモリ及びセンスアンプの制御を実現可能な任意の装置がいずれも適用される。ただし、ここでは逐一詳述しない。

図３に示すように、メモリ３はデータを記憶するために用いられる。

具体的に、メモリ３は不揮発性メモリを含むがこれに限らず、データを記憶可能な任意の記憶媒体がいずれも本発明に適用される。ただし、ここでは逐一詳述しない。

図３に示すように、センスアンプ１は、メモリ３に接続されており、メモリ３に記憶されたデータを読み出すために用いられる。

具体的に、センスアンプ１の構造及び動作原理については実施例１を参照するものとし、ここでは逐一詳述しない。

以上述べたように、本発明は、センスアンプ及び記憶装置を提供する。これらは、メモリセルに接続されており、メモリセルに安定した読取電圧を印加する電圧クランプ回路と、電源電圧と電圧クランプ回路の間に接続されており、電圧クランプ回路の非動作時に電圧クランプ回路と電源電圧の間の経路を切断する電源スイッチ回路と、電圧クランプ回路に接続されており、電圧クランプ回路が動作する前に電圧クランプ回路を放電する放電回路と、電圧クランプ回路に接続されており、電圧クランプ回路が動作を開始する際に電圧クランプ回路をプリチャージするプリチャージ回路と、電圧クランプ回路の出力ポートに接続されており、読出電流を参照電流と比較して比較結果を出力する電流比較回路、を含む。本発明のセンスアンプ及び記憶装置では、読取動作を行わない場合、電源スイッチ回路によって電圧クランプ回路と電源電圧の間の経路を切断するため、センスアンプの静的消費電力を効果的に低減させられる。また、本発明のセンスアンプ及び記憶装置では、読取動作の前に、プリチャージ回路によって電圧クランプ回路をプリチャージするため、センスアンプのクランプ電圧のプリチャージ速度を効果的に向上させられる。また、本発明のセンスアンプ及び記憶装置では、読取動作の前に、放電回路によって電圧クランプ回路の各点の電位をゼロ復帰させるため、センスアンプ内部が不安定状態になるとの事態を効果的に防止可能である。つまり、本発明は、従来技術における各種の欠点を効果的に解消しているため、高度な産業上の利用価値を有する。

上記の実施例は、本発明の原理と効果を例示的に説明するものにすぎず、本発明を制限するものではない。本技術を熟知する者であれば、本発明の精神及び範囲を逸脱することなく、上記の実施例を補足又は変更可能である。従って、当業者が本発明で開示した精神及び技術思想を逸脱することなく完了するあらゆる等価の補足又は変更は、本発明の請求項によってカバーされる。

１センスアンプ
２コントローラ
３メモリ
１１電圧クランプ回路
１２電源スイッチ回路
１３放電回路
１４プリチャージ回路
１５電流比較回路
１６バッファ回路
１７ラッチ回路
１１１位相反転モジュール
１５１カレントミラー
１５２電流源

Claims

センスアンプであって、
メモリセルに接続されており、前記メモリセルに安定した読取電圧を印加する電圧クランプ回路と、
電源電圧と前記電圧クランプ回路の間に接続されており、前記電圧クランプ回路の非動作時に前記電圧クランプ回路と前記電源電圧の間の経路を切断する電源スイッチ回路と、
前記電圧クランプ回路に接続されており、前記電圧クランプ回路が動作する前に前記電圧クランプ回路を放電する放電回路と、
前記電圧クランプ回路に接続されており、前記電圧クランプ回路が動作を開始する際に前記電圧クランプ回路をプリチャージするプリチャージ回路と、
前記電圧クランプ回路の出力ポートに接続されており、読出電流を参照電流と比較して比較結果を出力する電流比較回路とを少なくとも含むことを特徴とするセンスアンプ。
前記センスアンプはラッチ回路を更に含み、前記ラッチ回路は、前記電流比較回路の出力ポートに接続されており、前記比較結果をラッチするために用いられることを特徴とする請求項１に記載のセンスアンプ。
前記センスアンプはバッファ回路を更に含み、前記バッファ回路は前記電流比較回路と前記ラッチ回路の間に接続されることを特徴とする請求項２に記載のセンスアンプ。
前記読取電圧は０．８～１．１Ｖの間にクランプされることを特徴とする請求項１に記載のセンスアンプ。
前記電圧クランプ回路は、位相反転モジュール及びクランプトランジスタを含み、前記クランプトランジスタは、第１ポートが前記メモリセルに接続され、第２ポートが前記読出電流を出力し、制御ポートが前記位相反転モジュールの出力ポートに接続され、前記位相反転モジュールの入力ポートは前記クランプトランジスタの第１ポートに接続されることを特徴とする請求項１～４のいずれか１項に記載のセンスアンプ。
前記電源スイッチ回路はスイッチングトランジスタを含み、前記スイッチングトランジスタは、第１ポートが前記電源電圧に接続され、第２ポートが前記位相反転モジュールの動作電圧入力ポートに接続され、制御ポートが第１制御信号を受け付けることを特徴とする請求項５に記載のセンスアンプ。
前記放電回路は第１プルダウントランジスタ及び第２プルダウントランジスタを含み、前記第１プルダウントランジスタは、第１ポートが接地し、第２ポートが前記クランプトランジスタの制御ポートに接続され、制御ポートが第２制御信号を受け付け、前記第２プルダウントランジスタは、第１ポートが接地し、第２ポートが前記位相反転モジュールの入力ポートに接続され、制御ポートが前記第２制御信号を受け付けることを特徴とする請求項５に記載のセンスアンプ。
前記プリチャージ回路はプリチャージトランジスタを含み、前記プリチャージトランジスタは、第１ポートが前記電源電圧に接続され、第２ポートが前記クランプトランジスタの第２ポートに接続され、制御ポートが第３制御信号を受け付けることを特徴とする請求項５に記載のセンスアンプ。
前記電流比較回路はカレントミラー及び電流源を含み、前記カレントミラーは、一端が前記電圧クランプ回路の読出電流出力ポートに接続され、他端が前記電流源に接続されて前記比較結果を出力することを特徴とする請求項５に記載のセンスアンプ。
コントローラ、メモリ及び請求項１～４のいずれか１項に記載のセンスアンプを少なくとも含み、
前記コントローラは、前記メモリ及び前記センスアンプに接続されており、前記メモリ及び前記センスアンプに制御信号を印加し、
前記メモリはデータを記憶するために用いられ、
前記センスアンプは、前記メモリに接続されており、前記メモリに記憶されたデータを読み出すために用いられることを特徴とする記憶装置。
前記メモリは不揮発性メモリであることを特徴とする請求項１０に記載の記憶装置。