KR20100050915A - 반도체 메모리 소자와 그의 동작 방법 - Google Patents

반도체 메모리 소자와 그의 동작 방법 Download PDF

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Abstract

본 발명은 데이터 라인을 예정된 테미네이션 레벨로 구동하기 위한 터미네이션 구동수단과, 동작 주파수 정보에 따라 상기 터미네이션 구동수단의 온/오프 동작을 제어하기 위한 동작제어수단을 구비하는 반도체 메모리 소자를 제공한다.
터미네이션 레벨, 카스 레이턴시, 동작 주파수

Description

반도체 메모리 소자와 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자 내의 데이터 라인(data line)에 터미네이션(termination) 동작을 수행하는 반도체 메모리 소자와 터미네이션 동작 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 대용량화 추세로 발전하고 있으며, 이에 따라 많은 양의 데이터를 저장하기 위한 메모리 셀(memory cell)의 개수가 점점 늘어나고 있다. 메모리 셀의 개수가 늘어난다는 것은 그만큼 칩(chip)의 크기가 증가한다는 것을 의미하고, 또한 반도체 메모리 소자 내부에 신호가 전달되는 라인의 길이도 늘어난다는 것을 의미한다. 예컨대, 512 MB 반도체 메모리 소자의 경우 다수의 메모리 셀의 집합인 메모리 뱅크(memory bank)를 4 개 구비하고 있으며, 1 GB 반도체 메모리 소자의 경우 8 개의 메모리 뱅크를 구비하고 있다. 다시 말하면, 메모리 뱅크의 증가는 데이터가 전달되는 데이터 라인의 길이가 길어지는 것을 의미하며, 또한 데이터 라인의 로딩(loading) 역시 커지는 것을 의미한다.
한편, 반도체 메모리 소자 내에 구비되는 데이터 라인은 그 위치에 따라 세그먼트 입출력 라인(segment input/output line), 로컬 입출력 라인(local input/output line), 및 글로벌 입출력 라인(Global Input/Output line, 이하, 'GIO'로 칭함) 등으로 구분되며, 특히 글로벌 입출력 라인(GIO)은 세그먼트 입출력 라인이나 로컬 입출력 라인보다 상대적으로 큰 로딩을 가지기 때문에 데이터의 왜곡 및 손실이 발생할 수 있다.
이러한 문제를 해결하기 위해 기존에는 글로벌 입출력 라인(GIO) 중간 정도에 인버터(inverter) 두 단을 삽입하여 데이터의 왜곡 정도를 줄여주는 리피터(repeater) 방식을 사용하였다. 그러나, 리피터 방식은 그 구조가 개량된 드라이버(driver)일 뿐이고, 사용하는 트랜지스터(transistor)의 개수 및 드라이버의 사이즈(size)가 커서 사용시 전류 소모가 매우 크다는 단점이 있다. 그래서, 요즈음 새롭게 제안된 방식이 글로벌 입출력 라인(GIO)의 터미네이션(termination) 방식이다.
터미네이션 방식에 대한 간단한 동작을 살펴보면, 데이터가 글로벌 입출력 라인(GIO)에 실리기 전에 글로벌 입출력 라인(GIO)을 터미네이션 레벨 - 예컨대, 외부 전원전압의 ½ 전압레벨 - 로 프리차지(precharge) 시켜주고 데이터가 인가되는 구간에서도 이러한 터미네이션 동작을 계속 수행함으로써, 글로벌 입출력 라인(GIO)에 전달되는 데이터의 전압레벨 변화, 즉 데이터의 스윙 폭을 줄여 주는 방 법이다. 결국, 글로벌 입출력 라인(GIO)을 통해 전달되는 데이터는 작은 스윙 폭을 가지게 되기 때문에 데이터에 의한 전류 소모를 줄일 수 있고, 보다 빠르게 데이터를 전달할 수 있다.
도 1 은 기존의 반도체 메모리 소자에서 터미네이션 동작에 관련된 일부 구성을 설명하기 위한 회로도이다.
도 1 을 참조하면, 반도체 메모리 소자는 터미네이션 구동부(110)와, 래칭부(130)를 구비한다.
터미네이션 구동부(110)는 터미네이션 인에이블 신호(EN_TERM)에 응답하여 글로벌 입출력 라인(GIO)을 터미네이션 레벨로 구동하고, 래칭부(130)는 터미네이션 인에이블 신호(EN_TERM)에 응답하여 글로벌 입출력 라인(GIO)에 인가된 데이터를 래칭(latching)한다.
여기서, 터미네이션 인에이블 신호(EN_TERM)는 반도체 메모리 소자의 읽기 동작시 활성화되고, 쓰기 동작시 비활성화되는 신호이다. 즉, 읽기 동작시 터미네이션 구동부(110)는 글로벌 입출력 라인(GIO)에 터미네이션 동작을 수행하고, 쓰기 동작시 래칭부(130)는 글로벌 입출력 라인(GIO)에 인가된 데이터를 래칭한다.
이하, 터미네이션 회로의 터미네이션 동작을 살펴보기로 한다.
읽기 동작시 터미네이션 구동부(110)의 터미네이션 동작이 수행되면, 글로벌 입출력 라인(GIO)은 터미네이션 레벨로 프리차지 되고, 글로벌 입출력 라인(GIO)에 인가되는 데이터는 터미네이션 동작으로 인한 스윙 폭으로 전달된다. 참고로, 글로벌 입출력 라인(GIO)에 전달되는 데이터는 터미네이션 구동부(110)에서 글로벌 입 출력 라인(GIO)에 전달되는 구동전류와 충돌(fight)되기 때문에 풀 스윙(full swing)을 하지 못하고 작은 스윙 폭을 가지게 된다.
이어서, 쓰기 동작시 터미네이션 구동부(110)의 터미네이션 동작은 비활성화되고, 래칭부(130)의 래칭 동작은 활성화되어 글로벌 입출력 라인(GIO)에 인가된 데이터를 래칭한다.
여기서, 터미네이션 동작을 다시 살펴보기로 한다.
우선, 터미네이션 인에이블 신호(EN_TERM)가 논리'로우(low)'로 활성화되면, PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)가 턴 온(turn on) 되고 이를 통해 흐르는 구동전류에 따라 글로벌 입출력 라인(GIO)은 터미네이션 레벨로 구동된다. 이때, 외부 전원전압단(VDD)과 접지 전원전압단(VSS) 사이에는 전류 경로가 형성되며 이를 통해 일정한 전류가 지속적으로 흐르게 된다.
이렇게 지속적으로 전류 소모가 발생하는 터미네이션 동작은 고주파수로 동작하는 반도체 메모리 소자에서 사용되는 것이 일반적이다. 하지만, 요즈음 제품화되는 반도체 메모리 소자의 경우 동작 주파수에 따라 구분하여 따로 제품화하지 않는다. 왜냐하면, 제품화된 반도체 메모리 소자가 고주파수 또는 저주파수의 동작 주파수에서 모두 동작하게끔 설계하는 것이 제품의 경쟁력에 있어서 우위를 차지하기 때문이다.
이러한 상황에서 기존의 반도체 메모리 소자는 저주파수의 동작 주파수가 인가되는 경우 터미네이션 동작으로 인하여 불필요한 전류 소모가 발생한다. 즉, 저주파수로 동작하는 반도체 메모리 소자는 터미네이션 동작이 필요하지 않으나, 기 존과 같은 구성에서는 불필요한 터미네이션 동작으로 인하여 원치않는 전류 소모가 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 반도체 메모리 소자의 동작 주파수에 따라 터미네이션 동작을 제어하는 반도체 메모리 소자와 그의 동작 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는, 데이터 라인을 예정된 테미네이션 레벨로 구동하기 위한 터미네이션 구동수단과, 동작 주파수 정보에 따라 상기 터미네이션 구동수단의 온/오프 동작을 제어하기 위한 동작제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자의 동작 방법은, 동작 주파수를 검출한 검출결과에 따라 고주파수의 동작에서 데이터 라인을 터미네이션 레벨로 구동하기 위한 터미네이션 동작을 수행하는 단계와, 상기 검출결과에 따라 저주파수의 동작에서 상기 터미네이션 동작을 수행하지 않는 단계를 포함한다.
본 발명은 반도체 메모리 소자의 동작 주파수에 따라 터미네이션 동작을 제어함으로써, 기존에 동작 주파수에 따라 불필요하게 소모되던 전류를 막아줄 수 있다.
본 발명은 반도체 메모리 소자의 동작 주파수에 따라 터미네이션 동작을 제어하여, 이에 따른 터미네이션 동작시 소모되는 전류를 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명에 따른 반도체 메모리 소자에서 터미네이션 동작에 관련된 일부 구성을 설명하기 위한 회로도이다.
도 2 를 참조하면, 반도체 메모리 소자는 동작제어부(210)와, 터미네이션 구동부(230), 및 래칭부(250)를 구비할 수 있다.
동작제어부(210)는 동작 주파수 정보에 따라 터미네이션 구동부(230)의 온/오프(on/off) 동작을 제어하기 위한 것으로, 터미네이션 인에이블 신호(EN_TERM)와 주파수 정보신호(INF_FRE)를 입력받는 부정 논리곱 게이트(NAND)와 부정 논리곱 게이트(NAND)의 출력신호를 입력받아 동작 제어신호(EN_CTR)로서 출력하는 제1 인버터(INV1)를 구비할 수 있다. 동작제어부(210)의 부정 논리곱 게이트(NAND)는 주파수 정보신호(INF_FRE)로 터미네이션 인에이블 신호(EN_TERM)의 활성화를 제한하는 역할을 수행할 수 있다. 즉, 동작 제어신호(EN_CTR)는 터미네이션 인에이블 신호(EN_TERM)에 응답하여 활성화되고, 주파수 정보신호(INF_FRE)에 응답하여 비활성화된다.
여기서, 터미네이션 인에이블 신호(EN_TERM)는 반도체 메모리 소자의 읽기 동작시 활성화되고, 쓰기 동작시 비활성화되는 신호이다. 즉, 읽기 동작시 터미네이션 인에이블 신호(EN_TERM)는 논리'하이(high)'가 되어 글로벌 입출력 라인(GIO)에 터미네이션 동작을 활성화시키고, 쓰기 동작시 터미네이션 인에이블 신호(EN_TERM)는 논리'로우(low)'가 되어 글로벌 입출력 라인(GIO)의 래칭 동작을 활성화시킨다.
본 발명에 따른 반도체 메모리 소자는 동작 주파수 정보를 가지고 있는 주파수 정보신호(INF_FRE)를 이용하여 터미네이션 인에이블 신호(EN_TERM)를 제한할 수 있다. 즉, 고주파수의 동작 주파수를 가지는 반도체 메모리 소자의 경우 터미네이션 인에이블 신호(EN_TERM)에 응답하여 동작 제어신호(EN_CTR)가 활성화될 수 있으며, 저주파수의 동작 주파수를 가지는 반도체 메모리 소자의 경우 터미네이션 인에이블 신호(EN_TERM)가 활성화되더라도 주파수 정보신호(INF_FRE)에 응답하여 동작 제어신호(EN_CTR)가 비활성화될 수 있다. 여기서, 동작 제어신호(EN_CTR)는 터미네이션 구동부(230)의 온/오프 동작을 실질적으로 제어할 수 있는 신호이다.
한편, 터미네이션 구동부(230)는 동작 제어신호(EN_CTR)에 응답하여 글로벌 입출력 라인(GIO)을 터미네이션 레벨 - 예컨대, 외부 전원전압의 ½ 전압레벨 - 로 구동하기 위한 것으로, 풀업 터미네이션 구동부(232)와, 풀다운 터미네이션 구동부(234)를 구비할 수 있다.
풀업 터미네이션 구동부(232)는 외부 전원전압단(VDD)과 글로벌 입출력 라인(GIO) 사이에 접속되고 동작 제어신호(EN_CTR)에 대응하는 구동전류로 글로벌 입출력 라인(GIO)을 구동하기 위한 것으로, 동작 제어신호(EN_CTR)를 입력받는 제2 인버터(INV2)와, 외부 전원전압단(VDD)과 제2 PMOS 트랜지스터(PM2) 사이에 소오스-드레인 경로가 형성되고 제2 인버터(INV2)의 출력신호를 게이트로 입력받는 제1 PMOS 트랜지스터(PM1)와, 제1 PMOS 트랜지스터(PM1)와 제1 저항(R1) 사이에 소오스-드레인 경로가 형성되고 게이트가 다이오드 접속된 제2 PMOS 트랜지스터(PM2), 및 제2 PMOS 트랜지스터(PM2)와 글로벌 입출력 라인(GIO) 사이에 접속된 제1 저항(R1)을 구비할 수 있다.
풀다운 터미네이션 구동부(234)는 글로벌 입출력 라인(GIO)과 접지 전원전압단(VSS) 사이에 접속되고 동작 제어신호(EN_CTR)에 대응하는 구동전류로 글로벌 입출력 라인(GIO)을 구동하기 위한 것으로, 제2 NMOS 트랜지스터(NM2)와 접지 전원전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 동작 제어신호(EN_CTR)를 게이트로 입력받는 제1 NMOS 트랜지스터(NM1)와, 제1 NMOS 트랜지스터(NM1)와 제2 저항(R2) 사이에 소오스-드레인 경로가 형성되고 게이트가 다이오드 접속된 제2 NMOS 트랜지스터(NM2), 및 글로벌 입출력 라인(GIO)과 제2 NMOS 트랜지스터(NM2) 사이에 접속된 제2 저항을 구비할 수 있다.
여기서, 풀업 터미네이션 구동부(232)의 제1 PMOS 트랜지스터(PM1)와 풀다운 터미네이션 구동부(234)의 제1 NMOS 트랜지스터(NM1)는 구동부로서 각각 해당하는 전원전압을 인가받아 동작 제어신호(EN_CTR)에 응답하여 글로벌 입출력 라인(GIO) 을 구동하기 위한 것이고, 제2 PMOS 트랜지스터(PM2)와 제2 NMOS 트랜지스터(NM2)는 전압강하부로서 글로벌 입출력 라인(GIO)에 인가되는 데이터의 스윙 폭을 결정하기 위한 것이며, 제1 및 제2 저항(R1, R2)은 구동전류 경로에 흐르는 전류의 양을 결정하기 위한 것이다.
한편, 래칭부(250)는 터미네이션 인에이블 신호(EN_TERM)에 응답하여 글로벌 입출력 라인(GIO)에 인가된 데이터를 래칭하기 위한 것으로, 기존과 동일한 구성을 가지며 동일한 동작을 수행하기 때문에 이에 대한 회로 구성 및 동작 설명은 생략하기로 한다.
본 발명에 따른 반도체 메모리 소자는 고주파수로 동작하는 반도체 메모리 소자와 저주파수로 동작하는 반도체 메모리 소자를 구분하여 터미네이션 구동부(230)의 온/오프 동작을 제어할 수 있다. 즉, 고주파수의 동작 주파수가 인가되는 반도체 메모리 소자의 경우 기존과 동일하게 터미네이션 동작을 수행하고, 만약 저주파수의 동작 주파수가 인가되는 반도체 메모리 소자의 경우 터미네이션 인에이블 신호(EN_TERM)가 활성화되더라도 실질적으로 터미네이션 동작을 제어하는 동작 제어신호(EN_CTR)가 활성화되지 않아 터미네이션 동작을 수행하지 않게 된다.
도 3 은 도 2 의 주파수 정보신호(INF_FRE)를 생성하는 주파수 검출부를 설명하기 위한 회로도이다.
도 3 을 참조하면, 주파수 검출부는 카스 레이턴시(CL<5:12>)를 검출하여 주파수 정보신호(INF_FRE)로서 출력하기 위한 것으로, 제1 정보신호 생성부(310)와, 제2 정보신호 생성부(330)를 구비할 수 있다.
제1 정보신호 생성부(310)는 제1 카스 레이턴시(CL<5:7>)에 대응하는 주파수 정보신호(INF_FRE)를 생성하기 위한 것이고, 제2 정보신호 생성부(330)는 제2 카스 레이턴시(CL<8:12>)에 대응하는 주파수 정보신호(INF_FRE)를 생성하기 위한 것이다.
이하, 제1 및 제2 정보신호 생성부(310, 330)의 설명에 앞서 제1 및 제2 카스 레이턴시(CL<5:7>, CL<8:12>)에 대하여 좀더 자세히 설명하기로 한다.
여기서, 제1 및 제2 카스 레이턴시(CL<5:7>, CL<8:12>)는 외부에서 인가되는 읽기 명령에 응답하여 메모리 셀에 저장된 데이터가 외부로 출력되는 시간(이하, '데이터 출력시간'이라 칭함)에 대한 정보를 가지고 있다. 이때 시간 정보는 일반적으로 외부 클럭신호의 한 클럭을 단위 시간으로 한다. 예컨대, 카스 레이턴시가 7 인 경우 즉, CL<7> 인 경우에는 읽기 명령이 인가되고 외부 클럭신호가 7 번째 토글링(toggling)되는 시점에 데이터가 출력된다.
이어서, 외부 클럭신호는 외부에서 반도체 메모리 소자에 인가하는 클럭 신호로서, 반도체 메모리 소자의 동작 주파수에 해당한다. 요즈음 기술이 고도화됨에 따라 이러한 외부 클럭신호의 주파수는 점점 높아지고 있으며, 데이터 출력시간은 점점 빨라지고 있다. 하지만, 데이터 출력시간을 줄이는데에는 한계가 있기 때문에 고주파수로 동작하는 반도체 메모리 소자에 적용되는 카스 레이턴시는 저주파수로 동작하는 반도체 메모리 소자에 적용되는 카스 레이턴시보다 크게 된다. 예컨대, CL<5:7> 카스 레이턴시(상기의 제1 카스 레이턴시를 의미함)는 비교적 저주파수로 동작하는 반도체 메모리 소자에 적용될 수 있으며, CL<8:12> 카스레이턴시(상기의 제2 카스 레이턴시를 의미함)는 비교적 고주파수로 동작하는 반도체 메모리 소자에 적용될 수 있다. 여기서, 제1 및 제2 카스 레이턴시(CL<5:7>, CL<8:12>)는 반도체 메모리 소자 내에 구비되는 모드 레지스터 셋(mode register set)에서 제공될 수 있다.
한편, 제1 정보신호 생성부(310)는 제1 카스 레이턴시(CL<5:7>)를 입력받는 제1 입력부(312)와, 제1 입력부(312)의 출력신호에 대응하는 주파수 정보신호(INF_FRE)를 출력하는 제1 출력부(314)를 구비할 수 있고, 제2 정보신호 생성부(330)는 제2 카스 레이턴시(CL<8:12>)를 입력받는 제2 입력부(332)와, 제2 입력부(332)의 출력신호에 대응하는 주파수 정보신호(INF_FRE)를 출력하는 제2 출력부(334)를 구비할 수 있다.
이하, 제1 및 제2 정보신호 생성부(310, 330)의 간단한 동작을 살펴보기로 한다.
우선, 제1 카스 레이턴시(CL<5:7>) 각각과 제2 카스 레이턴시(CL<8:12>) 각각은 해당하는 카스 레이턴시에 응답하여 예컨대, 논리'하이'로 활성화되면, 제1 및 제2 입력부(312, 332)는 이에 대응하여 활성화되는 신호를 출력한다. 제1 및 제2 출력부(314, 334)는 제1 및 제2 입력부(312, 332)의 출력신호에 응답하여 활성화되고 주파수 정보신호(INF_FRE)를 출력한다. 다시 말하면, 제1 출력부(314)는 제1 입력부(312)의 출력신호에 응답하여 접지 전원전압단(VSS)의 전압레벨 즉, 논리'로우'를 주파수 정보신호(INF_FRE)로서 출력할 수 있고, 제2 출력부(324)는 제2 입력부(332)의 출력신호에 응답하여 외부 전원전압단(VDD)의 전압레벨 즉, 논리'하 이'를 주파수 정보신호(INF_FRE)로서 출력할 수 있다.
다시 말하면, 본 발명에 따른 주파수 정보신호(INF_FRE)는 고주파수의 동작 주파수에 대응하여 논리'하이'가 되고, 저주파수의 동작 주파수에 대응하여 논리'로우'가 된다. 이어서, 다시 도 2 를 참조하면 이러한 주파수 정보신호(INF_FRE)는 터미네이션 인에이블 신호(EN_TERM)를 제한해 줌으로써, 터미네이션 구동부(230)의 터미네이션 동작 여부를 결정할 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 소자는 동작 주파수에 따라 터미네이션 동작을 제어하여, 이에 따른 터미네이션 동작시 소모되는 전류를 최소화할 수 있다. 즉, 기존에는 저주파수로 동작하는 반도체 메모리 소자도 터미네이션 동작을 수행하여 원치 않는 전류를 소모했던 것에 반하여, 본 발명에서는 터미네이션 동작을 수행하지 않을 수 있다. 이는 터미네이션 동작시 지속적으로 흐르는 전류를 막아줄 수 있어서, 저전력화 추세에 어울리는 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 제1 카스 레이턴시(CL<5:7>)가 저주파수의 동작 주파수에 대응되고, 제2 카스 레이턴시(CL<8:12>)가 고주파수의 동작 주파수에 대 응되는 경우를 일례로 들어 설명하였으나, 이는 설계에 따라 다르게 적용될 수 있다. 또한, 전술한 실시 예에서는 터미네이션 인에이블 신호(EN_TERM)를 주파수 정보신호(INF_FRE)로 제한하는 경우를 일례로 들어 설명하였으나, 터미네이션 인에이블 신호(EN_TERM)를 동작 주파수에 따라 직접적으로 제어하는 경우도 적용될 수 있다. 또한, 전술한 실시 예에서는 동작 주파수에 대응하는 카스 레이턴시를 이용하는 경우를 일례로 들어 설명하였으나, 카스 레이턴시 뿐만 아니라 동작 주파수에 대응하는 다른 정보를 이용하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 메모리 소자에서 터미네이션 동작에 관련된 일부 구성을 설명하기 위한 회로도.
도 2 는 본 발명에 따른 반도체 메모리 소자에서 터미네이션 동작에 관련된 일부 구성을 설명하기 위한 회로도.
도 3 은 도 2 의 주파수 정보신호(INF_FRE)를 생성하는 주파수 검출부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 동작제어부
230 : 터미네이션 구동부
250 : 래칭부

Claims (21)

  1. 데이터 라인을 예정된 테미네이션 레벨로 구동하기 위한 터미네이션 구동수단과,
    동작 주파수 정보에 따라 상기 터미네이션 구동수단의 온/오프 동작을 제어하기 위한 동작제어수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    카스 레이턴시 정보를 검출하여 상기 동작 주파수 정보에 대응하는 주파수 정보신호를 상기 동작제어수단에 제공하기 위한 주파수 검출수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 터미네이션 구동수단은 인에이블신호에 응답하여 터미네이션 동작을 수행하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 인에이블신호에 응답하여 상기 데이터 라인에 인가된 데이터를 래칭하기 위한 래칭수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 인에이블신호는 읽기 및 쓰기 명령에 대응하는 논리 레벨을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 동작제어수단은 상기 인에이블신호와 상기 주파수 정보신호에 응답하여 동작 제어신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 동작제어수단은 상기 주파수 정보신호로 상기 인에이블신호의 활성화를 제한하여 상기 동작 제어신호로서 출력되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 동작 제어신호는 상기 터미네이션 인에이블 신호에 응답하여 활성화되고, 상기 주파수 정보신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제2항에 있어서,
    상기 주파수 검출수단은,
    예정된 주파수의 동작 주파수 정보에 대응하는 상기 주파수 정보신호를 생성하기 위한 제1 정보신호 생성부와,
    상기 예정된 주파수보다 높은 동작 주파수 정보에 대응하는 상기 주파수 정보신호를 생성하기 위한 제2 정보신호 생성부를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 정보신호 생성부 각각은,
    해당 카스 레이턴시 정보를 입력받기 위한 입력부와,
    상기 입력부의 출력신호에 대응하는 해당 주파수 정보신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제6항에 있어서,
    상기 터미네이션 구동수단은,
    제1 전원전압단과 상기 데이터 라인 사이에 접속되고, 상기 동작 제어신호에 응답하여 상기 데이터 라인을 구동하기 위한 풀업 터미네이션 구동부와,
    상기 데이터 라인과 제2 전원전압단 사이에 접속되고, 상기 동작 제어신호에 응답하여 상기 데이터 라인을 구동하기 위한 풀다운 터미네이션 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 풀업 및 풀다운 터미네이션 구동부 각각은,
    해당 전원전압을 인가받아 상기 동작 제어신호에 응답하여 해당 구동전류로 상기 데이터 라인을 구동하기 위한 구동부;
    상기 데이터 라인에 인가되는 데이터의 스윙 폭을 결정하기 위한 전압강하부; 및
    상기 해당 구동전류의 양을 결정하기 위한 로딩부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제2항에 있어서,
    상기 카스 레이턴시 정보는 모드 레지스터 셋(mode register set)에서 제공되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제1항 또는 제2항에 있어서,
    상기 터미네이션 레벨은 상기 외부전원전압의 ½인 것을 특징으로 하는 반도체 메모리 소자.
  15. 동작 주파수를 검출한 검출결과에 따라 고주파수의 동작에서 데이터 라인을 터미네이션 레벨로 구동하기 위한 터미네이션 동작을 수행하는 단계와,
    상기 검출결과에 따라 저주파수의 동작에서 상기 터미네이션 동작을 수행하지 않는 단계
    를 포함하는 반도체 메모리 소자의 동작 방법.
  16. 제15항에 있어서,
    상기 동작 주파수를 검출한 결과는 카스 레이턴시 정보에 따라 상기 고주파 수의 동작과 상기 저주파수의 동작을 구분 짓는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  17. 제15항에 있어서,
    인에이블신호에 응답하여 상기 데이터 라인을 래칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  18. 제17항에 있어서,
    상기 터미네이션 동작을 수행하는 단계는 상기 인에이블신호에 응답하여 활성화되며,
    상기 터미네이션 동작을 수행하지 않는 단계는 상기 검출결과로 상기 인에이블신호를 제한하여 동작 제어신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  19. 제18항에 있어서,
    상기 동작 제어신호는 상기 인에이블신호에 응답하여 활성화되고, 상기 검출결과에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자의 동작 방 법.
  20. 제17항에 있어서,
    상기 인에이블신호는 읽기 및 쓰기 명령에 대응하는 논리 레벨을 가지는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  21. 제15항에 있어서,
    상기 터미네이션 레벨은 상기 외부전원전압의 ½인 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
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