KR20100000223A - 반도체 메모리 소자와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 노말모드 및 뱅크그룹모드에 대응하여 제1 또는 제2 활성화 폭을 가지는 소오스 스트로브 신호를 생성하기 위한 소오스 스트로브 신호생성수단과, 상기 노말모드에서 상기 제1 활성화 폭을 확장하여 최종 스트로브 신호로써 생성하고, 상기 뱅크그룹모드에서 상기 제2 활성화 폭을 그대로 하여 최종 스트로브 신호로써 생성하는 최종 스트로브 신호생성수단, 및 상기 최종 스트로브신호에 응답하여 데이터라인을 통해 인가된 데이터를 감지 증폭하여 출력하기 위한 감지증폭수단을 구비하는 반도체 메모리 소자를 제공한다.
메인 스트로브신호, 입출력 감지증폭 스트로브신호, 뱅크 그룹핑 모드

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 메인 스트로브신호에 응답하여 입출력 감지증폭 스트로브신호를 생성하기 위한 반도체 메모리 소자와 그의 구동 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 컬럼 커맨드(column command)인 컬럼 어드레스 스트로브(Column Address Strobe : CAS) 신호에 응답하여 메인 스트로브신호를 생성한다. 메인 스트로브신호는 외부클럭신호에 대응하는 활성화 폭을 가지는 펄스 신호로써, 컬럼 계열의 주요 신호를 만드는 소오스(source) 신호가 된다. 실질적으로 반도체 메모리 소자 내부에서는 메인 스트로브신호를 이용하여 컬럼선택신호와, 쓰기드라이버 인에이블신호, 로컬입출력라인 프리차징신호, 및 입출력 감지증폭 스트로브신호등을 만든다. 여기서, 컬럼선택신호와, 쓰기드라이버 인에이블신호, 로컬입출력라인 프 리차징신호, 및 입출력 감지증폭 스트로브신호는 메인 스트로브신호와 동일한 활성화 폭을 가진다.
도 1 은 일반적인 반도체 메모리 소자의 입/출력 동작을 설명하기 위한 회로도이다.
도 1 을 참조하여 간단한 읽기 동작을 살펴보기로 한다. 읽기 동작시 외부에서 인가되는 로우 어드레스(row address)를 디코딩(decoding)하여 선택되는 워드라인(WL)이 활성화되면, 메모리 셀(110)의 셀 트렌지스터(T1)가 턴 온(turn on)되고 셀 커패시터(C1)에 저장된 데이터는 프리차징된 정/부 비트 라인(BL, /BL)에 차지 쉐어링(charge sharing)된다. 정 비트 라인(BL)과 부 비트 라인(/BL)은 차지 쉐어링 동작을 통해 미소한 전위 차이를 갖게 된다. 참고로 프리차징되는 전압 레벨은 내부전압인 코어 전압의 ½ 전압 레벨을 갖는다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 120)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전위를 감지하여 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 외부에서 인가되는 컬럼 어드레스(column)를 디코딩하여 선택되는 컬럼 선택신호(YI)에 응답하여 컬럼 선택부(330)가 활성화되면 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다. 이후, 입출력 제어신호(CTR_IO)에 응답하여 입출력 스위칭부(140)가 활성화되면 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 읽기 드라이빙부(150)는 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 정/부 비트 라인(BL, /BL)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 글로벌 입출력 라인(GIO)으로 전달된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작과 반대 방향으로 전달된다. 즉, 글로벌 입출력 라인(GIO)에서 쓰기 드라이빙부(160)를 통해 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 셀 메모리(110)에 저장된다.
참고로, 각 라인을 통해 전달되는 데이터는 도 1에 도시된 다수의 저항(R)과 커패시터(C)에 의하여 RC 로딩(loading)이 반영된다.
도 2 는 도 1 의 읽기 드라이빙부(150)를 설명하기 위한 도면이다.
도 2 를 참조하면, 읽기 드라이빙부(150)는 입출력 감지증폭부(210)와 메인 드라이빙부(230)를 구비한다.
입출력 감지증폭부(210)는 입출력 감지증폭 스트로브신호(STB_IOSA)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)에 인가된 데이터를 감지 증폭하고, 그에 대응하는 풀업 및 풀다운 제어신호(CTR_PU, CTR_PD)를 생성한다. 즉, 정 로컬 입출력 라인(LIO)에 인가된 데이터에 응답하여 풀업 제어신호(CTR_PU)를 활성화시키며, 부 로컬 입출력 라인(/LIO)에 인가된 데이터에 응답하여 풀다운 제어신호(CTR_PD)를 활성화시킨다. 여기서, 입출력 감지증폭 스트로브신호(STB_IOSA)는 위에서 설명한 메인 스트로브신호(도시되지 않음)를 이용하여 생성되는 신호로써, 입출력 감지증폭부(210)는 입출력 감지증폭 스트로브신호(STB_IOSA)에 응답하여 감지 증폭 동작을 수행한다.
메인 드라이빙부(230)는 풀업 및 풀다운 제어신호(CTR_PU, CTR_PD)에 응답하여 글로벌 입출력 라인(GIO)을 구동한다. 즉, 풀업 제언신호(CTR_PU)에 응답하여 글로벌 입출력 라인(GIO)에 풀 업(pull up) 동작을 수행하고, 풀다운 제어신호(CTR_PD)에 응답하여 글로벌 입출력 라인(GIO)에 풀 다운(pull down) 동작을 수행한다.
여기서, 입출력 감지증폭 스트로브신호(STB_IOSA)하여 살펴보기로 한다. 위에서 언급했듯이, 입출력 감지증폭 스트로브신호(STB_IOSA)는 메인 스트로브신호에 응답하여 생성되는 신호이다. 즉, 메인 스트로브신호가 1tCK 의 활성화 폭을 가지면 입출력 감지증폭 스트로브신호(STB_IOSA)도 1tCK 의 활성화 폭을 갖는다. 때문에, 입출력 감지증폭 스트로브신호(STB_IOSA)에 응답하여 동작을 하는 입출력 감지증폭부(210) 역시 1tCK 동안 감지 증폭 동작을 수행한다.
한편, 반도체 메모리 소자의 동작 속도를 높여주기 위하여 외부클럭신호는 점점 고주파수로 동작하게끔 설계되고 있다. 즉, 1tCK 에 해당하는 시간은 점점 짧아지고 있다. 외부클럭신호의 1tCK 에 해당하는 시간이 줄어든다는 것은 메인 스트로브신호의 활성화 폭이 줄어든다는 것을 의미하고, 이는 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭이 줄어든다는 것을 의미하며, 또한, 입출력 감지증폭부(210)의 감지 증폭 동작이 줄어든다는 것을 의미한다. 이렇게 되면, 정/부 로컬 입출력 라인(LIO, /LIO) 데이터를 감지 증폭하는 시간뿐만 아니라 글로벌 입출력 라인(GIO)을 구동하는 시간 역시 짧아지게 된다. 결국, 반도체 메모리 소자가 고주파수로 동작하게 되면 글로벌 입출력 라인(GIO)에 데이터가 풀 스윙(full swing)하지 못하게 되어 반도체 메모리 소자의 오류를 유발시킨다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 입출력 감지증폭 스트로브신호의 활성화 폭을 늘려 최적의 시간 동안 감지 증폭 동작을 수행할 수 있는 입출력 감지 증폭 회로를 제공하는데 그 목적이 있다.
또한, 노말모드와 뱅크그룹핑모드에 따라 입출력 감지증폭 스트로브신호의 활성화 폭을 조절할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 메모리 소자는 노말모드 및 뱅크그룹모드에 대응하여 제1 또는 제2 활성화 폭을 가지는 소오스 스트로브 신호를 생성하기 위한 소오스 스트로브 신호생성수단; 상기 노말모드에서 상기 제1 활성화 폭을 확장하여 최종 스트로브 신호로써 생성하고, 상기 뱅크그룹모드에서 상기 제2 활성화 폭을 그대로 하여 최종 스트로브 신호로써 생성하는 최종 스트로브 신호생성수단; 및 상기 최종 스트로브신호에 응답하여 데이터라인을 통해 인가된 데이터를 감지 증폭하여 출력하기 위한 감지증폭수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 반도체 메모리 소자의 구동 방법은 노말모드에 대응하는 소오스 스트로브 신호의 제1 활성화 폭을 확장하고, 뱅크그룹모드에 대응하는 소오스 스트로브 신호의 제2 활성화 폭을 그대로 하여 최종 스트로브 신호로써 출력하는 단계와, 상기 최종 스트로브 신호에 응답하여 데이터를 감지 증폭하여 출력하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 입출력 감지 증폭 회로는 메인 스트로브신호를 입력받아 활성화 폭을 확장하여 입출력 감지증폭 스트로브신호를 생성하기 위한 펄스폭 확장수단과, 로컬 입출력 라인에 인가된 데이터를 상기 입출력 감지증폭 스트로브신호에 응답하여 감지 증폭하여 출력하기 위한 감지증폭수단을 구비한다.
본 발명은 입출력 감지증폭 스트로브신호의 펄스 폭을 늘려 입출력 감지 증폭부가 최적의 시간 동안 감지 증폭 동작을 수행함으로써, 데이터를 풀 스윙할 수 있는 시간을 보장해 줄 수 있다. 또한, 본 발명은 노말모드와 뱅크그룹핑모드에 따라 입출력 감지증폭 스트로브신호의 활성화 폭을 조절하여 출력해 줌으로써, 회로의 전반적인 동작 특성을 개선해 줄 수 있다.
본 발명은 데이터가 원하는 만큼 풀 스윙할 수 있음으로써, 원하는 데이터를 안전하게 전달할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 노말모드와 뱅크그룹핑모드에서 원하는 활성화 폭을 가지는 입출력 감지증폭 스트로브신호를 생성해 줌으로써, 데이터 읽기 동작의 특성을 개선할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 입출력 감지 증폭 회로를 설명하기 위한 도면이다.
도 3 의 입출력 감지 증폭 회로는 입력부(310)와, 펄스폭확장부(330)와, 출력부(350), 및 입출력 감지증폭부(370)를 구비할 수 있다.
입력부(310)는 메인 스트로브신호(STB_MN)를 입력받아 버퍼링(buffering)하기 위한 것으로, 제1 및 제2 인버터(INV1, INV2)를 구비할 수 있다. 여기서, 메인 스트로브신호(STB_MN)는 읽기 및 쓰기 명령에 대응하여 생성되는 펄스(pulse) 신호로써, 예컨대, 1tCK 의 펄스 폭을 가질 수 있다.
펄스폭확장부(330)는 입력부(310)의 출력신호를 입력받아 펄스 폭을 확장하여 출력한다. 여기서, 펄스폭확장부(330)의 출력신호는 입력되는 신호의 활성화 시점에 응답하여 활성화되고, 입력되는 신호의 비활성화 시점에서 예정된 시간 이후에 비활성화되는 신호이다. 즉, 입력되는 신호의 활성화 폭을 기준으로 비활성화 시점이 더 뒤에 있는 펄스 신호가 된다. 설명의 편의를 위하여 메인 스트로브신호(STB_MN)가 논리'하이(high)'의 활성화 폭을 갖는다고 가정하면, 펄스폭확장부(330)의 출력신호는 메인 스트로브신호(STB_MN)가 활성화되는 시점과 동일한 시점에 논리'하이'로 천이하고 메인 스트로브신호(STB_MN)보다 논리'하이'구간이 긴 펄스 신호가 될 수 있다.
출력부(350)는 펄스폭 확장부(330)의 출력신호를 입력받아 버퍼링하여 입출력 감지증폭 스트로브신호(STB_IOSA)를 생성하기 위한 것으로, 제3 및 제4 인버터(INV3, INV4)를 구비할 수 있다. 결국, 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭은 메인 스트로브신호(STB_MN)의 활성화 폭보다 길게 된다.
입출력 감지증폭부(370)는 도 2 에서와 같이 입출력 감지증폭 스트로브신호(STB_IOSA)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)에 인가된 데이터를 감지 증폭하여 출력할 수 있다. 입출력 감지증폭부(370)는 기존과 동일한 구성으로 동일한 동작을 수행하기 때문에 이하, 설명을 생략하기로 한다.
위와 같이 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭을 메인 스트로브신호(STB_MN)의 활성화 폭보다 길게 가져가도 되는 이유는 아래와 같다.
우선, 반도체 메모리 소자는 여러 가지 동작 특성에 관하여 스팩(SPEC.)으로 규정되어 있다. 이 중에는 tCCD (CAS to CAS Delay : 어떤 뱅크의 컬럼 액세스 명령이 이루어지고 다음 컬럼 액세스 명령이 이루어질 수 있는 최소 이격 시간)가 있다. 예컨대, tCCD 가 2 tCK 라고 가정하면 정/부 로컬 입출력 라인(LIO, /LIO) 이나 정/부 세그먼트 라인(SIO, /SIO)은 2 tCK 간격으로 데이터가 토글링(togging)하게 된다. 이를 좀더 자세히 살펴보면, 2 tCK 중 1 tCK 는 입출력 라인에 유효한 데이터가 구동되기 위한 시간이고, 나머지 1 tCK 는 다음 동작을 위한 프리차징(precharging) 구동을 위한 시간이 된다. 때문에, 컬럼 선택신호나 로컬입출력라인 프리차징신호등은 메인 스트로브신호에 대응되는 펄스 폭을 가지는 것이 당연하다.
하지만, 글로벌 입출력 라인(GIO)의 경우 프리차징 동작을 수행하지 않기 때문에, 구동되는 시간을 조금 더 늘려주는 것이 가능하다. 즉, 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭을 조금 더 늘려주는 것이 가능하다. 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭을 늘려준다는 것은 그만큼 감지 증폭 동작을 오랫동안 할 수 있음을 의미하며, 또한 글로벌 입출력 라인(GIO)을 오랫동안 구동할 수 있음을 의미한다. 즉, 전달하고자 하는 데이터가 풀 스윙하는 것이 가능하다. 참고로, 이와 같은 동작은 뱅크 그룹핑 모드를 배제한 노말 모드 상황에서 적용될 수 있다.
이하,노말 모드 뿐 아니라 뱅크 그룹핑 모드에서도 적용되는 회로 및 회로 동작에 대하여 설명하기로 한다.
최근에는 고속으로 동작하는 반도체 메모리 소자를 위하여 뱅크 그룹핑 모드(bank grouping mode)를 사용하고 있다. 뱅크 그룹핑 모드란 다수의 뱅크를 논리적으로 그룹핑하고 그룹 내에 동일한 뱅크에 연속적인 컬럼 액세스(column access)가 이루어지는 경우 tCCD 를 늘려주는 모드로써, 일정 속도 이상에서 고속으로 동작하는 반도체 메모리 소자의 부담을 줄여주기 위한 것이다.
다시 설명하면, 뱅크 그룹핑 모드가 아닌 노말 모드(nomal mode)에서는 그룹핑된 뱅크와 상관없이 tCCD 가 외부클럭신호를 기준으로 예컨대 2tCK 로 고정되어 있다. 다시 말하면, 노말 모드에서는 서로 다른 그룹핑된 뱅크에 순차적으로 컬럼 액세스가 이루어지는 경우 tCCD 는 2tCK 가 되고, 그룹핑된 뱅크 내에서 연속적으 로 컬럼 액세스가 이루어지는 경우도 tCCD 는 2tCK 가 된다. 반면에 뱅크 그룹핑 모드에서는 서로 다른 그룹핑된 뱅크에 순차적으로 컬럼 액세스가 이루어지는 경우 노말 모드와 마찬가지로 tCCD 는 2tCK 가 되지만, 그룹핑된 뱅크 내에서 연속적으로 컬럼 액세스 동작가 이루어지는 경우 tCCD 는 4tCK 로 확장된다.
설명의 편의를 위하여, 1기가 16 뱅크 구조를 가지는 반도체 메모리 소자의 경우, 제1 내지 제4 뱅크를 제1 뱅크 그룹으로 정하고, 제5 내지 제8 뱅크를 제2 뱅크 그룹으로 정하고, 제9 내지 제12 뱅크를 제3 뱅크 그룹으로 정하며, 제13 내지 제16 뱅크를 제4 뱅크 그룹으로 나뉜다고 가정하기로 한다.
노말 모드의 경우 예컨대, 제1 뱅크 그룹 내에 컬럼 액세스가 이루어지면 2tCK 이후 제1 내지 제4 뱅크 그룹 내에 컬럼 액세스가 이루어지게 된다. 다시 말하면, 제1 내지 제4 뱅크 그룹에 포함된 어떤 뱅크를 액세스하고 항상 2tCK 이후 제1 내지 제4 뱅크 그룹에 포함된 어떤 뱅크를 액세스해야만 한다. 즉, 그룹핑된 뱅크와 상관없이 tCCD는 항상 2tCK를 가지게 된다.
이어서 뱅크 그룹핑 모드의 경우 예컨대, 제1 뱅크 그룹 내에 컬럼 액세스가 이루어지고 다시 제1 뱅크 그룹 내에 컬럼 액세스가 이루어지기 위해서는 4tCK 를 보장해 주어야 하고, 제1 뱅크 그룹이 아닌 제2 내지 제4 뱅크 그룹 내에 컬럼 액세스가 이루어지기 위해서는 2tCK 를 보장해 주어야 한다. 즉, 그룹핑된 뱅크 내에 연속적인 컬럼 액세스가 이루어지는 경우에는 tCCD 가 4tCK 가 되고, 서로 다른 그룹핑된 뱅크 내에 순차적적인 컬럼 액세스가 이루어지는 경우에는 tCCD 가 2tCK 가 된다.
그래서, 반도체 메모리 소자는 뱅크 그룹핑 모드에서는 메인 스트로브신호(STB_MN)의 활성화 폭을 1tCK 에서 1.5tCK 로 늘리게 된다. 이에 따라 메인 스트로브신호(STB_MN)를 소오스로 생성되는 각 신호들의 활성화 폭은 일괄적으로 늘어나게 되고, 이어서 회로의 전반적인 동작 특성이 개선된다. 하지만 입출력 감지증폭 스트로브신호(STB_IOSA)의 경우 도 3 의 구성으로는 활성화 폭이 원하는 폭보다 더 길어질 수 있음으로, 도 4 의 구성을 갖는 것이 바람직하다. 만약, 뱅크 그룹핑 모드에서 도 3 의 구성으로 생성된 입출력 감지증폭 스트로브신호(STB_IOSA)를 사용하게 되면, 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭이 너무 길어져 이전의 데이터가 다음 데이터에 영향을 줄 수 있기 때문이다.
도 4 는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 4 에는 메인스트로브신호 생성부(410)와, 입출력스트로브신호 생성부(430)가 도시되어 있다.
메인스트로브신호 생성부(410)는 컬럼 커맨드에 응답하여 외부클럭신호의 한 주기(1tCK)에 대응하는 펄스 폭을 가지는 신호(CASP6)와, 뱅크그룹핑모드에서 활성화되는 뱅크그룹핑신호(GRB)에 응답하여 메인 스트로브신호(STB_MN)를 생성할 수 있다. 여기서, 메인 스트로브신호(STB_MN)는 노말모드시 1tCK 에 대응하는 활성화 폭을 가질 수 있으며, 뱅크그룹핑모드시 1.5tCK 에 대응하는 활성화 폭을 가질 수 있다.
입출력스트로브신호 생성부(430)는 노말모드시 뱅크그룹핑신호(GRB)에 응답 하여 메인 스트로브신호(STB_MN)의 활성화 폭을 확장하여 입출력 감지증폭 스트로브신호(STB_IOSA)로써 출력할 수 있고, 뱅크그룹핑모드시 뱅크그룹핑신호(GRB)에 응답하여 메인 스트로브신호(STB_MN)의 활성화 폭을 그대로 하여 입출력 감지증폭 스트로브신호(STB_IOSA)로써 출력할 수 있다.
이어서, 이렇게 생성된 입출력 감지증폭 스트로브신호(STB_IOSA)는 도 3 의 입출력 감지증폭부(370)에 인가되어, 감지 증폭 동작을 활성화시켜 줄 수 있다. 즉 본 발명에 따른 감지증폭부(370)는 노말모드시 메인 스트로브신호(STB_MN)를 확장한 입출력 감지증폭 스트로브신호(STB_IOSA)를 이용하여 기존보다 긴 감지 증폭 동작을 수행할 수 있고, 뱅크그룹핑모드시 확장되어 입력되는 메인 스트로브신호(STB_MN)를 이용하여 역시 기존보다 긴 감지 증폭 동작을 수행할 수 있다.
도 5 는 도 4의 입출력스트로브신호 생성부(430)를 설명하기 위한 도면이다.
도 5 를 참조하면, 입출력스트로브신호 생성부(430)는 입력부(510)와, 더미지연부(530)와, 펄스폭확장부(550)와, 다중화부(570)를 구비할 수 있다.
입력부(510)는 메인 스트로브신호(STB_MN)를 입력받아 버퍼링하기 위한 것으로, 제1 및 제2 인버터(INV1, INV2)를 구비할 수 있다.
더미지연부(530)는 펄스폭확장부(550)에서 지연되는 지연시간을 모델링한 것으로, 펄스폭확장부(550)의 설계에 따라 달라질 수 있다. 또한, 더미지연부(530)는 노말모드시의 동작 특성에 따라 생략 가능하다.
펄스폭확장부(550)는 입력부(510)의 출력신호를 입력받아 펄스 폭을 확장하 여 출력할 수 있다. 여기서, 펄스폭확장부(550)의 출력신호는 입력되는 신호의 활성화 시점에 응답하여 활성화되고, 입력되는 신호의 비활성화 시점에서 예정된 시간 이후에 비활성화되는 신호가 될 수 있다. 즉, 입력되는 신호의 펄스 폭을 기준으로 비활성화 시점이 더 뒤에 있는 펄스 신호가 된다.
다중화부(570)는 뱅크그룹핑신호에 응답하여 더미지연부(530)의 출력신호 또는 펄스폭확장부(550)의 출력신호를 입출력 감지증폭 스트로브신호(STB_IOSA)로써 출력할 수 있다. 여기서, 뱅크그룹핑신호는 정 뱅크그룹핑신호(GRB)와 부 뱅크그룹핑신호(/GRB)로 나뉠 수 있으며, 정 뱅크그룹핑신호(GRB)와 부 뱅크그룹핑신호(/GRB)는 서로 반대 위상을 가지는 신호일 수 있다.
여기서, 다중화부(570)는 더미지연부(530)의 출력신호와 정 뱅크그룹핑신호(GRB)를 입력받는 제1 NAND 게이트(NAND1)와, 펄스폭확장부(550)의 출력신호와 부 뱅크그룹핑신호(/GRB)를 입력받는 제2 NAND 게이트(NAND2), 및 제1 NAND 게이트(NAND1)와 제2 NAND 게이트(NAND2)의 출력신호를 입력받아 입출력 감지증폭 스트로브신호(STB_IOSA)를 출력하기 위한 제3 NAND 게이트(NAND3)를 구비할 수 있다. 그래서, 노말모드시 부 뱅크그룹핑신호(/GRB)는 논리'하이(high)'가 되어 펄스폭확장부(550)의 출력신호가 입출력 감지증폭 스트로브신호(STB_IOSA)로 출력될 수 있고, 뱅크그룹핑모드시 정 뱅크그룹핑신호(GRB)는 논리'하이'가 되어 더미지연부(530)의 출력신호가 입출력 감지증폭 스트로브신호(STB_IOSA)로 출력될 수 있다.
다시 말하면, 입출력 감지증폭 스트로브신호(STB_IOSA)는 노말모드시 메인 스트로브신호(STB_MN)의 비활성화 시점을 확장한 신호가 되고, 뱅크그룹모드시 확장된 메인 스트로브신호(STB_MN)가 그대로 출력된 신호가 된다.
도 6 은 도 5 의 펄스폭확장부(550)를 설명하기 위한 회로도이다.
도 6 을 참조하면, 펄스폭확장부(550)는 제1 및 제2 풀업 구동부(610, 650)와, 제1 및 제2 풀다운 구동부(630, 670)를 구비할 수 있다. 이와 같은 구성은 메인 스트로브신호(STB_MN)가 논리'하이'로 활성화 폭을 가지는 경우에 해당하며, 만약, 메인 스트로브신호(STB_MN)가 논리'로우'로 활성화 폭을 가지는 경우 제1 저항(R1)을 제1 풀다운 구동부(630)에 삽입하고, 제2 저항(R2)을 제2 풀업 구동부(650)에 삽입하면 된다.
제1 풀업 구동부(610)는 외부전압단(VDD)과 제1 풀다운 구동부(630) 사이에 직렬연결된 제1 PMOS 트랜지스터(PM1)와 제1 저항(R1)을 구비할 수 있고, 제1 풀다운 구동부(630)는 제1 풀업 구동부(610)와 접지전압단(VSS) 사이에 연결된 제1 NMOS 트랜지스터(NM1)를 구비할 수 있고, 제2 풀업 구동부(650)는 외부전압단(VDD)과 제2 풀다운 구동부(670) 사이에 연결된 제2 PMOS 트랜지스터(PM2)를 구비할 수 있으며, 제2 풀다운 구동부(670)는 제2 풀업 구동부(650)와 접지전압단(VSS) 사이에 직렬연결된 제2 저항(R2)과 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다.
만약, 트랜지스터의 온 저항이 동일하다고 가정하면, 제1 풀업 구동부(610)의 로딩 값은 제1 저항(R1)에 의하여 제1 풀다운 구동부(630)의 로딩 값보다 크게되고, 제2 풀다운 구동부(670)의 로딩 값이 제2 저항(R2)에 의하여 제2 풀업 구동부(650)의 로딩 값보다 크게 된다.
한편, 제1 풀다운 구동부(630)와 제2 풀업 구동부(650)는 메인 스트로브신호(STB_MN)가 논리'하이'로 활성화되는 활성화 에지에 대응하여 구동하고, 제1 풀업구동부(610)와 제2 풀다운 구동부(670)는 메인 스트로브신호(STB_MN)가 논리'로우'로 활성화되는 비활성화 에지에 대응하여 구동한다. 그래서, 메인 스트로브신호(STB_MN)의 활성화 에지는 제1 풀다운 구동부(630)와 제2 풀업 구동부(650)에 의하여 비교적 지연되지 않게 되고, 메인 스트로브신호(STB_MN)의 비활성화 에지는 제1 풀업구동부(610)와 제2 풀다운 구동부(670)에 의하여 지연되어 출력된다. 결국, 펄스폭확장부(550)의 출력신호는 메인 스트로브신호(STB_MN)의 활성화 에지에 응답하여 활성화되고, 메인 스트로브신호(STB_MN)의 비활성화 에지를 지연시켜 비활성화된다. 이때, 펄스폭확장부(550)에 의하여 확장되는 시간은 이후 생성되는 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭을 고려하여 설계되어야 한다. 즉, 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭이 tCCD 보다 짧게 설계되는 것이 바람직하다.
전술한 바와 같이, 본 발명에 따른 입출력 감지증폭 스트로브신호(STB_IOSA)는 노말모드시 메인 스트로브신호(STB_MN)의 활성화 폭을 확장한 신호가 되고, 뱅크그룹모드시 펄스 폭이 확장된 메인 스트로브신호(STB_MN)를 그대로 출력한 신호가 된다. 때문에, 입출력 감지증폭 스트로브신호(STB_IOSA)의 활성화 폭이 늘어난 만큼 감지 증폭 동작을 오랫동안 할 수 있으며, 또한 글로벌 입출력 라인(GIO)을 오랫동안 구동할 수 있다. 즉, 전달하고자 하는 데이터가 풀 스윙하는 것이 가능하다. 결국, 회로의 전반적인 동작 특성을 개선해 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 소자의 입/출력 동작을 설명하기 위한 회로도.
도 2 는 도 1 의 읽기 드라이빙부(150)를 설명하기 위한 도면.
도 3 은 본 발명에 따른 입출력 감지 증폭 회로를 설명하기 위한 도면.
도 4 는 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 블록도.
도 5 는 도 4의 입출력스트로브신호 생성부(430)를 설명하기 위한 도면.
도 6 은 도 5 의 펄스폭확장부(550)를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 입력부 330 : 펄스폭 확장부
350 : 출력부 370 : 입출력 감지증폭부

Claims (17)

  1. 노말모드 및 뱅크그룹모드에 대응하여 제1 또는 제2 활성화 폭을 가지는 소오스 스트로브 신호를 생성하기 위한 소오스 스트로브 신호생성수단;
    상기 노말모드에서 상기 제1 활성화 폭을 확장하여 최종 스트로브 신호로써 생성하고, 상기 뱅크그룹모드에서 상기 제2 활성화 폭을 그대로 하여 최종 스트로브 신호로써 생성하는 최종 스트로브 신호생성수단; 및
    상기 최종 스트로브신호에 응답하여 데이터라인을 통해 인가된 데이터를 감지 증폭하여 출력하기 위한 감지증폭수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 감지증폭수단의 출력신호에 응답하여 글로벌 입출력 라인을 구동하기 위한 드라이빙수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 제2 활성화 폭은 상기 제1 활성화 폭보다 긴 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 최종 스트로브신호의 활성화 폭은 컬럼 명령과 다음 컬럼 명령의 최소 이격 시간(tCCD)보다 짧은 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 최종 스트로브 신호생성수단은,
    상기 소오스 스트로브 신호의 활성화 폭을 확장하여 출력하는 확장부와,
    상기 뱅크그룹모드에 응답하여 상기 소오스 스트로브 신호 또는 상기 확장부의 출력신호를 상기 최종 스트로브 신호로서 출력하는 다중화부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 확장부는 상기 소오스 스트로브 신호의 비활성화 시점을 확장하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제5항에 있어서,
    상기 확장부는,
    상기 소오스 스트로브 신호의 활성화 에지에 대응하여 구동하는 제1 구동부와,
    상기 소오스 스트로브 신호의 비활성화 에지에 대응하여 구동하는 제2 구동부를 구비하며,
    상기 제1 구동부의 로딩 값이 상기 제2 구동부의 로딩 값보다 작은 것을 특징으로 하는 반도체 메모리 소자.
  8. 노말모드에 대응하는 소오스 스트로브 신호의 제1 활성화 폭을 확장하고, 뱅크그룹모드에 대응하는 소오스 스트로브 신호의 제2 활성화 폭을 그대로 하여 최종 스트로브 신호로써 출력하는 단계와,
    상기 최종 스트로브 신호에 응답하여 데이터를 감지 증폭하여 출력하는 단계
    를 포함하는 반도체 메모리 소자의 구동 방법.
  9. 제8항에 있어서,
    상기 노말모드에 대응하여 상기 제1 활성화 폭을 갖는 상기 소오스 스트로브 신호를 생성하는 단계와,
    상기 뱅크그룹모드에 대응하여 상기 제2 활성화 폭을 갖는 상기 소오스 스트 로브 신호를 생성하는 단계를 더 포함하는 반도체 메모리 소자의 구동 방법.
  10. 제8항에 있어서,
    상기 제2 활성화 폭은 상기 제1 활성화 폭보다 긴 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  11. 제8항에 있어서,
    상기 최종 스트로브신호의 활성화 폭은 컬럼 명령과 다음 컬럼 명령의 최소 이격 시간(tCCD)보다 짧은 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  12. 제8항에 있어서,
    상기 최종 스트로브 신호를 출력하는 단계는,
    상기 소오스 스트로브 신호의 활성화 폭을 확장하여 출력하는 단계와,
    상기 뱅크그룹모드에 응답하여 상기 소오스 스트로브 신호 또는 확장된 소오스 스트로브 신호를 상기 최종 스트로브 신호로서 선택적으로 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 구동 방법.
  13. 제12항에 있어서,
    상기 활성화 폭을 확장하여 출력하는 단계는 상기 소오스 스트로브 신호의 비활성화 시점을 확장하는 것을 특징으로 하는 반도체 메모리 소자의 구동 방법.
  14. 메인 스트로브신호를 입력받아 활성화 폭을 확장하여 입출력 감지증폭 스트로브신호를 생성하기 위한 펄스폭 확장수단과,
    로컬 입출력 라인에 인가된 데이터를 상기 입출력 감지증폭 스트로브신호에 응답하여 감지 증폭하여 출력하기 위한 감지증폭수단
    을 구비하는 입출력 감지 증폭 회로.
  15. 제14항에 있어서,
    상기 펄스폭 확장수단은 상기 메인 스트로브신호의 비활성화 시점을 확장하는 것을 특징으로 하는 입출력 감지 증폭 회로.
  16. 제14항에 있어서,
    상기 입출력 감지증폭 스트로브신호의 활성화 폭은 컬럼 명령과 다음 컬럼 명령의 최소 이격 시간(tCCD)보다 짧은 것을 특징으로 하는 입출력 감지 증폭 회로.
  17. 제14항에 있어서,
    상기 펄스폭 확장수단은,
    상기 메인 스트로브신호의 활성화 에지에 대응하여 구동하는 제1 구동부와,
    상기 메인 스트로브신호의 비활성화 에지에 대응하여 구동하는 제2 구동부를 구비하되,
    상기 제1 구동부의 로딩 값이 상기 제2 구동부의 로딩 값보다 작은 것을 특징으로 하는 입출력 감지 증폭 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160092378A (ko) * 2015-01-27 2016-08-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100968418B1 (ko) * 2008-06-04 2010-07-07 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR101161744B1 (ko) * 2010-07-07 2012-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치
US9870325B2 (en) * 2015-05-19 2018-01-16 Intel Corporation Common die implementation for memory devices with independent interface paths
US9779800B2 (en) * 2015-09-16 2017-10-03 Micron Technology, Inc. Timing control circuit shared by a plurality of banks
KR102513454B1 (ko) 2018-02-28 2023-03-24 에스케이하이닉스 주식회사 반도체 장치
US10388362B1 (en) 2018-05-08 2019-08-20 Micron Technology, Inc. Half-width, double pumped data path

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100305015B1 (ko) * 1998-06-29 2001-09-24 박종섭 반도체 메모리 장치
KR100507867B1 (ko) * 2001-12-14 2005-08-18 주식회사 하이닉스반도체 데이터버스 감지증폭기를 구비한 반도체 메모리 소자
KR100542712B1 (ko) * 2003-08-25 2006-01-11 주식회사 하이닉스반도체 동기형 디램의 라이트 패스 구조
KR100766374B1 (ko) * 2006-03-06 2007-10-11 주식회사 하이닉스반도체 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법
KR100759781B1 (ko) * 2006-07-06 2007-09-20 삼성전자주식회사 반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력센스앰프 제어방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160092378A (ko) * 2015-01-27 2016-08-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

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