KR100759781B1 - 반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력센스앰프 제어방법 - Google Patents

반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력센스앰프 제어방법 Download PDF

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Abstract

반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력 센스앰프 제어방법이 개시된다. 입출력 센스앰프 제어회로는 오토 펄스 발생기 및 래치 인에이블 신호 발생회로를 구비한다. 오토 펄스 발생기는 펄스 형태를 가지는 오토 펄스 신호를 발생시킨다. 래치 인에이블 신호 발생회로는 정상 모드에서는 상기 오토 펄스 신호에 응답하여 펄스 형태를 가지는 래치 인에이블 신호가 발생되고, 테스트 모드에서는 라이트 인에이블 바(WEB) 신호에 응답하여 긴 유지시간을 가지고 레벨 형태를 가지는 래치 인에이블 신호가 발생된다. 따라서, 입출력 센스앰프 제어회로를 구비한 반도체 메모리 장치는 입출력 센스앰프의 특성을 안전하게 테스트할 수 있다.

Description

반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력 센스앰프 제어방법{CIRCUIT AND METHOD OF CONTROLLING INPUT/OUTPUT SENSE AMPLIFIER OF A SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 반도체 메모리 장치에서 테스트 모드에서의 입출력 센스앰프의 래치 인에이블 신호와 출력 데이터와의 관계를 나타내는 타이밍도이다.
도 2는 본 발명의 하나의 실시예에 다른 반도체 메모리 장치에서 테스트 모드에서의 입출력 센스앰프의 래치 인에이블 신호와 출력 데이터와의 관계를 나타내는 타이밍도이다.
도 3은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 블록도이다.
도 4는 도 3의 반도체 메모리 장치에 포함된 입출력 센스앰프의 하나의 실시예를 나타내는 블록도이다.
도 5는 도 3의 반도체 메모리 장치에서 사용되는 래치 인에이블 신호들을 발생시키는 신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 6은 도 3의 반도체 메모리 장치에 포함된 입출력 센스앰프 제어회로(300)의 하나의 실시예를 나타내는 블록도이다.
도 7은 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 8은 도 4의 입출력 센스앰프에 포함된 전류 센스앰프의 하나의 실시예를 나타내는 회로도이다.
도 9는 도 4의 입출력 센스앰프에 포함된 차동 증폭기의 하나의 실시예를 나타내는 회로도이다.
도 10은 도 4의 입출력 센스앰프에 포함된 래치 회로의 하나의 실시예를 나타내는 회로도이다.
도 11은 도 3의 반도체 메모리 장치에 포함된 제 2 멀티플렉서의 실시예를 나타내는 회로도이다.
도 12는 도 3에 도시된 반도체 메모리 장치의 입출력 회로에 포함된 래치 회로의 하나의 실시예를 나타내는 회로도이다.
도 13은 도 3의 회로를 포함하는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 전체 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 1100 : 입출력 센스앰프 110 : 전류 센스앰프
120 : 차동증폭기 130 : 래치 회로
200 : 출력 회로 210 : 오더링 회로
220 : 제 1 멀티플렉서 230 : 제 2 멀티플렉서
240 : 구동회로 300, 1300 : 입출력 센스앰프 제어회로
310 : 칼럼 산택신호 발생회로 320 : 오토 펄스 발생기
330 : 래치 인에이블 신호 발생회로 1000 : 반도체 메모리 장치
1200 : 입출력 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력 센스앰프의 특성을 안전하게 테스트할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치를 구성하는 입출력 센스앰프(IOSA)는 메모리 셀 어레이로부터 출력되는 신호를 증폭하여 외부로 출력할 수 있는 수준의 신호로 변환하는 역할을 한다. 입출력 센스앰프는 민감한 회로 블록이며 반도체 메모리 장치의 동작 특성에 중대한 영향을 미친다. 따라서, 반도체 메모리 장치의 테스트 항목 중 입출력 센스앰프의 특성을 테스트하는 것은 필수적인 항목이다.
종래에는 테스트 모드에서도 정상 동작 모드에서와 동일하게 오토 펄스 발생기에 의해 발생된 펄스 형태를 가지는 입출력 센스앰프의 래치 인에이블 신호를 사용하여 입출력 센스앰프의 동작 특성을 테스트하였다. 도 1에는 유효 데이터(VALID DATA)에 맞추어진 펄스 형태를 가지는 입출력 센스앰프의 래치 인에이블 신호를 나타낸다. 도 1의 타이밍도를 가지는 종래의 반도체 메모리 장치의 경우 유효 데이터(VALID DATA)만 테스트를 할 수 있었고 입출력 센스앰프의 특성을 테스트하는 과정에서 테스트 오류가 발생하는 경우가 있었다. 종래에는 입출력 센스앰프의 출력 데이터를 유효 구간에 맞추기 위해 펄스 형태를 가지는 입출력 센스앰프의 래치 인에이블 신호의 지연시간을 늘리거나 감소시키거나 또는 펄스 폭을 늘리는 등의 방 법을 사용하였다.
따라서, 입출력 센스앰프의 유효 데이터뿐만 아니라 입출력 센스앰프의 무효 데이터(INVALID DATA) 및 글로벌 입출력 라인의 데이터까지도 안전하게 측정할 수 있는 방법이 요구된다.
본 발명의 목적은 입출력 센스앰프의 특성을 안전하게 테스트할 수 있는 입출력 센스앰프 제어회로를 제공하는 것이다.
본 발명의 다른 목적은 입출력 센스앰프의 특성을 안전하게 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 입출력 센스앰프의 특성을 안전하게 테스트할 수 있는 입출력 센스앰프 제어방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 입출력 센스앰프 제어회로는 오토 펄스 발생기 및 래치 인에이블 신호 발생회로를 구비한다.
오토 펄스 발생기는 펄스 형태를 가지는 오토 펄스 신호를 발생시킨다. 래치 인에이블 신호 발생회로는 정상 모드에서 상기 오토 펄스 신호에 응답하여 입출력 센스앰프 내의 래치를 활성화시키는 펄스 형태의 제 1 래치 인에이블 신호를 발생시키고, 테스트 모드에서 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 상기 래치를 활성화시키는 레벨 형태의 제 2 래치 인에이블 신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 래치 인에이블 신호는 유효 출력 데이터가 발생하는 구간과 무효 출력 데이터가 발생하는 구간 동안 인에이블 상태를 유지할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 오토 펄스 발생기는 칼럼 선택신호에 응답하여 상기 오토 펄스 신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 테스트 모드 신호가 디스에이블 상태일 때 상기 제 1 래치 인에이블 신호가 발생되고, 상기 테스트 모드 신호가 인에이블 상태일 때 상기 제 2 래치 인에이블 신호가 발생된다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 센스앰프 제어회로는 클럭신호와 리드(read) 신호에 기초하여 상기 칼럼 선택신호를 발생시키는 칼럼 선택신호 발생회로를 더 구비한다.
본 발명의 하나의 실시예에 의하면, 상기 래치 인에이블 신호 발생회로는 제 1 인버터, 제 2 인버터, 제 1 AND 게이트, 제 2 AND 게이트, 및 OR 게이트를 구비한다.
제 1 인버터는 상기 테스트 모드 신호를 반전시키고, 제 2 인버터는 상기 라이트 인에이블 바(WEB) 신호를 반전시킨다. 제 1 AND 게이트는 상기 오토 펄스 신호와 상기 제 1 인버터의 출력신호에 대해 논리곱 연산을 수행하고 제 1 신호를 발생시킨다. 제 2 AND 게이트는 상기 테스트 모드 신호와 상기 제 2 인버터의 출력신호에 대해 논리곱 연산을 수행하고 제 2 신호를 발생시킨다. OR 게이트는 상기 제 1 신호와 상기 제 2 신호에 대해 논리합 연산을 수행하고 상기 제 1 및 제 2 래치 인에이블 신호를 출력하는 OR 게이트를 구비한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 입출력 센스앰프 및 출력 회로를 구비한다.
입출력 센스앰프는 정상 모드에서는 펄스 형태를 가지고 테스트 모드에서는 레벨 형태를 가지는 래치 인에이블 신호에 응답하여 래치를 온 또는 오프시키고, 글로벌 입출력 라인쌍의 신호를 증폭하여 제 1 데이터를 발생시킨다. 출력 회로는 상기 제 1 데이터에 대해 출력 순서를 결정하고 출력 비트 구조를 선택하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 래치 인에이블 신호는 정상 모드에서는 오토 펄스 신호에 응답하여 발생되고 펄스 형태를 가지고, 테스트 모드에서는 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 긴 유지시간을 가진다.
본 발명의 하나의 실시예에 의하면, 상기 입출력 센스앰프는 전류 센스앰프, 차동증폭기, 및 래치 회로를 구비한다.
전류 센스앰프는 글로벌 입출력 라인쌍을 통해 흐르는 전류신호쌍을 증폭하여 제 1 증폭신호쌍을 발생시킨다. 차동증폭기는 상기 제 1 증폭신호쌍의 차동성분을 증폭하여 제 2 증폭신호쌍을 발생시킨다. 래치 회로는 상기 래치 인에이블 신호에 기초하여 인에이블되고 상기 제 2 증폭신호쌍을 래치한다.
본 발명의 하나의 실시예에 의하면, 상기 차동증폭기는 제 1 차동증폭부, 제 2 차동증폭부, 및 스위치를 구비한다.
제 1 차동증폭부는 상기 제 1 증폭 신호쌍을 증폭하고 제 1 차동 증폭신호를 발생시키고 상기 제 1 차동 증폭신호를 제 1 노드에 제공한다. 제 2 차동증폭부는 상기 제 1 증폭 신호쌍을 증폭하고 상기 제 1 차동 증폭신호의 상보신호인 제 2 차동 증폭신호를 발생킨다. 스위치는 상기 래치 인에이블 신호의 반전 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드를 전기적으로 결합한다.
본 발명의 하나의 실시예에 의하면, 상기 스위치는 MOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 래치 회로는 래치형 차동증폭기, AND 게이트, NAND 게이트, PMOS 트랜지스터, 및 NMOS 트랜지스터를 구비한다.
래치형 차동증폭기는 상기 제 2 증폭신호쌍을 증폭하고 래치하여 제 1 및 제 2 래치신호를 발생시킨다. AND 게이트는 상기 래치 인에이블 신호가 반전되고 소정시간 지연된 제 1 제어신호와 상기 제 1 래치신호에 대해 논리곱 연산을 수행한다. NAND 게이트는 상기 제 1 제어신호와 상기 제 2 래치신호에 대해 비논리곱 연산을 수행한다. PMOS 트랜지스터는 전원전압과 제 1 노드 사이에 결합되어 있고 상기 NAND 게이트의 출력신호에 응답하여 상기 제 1 노드를 풀업시킨다. NMOS 트랜지스터는 상기 제 1 노드와 접지전압 사이에 결합되어 있고 상기 AND 게이트의 출력신호에 응답하여 상기 제 1 노드를 풀다운시킨다.
본 발명의 하나의 실시예에 의하면, 상기 출력회로는 오더링 회로, 제 1 멀티플렉서, 및 제 2 멀티플렉서를 구비한다.
오더링 회로는 상기 제 1 데이터에 대해 출력 순서를 결정한다. 제 1 멀티플렉서는 출력 비트 구조를 선택하고 상기 오더링 회로의 출력신호에 응답하여 제 2 데이터를 출력한다. 제 2 멀티플렉서는 상기 제 2 데이터에 대해 병렬-직렬 변환을 수행하여 제 3 데이터를 발생시킨다.
본 발명의 하나의 실시형태에 따른 입출력 센스앰프 제어방법은 펄스 형태를 가지는 오토 펄스 신호를 발생시키는 단계, 정상 모드에서 상기 오토 펄스 신호에 응답하여 펄스 형태의 제 1 래치 인에이블 신호를 발생시키는 단계, 상기 제 1 래치 인에이블 신호에 응답하여 입출력 센스앰프 내의 래치를 활성화시키는 단계, 테스트 모드에서 라이트(write) 인에이블 바(WEB) 신호에 응답하여 레벨 형태의 제 2 래치 인에이블 신호를 발생시키는 단계, 및 상기 제 2 래치 인에이블 신호에 응답하여 상기 입출력 센스앰프 내의 상기 래치를 활성화시키는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 래치 인에이블 신호는 유효 출력 데이터가 발생하는 구간과 무효 출력 데이터가 발생하는 구간 동안 인에이블 상태를 유지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 2는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치에서 테스트 모드에서의 입출력 센스앰프의 래치 인에이블 신호와 출력 데이터와의 관계를 나타내는 타이밍도이다.
도 2를 참조하면, 래치 인에이블 신호(FRP)는 유효 데이터(VALID DATA)와 무효 데이터(INVALID DATA)가 발생하는 구간동안 인에이블 되어 있다. 따라서, 테스트 모드에서 도 2의 타이밍도에 도시된 바와 같이 인에에블 구간이 긴 레벨 형태를 가지는 인에이블 신호를 사용하여 입출력 센스앰프의 특성 테스트를 수행하면 안전하게 쉽게 테스트할 수 있다.
도 3은 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 일부분을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치는 입출력 센스앰프(100), 입출력 센스앰프 제어회로(300), 및 출력 회로(200)를 구비한다.
입출력 센스앰프(100)는 래치 인에이블 신호(FRP)에 응답하여 래치를 온 또는 오프시키고, 글로벌 입출력 라인쌍(GIO, GIOB)의 신호를 증폭하여 제 1 데이터(SAO)를 발생시킨다. 래치 인에이블 신호(FRP)는 정상 모드에서는 펄스 형태를 가지고 테스트 모드에서는 레벨 형태를 가진다. 또한, 입출력 센스앰프(100)는 센스앰프 인에이블 신호(EN)에 응답하여 온 또는 오프된다. 출력 회로(200)는 테스트 모드 신호(TMRS)에 응답하여 동작하며, 제 1 데이터(SAO)에 대해 출력 순서를 결정하고 출력 비트 구조를 선택하고 병렬-직렬 변환을 수행하여 출력 데이터(DOUT)를 발생시킨다. 입출력 센스앰프 제어회로(300)는 클럭신호(CLK), 리드(read) 신호(READ), 테스트 모드 MRS(Mode Register Set) 신호(TMRS), 및 라이트(write) 인에이블 바(WEB) 신호에 응답하여 래치 인에이블 신호(FRP)를 발생시킨다. 입출력 센스앰프 제어회로(300)는 정상 모드에서는 오토 펄스 신호에 응답하여 펄스 형태를 가지는 래치 인에이블 신호를 발생시키고, 테스트 모드에서는 라이트(write) 인에이블 바(WEB) 신호에 응답하여 긴 유지시간을 가지는 레벨 형태를 가지는 래치 인에이블 신호가 발생된다.
출력 회로(200)는 오더링 회로(210), 제 1 멀티플렉서(220), 제 2 멀티플렉서(230), 및 구동회로(240)를 구비한다.
오더링 회로(210)는 제 1 데이터(SAO)에 대해 출력 순서를 결정한다. 제 1 멀티플렉서(220)는 출력 비트 구조를 선택하고 오더링 회로(210)의 출력신호에 응답하여 제 2 데이터(DDRI)를 출력한다. 제 2 멀티플렉서(230)는 DQ 클럭신호(CDQ_IN)와 PTRSTB 신호에 응답하여 제 2 데이터(DDRI)에 대해 병렬-직렬 변환을 수행하여 제 3 데이터(DDRO)를 발생시킨다. 구동회로(240)는 제 3 데이터(DDRO)에 응답하여 구동능력을 향상시키고 출력 데이터(DOUT)를 발생시킨다.
도 3에 도시된 반도체 메모리 장치는 테스트 모드에서 입출력 센스앰프(100)를 제어하는 래치 인에이블 신호(FRP)를 긴 유지시간을 가지는 레벨 형태를 가지게 함으로써, 유효 데이터는 물론 무효 데이터도 테스트할 수 있다.
도 4는 도 3의 반도체 메모리 장치에 포함된 입출력 센스앰프의 하나의 실시예를 나타내는 블록도이다.
도 4를 참조하면, 입출력 센스앰프(100)는 전류 센스앰프(110), 차동증폭기(120), 및 래치 회로(130)를 구비한다.
전류 센스앰프(110)는 센스앰프 인에이블 신호(EN)에 응답하여 글로벌 입출력 라인쌍(GIO, GIOB)을 통해 흐르는 전류신호쌍(I1, I2)을 증폭하여 제 1 증폭신호쌍(CSA, CSAB)을 발생시킨다. 차동증폭기(120)는 센스앰프 인에이블 신호(EN)와 래치 인에이블 신호(FRP)에 응답하여 제 1 증폭신호쌍(CSA, CSAB)의 차동성분을 증폭하여 제 2 증폭신호쌍(DIF, DIFB)을 발생시킨다. 래치 회로(130)는 래치 인에이블 신호(FRP)에 기초하여 인에이블되고 제 2 증폭신호쌍(DIF, DIFB)을 래치하고 입출력 센스앰프(100)의 출력신호(IOSAO)를 발생시킨다. 도 4에 있는 신호(IOSAO)는 도 3에 있는 제 1 데이터(SAO)와 동일한 신호이다. 또한, 도 4에 있는 신호(FRPB)는 래치 인에이블 신호(FRP)가 반전된 신호를 나타내고, 신호(FRPD)는 래치 인에이블 신호(FRP)가 지연된 신호를 나타내고, 신호(FRPDB)는 래치 인에이블 신호(FRP)가 지연된 신호의 반전된 신호를 나타낸다.
도 5는 도 3의 반도체 메모리 장치에서 사용되는 래치 인에이블 신호들을 발생시키는 신호 발생회로의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 신호 발생회로는 인버터들(103, 107) 및 지연회로(105)를 구비한다. 인버터(103)는 래치 인에이블 신호(FRP)를 반전시키고 반전된 래치 인에이블 신호(FRPB)를 발생시킨다. 지연회로(105)는 홀수개의 인버터로 구성되고 인버터(103)의 출력신호를 반전시키고 지연시킨다. 지연회로(105)의 출력신호(FRPD)는 래치 인에이블 신호(FRP)가 지연된 신호이다. 인버터(107)는 지연회로(105)의 출력신호(FRPD)를 반전시키고 지연되고 반전된 래치 인에이블 신호(FRPDB)를 발생시킨다. 도 5의 신호 발생회로는 도 3에 도시된 제어회로(300)에 포함될 수도 있고, 입출력 센스앰프(100)에 포함될 수도 있다.
도 6은 도 3의 반도체 메모리 장치에 포함된 입출력 센스앰프 제어회로(300)의 하나의 실시예를 나타내는 블록도이다.
도 6을 참조하면, 입출력 센스앰프 제어회로(300)는 칼럼 선택신호 발생회로(310), 오토 펄스 발생기(320), 및 래치 인에이블 신호 발생회로(330)를 구비한다.
칼럼 선택신호 발생회로(310)는 클럭신호(CLK)와 리드(read) 신호(READ)에 기초하여 칼럼 선택신호(CSL)를 발생시킨다. 오토 펄스 발생기(320)는 칼럼 선택신호(CSL)에 응답하여 펄스 형태를 가지는 오토 펄스 신호(FRDTP)를 발생시킨다. 래치 인에이블 신호 발생회로(330)는 정상 모드에서는 오토 펄스 신호(FRDTP)에 응답하여 발생되고 펄스 형태를 가지고, 테스트 모드에서는 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 긴 유지시간을 가지고 레벨 형태를 가지는 래치 인에이블 신호(FRP)를 발생시킨다.
래치 인에이블 신호 발생회로(330)는 인버터들(331, 333), NAND 게이트들(332, 334), NOR 게이트(335), 및 인버터(336)를 구비한다. NOR 게이트(335)와 인버터(336)는 OR 게이트를 구성한다.
인버터(331)는 테스트 모드 신호(TMRS)를 반전시키고, 인버터(333)는 라이트 인에이블 바(WEB) 신호를 반전시킨다. 테스트 모드 신호(TMRS)는 테스트 모드 MRS(Mode Register Set) 신호일 수 있다. AND 게이트(332)는 오토 펄스 신호(FRDTP)와 인버터(331)의 출력신호에 대해 논리곱 연산을 수행한다. AND 게이트(334)는 테스트 모드 신호(TMRS)와 인버터(333)의 출력신호에 대해 논리곱 연산을 수행한다. NOR 게이트(335)는 AND 게이트(332)의 출력신호와 AND 게이트(334)의 출력신호에 대해 비논리합 연산을 수행한다. 인버터(336)는 NOR 게이트(335)의 출력신호를 반전시키고 래치 인에이블 신호(FRP)를 출력한다.
이하, 도 6에 도시된 입출력 센스앰프 제어회로(300)의 동작을 설명한다.
오토 펄스 신호(FRDTP)는 오토 펄스 발생기(320)에 의해 발생된 로직 상태 유지시간이 짧은 펄스이다. 종래에는 정상 모드일 때와 테스트 모드일 때 모두 이 오토 펄스 신호(FRDTP)를 사용하여 입출력 센스앰프(100)에 포함되어 있는 래치 회로를 온 또는 오프 시켰다. 따라서, 테스트 모드일 때, 유효 데이터(VALID DATA)만 테스트할 수 있었고 오토 펄스 신호(FRDTP)의 펄스 유지시간이 매우 짧기 때문에 센스앰프의 동작 특성을 안전하게 테스트하기 어려웠다.
도 6의 입출력 센스앰프 제어회로(300)는 래치 인에이블 신호 발생회로(330)를 구비하여 정상 모드(normal mode)에서는 오토 펄스 신호(FRDTP)를 래치 인에이블 신호(FRP)로서 출력하고, 테스트 모드에서는 라이트 인에이블 바(Write Enable Bar; WEB) 신호에 응답하여 레벨 형태의 신호를 래치 인에이블 신호(FRP)로서 출력한다. 테스트 모드에서 발생되는 래치 인에이블 신호(FRP)는 펄스 유지시간이 매우 길기 때문에 유효 데이터(VALID DATA)뿐만 아니라 무효 데이터(INVALID DATA)가 출력될 때까지 인에이블 상태이므로 유효 데이터, 무효 데이터, 및 노이즈 신호까지 테스트할 수 있다.
도 7은 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 7을 참조하면, 클럭신호(CLK)와 리드 신호(READ)에 응답하여 칼럼 선택신호(CSL)가 발생되고, 칼럼 선택신호(CSL)에 응답하여 오토 펄스 신호(FRDTP)가 발생된다. 정상 모드에서는 오토 펄스 신호(FRDTP)에 응답하여 래치 인에이블 신호(FRP)가 발생되고, 테스트 모드에서는 라이트 인에이블 바(WEB) 신호에 응답하여 래치 인에이블 신호(FRP)가 발생된다. 출력 데이터(DQ)는 유효 데이터(VALID DATA) 와 무효 데이터(INVALID DATA)를 포함하며, 유효 데이터(VALID DATA)와 무효 데이터(INVALID DATA)가 발생하는 구간 동안 래치 인에이블 신호(FRP)는 로직 "하이" 상태를 유지한다. 또한, 입출력 센스앰프(100)의 이득(GAIN)이 클 때는 이득이 작을 때보다 무효 데이터(INVALID DATA)의 유지시간이 길다.
도 8은 도 4의 입출력 센스앰프(100)에 포함된 전류 센스앰프(110)의 하나의 실시예를 나타내는 회로도이다.
도 8을 참조하면, 전류 센스앰프(110)는 PMOS 트랜지스터들(MP1, MP2), 및 NMOS 트랜지스터들(MN1, MN2, MN3)을 구비한다.
PMOS 트랜지스터(MP1)는 정의 글로벌 입출력 라인(GIO)에 연결된 소스와 노드(N3)에 연결된 게이트와 노드(N2)에 연결된 드레인을 가진다. PMOS 트랜지스터(MP2)는 부의 글로벌 입출력 라인(GIOB)에 연결된 소스와 노드(N2)에 연결된 게이트와 노드(N3)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN1)는 노드(N2)에 공통 연결된 드레인과 게이트, 및 노드(N1)에 연결된 소스를 가진다. NMOS 트랜지스터(MN2)는 노드(N3)에 공통 연결된 드레인과 게이트, 및 노드(N1)에 연결된 소스를 가진다. NMOS 트랜지스터(MN3)는 노드(N1)에 연결된 드레인과 센스앰프 인에이블 신호(EN)가 인가되는 게이트와 접지전압(GND)에 연결된 소스를 가진다. 노드(N2)에서 제 1 정(+)의 증폭신호(CSA)가 출력되고, 노드(N3)에서 제 1 부(-)의 증폭신호(CSAB)가 출력된다.
전류 센스앰프(110)는 센스앰프 인에이블 신호(EN)에 응답하여 동작하고, 글로벌 입출력 라인쌍(GIO, GIOB)을 통해 흐르는 전류신호쌍(I1, I2)을 증폭하여 제 1 증폭신호쌍(CSA, CSAB)을 발생시킨다.
도 9는 도 4의 입출력 센스앰프에 포함된 차동 증폭기(120)의 하나의 실시예를 나타내는 회로도이다.
도 9를 참조하면, 차동 증폭기(120)는 제 1 차동증폭부(121), 제 2 차동증폭부(123), 및 NMOS 트랜지스터(125)를 구비한다. NMOS 트랜지스터(125)는 스위치의 기능을 한다.
제 1 차동증폭부(121)는 제 1 증폭 신호쌍(CSA, CSAB)을 증폭하고 제 1 차동 증폭신호(DIF)를 발생시키고 제 1 차동 증폭신호(DIF)를 노드(N4)에 제공한다. 제 2 차동증폭부(123)는 제 1 증폭 신호쌍(CSA, CSAB)을 증폭하고 제 2 차동 증폭신호(DIFB)를 발생시키고 제 2 차동 증폭신호(DIFB)를 노드(N5)에 제공한다. NMOS 트랜지스터(125)는 반전된 래치 인에이블 신호(FRPB)에 응답하여 스위칭하고 노드(N4)와 노드(N5)를 전기적으로 결합시킨다.
제 1 차동증폭부(121)는 PMOS 트렌지스터들(MP3, MP4) 및 NMOS 트랜지스터들(MN4, MN5, MN8)을 구비한다. PMOS 트렌지스터(MP4)는 전원전압(VDD)에 연결된 소스와 노드(N4)에 연결된 드레인을 가진다. PMOS 트렌지스터(MP3)는 PMOS 트렌지스터(MP4)의 게이트에 공통 연결된 게이트와 드레인을 가진다. NMOS 트랜지스터(MN4)는 제 1 정(+)의 증폭 신호(CSA)가 인가되는 게이트와 PMOS 트렌지스터(MP3)의 드레인에 연결된 드레인과 노드(N6)에 연결된 소스를 가진다. NMOS 트랜지스터(MN5)는 제 1 부(-)의 증폭 신호(CSAB)가 인가되는 게이트와 PMOS 트렌지스터(MP3)의 드레인에 연결된 드레인과 노드(N6)에 연결된 소스를 가진다. NMOS 트랜지스터(MN8)는 노드(N6)에 연결된 드레인과 센스앰프 인에이블 신호(EN)가 인가되는 게이트와 접지(GND)에 연결된 소스를 가진다.
제 2 차동증폭부(123)는 PMOS 트렌지스터들(MP5, MP6) 및 NMOS 트랜지스터들(MN6, MN7, MN9)을 구비한다. PMOS 트렌지스터(MP5)는 전원전압(VDD)에 연결된 소스와 노드(N5)에 연결된 드레인을 가진다. PMOS 트렌지스터(MP6)는 PMOS 트렌지스터(MP5)의 게이트에 공통 연결된 게이트와 드레인을 가진다. NMOS 트랜지스터(MN6)는 제 1 정(+)의 증폭 신호(CSA)가 인가되는 게이트와 PMOS 트렌지스터(MP5)의 드레인에 연결된 드레인과 노드(N7)에 연결된 소스를 가진다. NMOS 트랜지스터(MN7)는 제 1 부(-)의 증폭 신호(CSAB)가 인가되는 게이트와 PMOS 트렌지스터(MP6)의 드레인에 연결된 드레인과 노드(N7)에 연결된 소스를 가진다. NMOS 트랜지스터(MN9)는 노드(N7)에 연결된 드레인과 센스앰프 인에이블 신호(EN)가 인가되는 게이트와 접지(GND)에 연결된 소스를 가진다.
차동 증폭기(120)는 센스앰프 인에이블 신호(EN)에 응답하여 동작하고, 전류 센스앰프(110)의 출력신호인 제 1 증폭신호쌍(CSA, CSAB)을 증폭하고 제 2 증폭신호쌍(DIF, DIFB)을 발생시킨다. 차동 증폭기(120)는 제 1 차동증폭부(121), 제 2 차동증폭부(123), 및 NMOS 트랜지스터(125)를 구비하고, 래치 인에이블 신호(FRP)가 디스에이블 상태일 때, 즉 반전된 래치 인에이블 신호(FRPB)가 로직 "하이" 상태일 때 제 1 차동증폭부(121)의 출력 노드(N4)와 제 2 차동증폭부(123)의 출력 노드(N5)를 전기적으로 결합시킨다. 래치 인에이블 신호(FRP)가 디스에이블 상태일 때, 차동 증폭기(120)의 출력 신호쌍인 제 2 증폭신호쌍(DIF, DIFB)은 동일한 전압을 가진다. 즉, 래치 인에이블 신호(FRP)가 디스에이블 상태일 때, 차동 증폭 기(120)는 차동 출력을 발생하지 못한다.
도 10은 도 4의 입출력 센스앰프에 포함된 래치 회로(130)의 하나의 실시예를 나타내는 회로도이다.
도 10을 참조하면, 래치 회로(130)는 래치형 차동증폭기(131), NAND 게이트(NAND1), NAND 게이트(NAND2), 인버터(INV11), PMOS 트랜지스터(MP9), 및 NMOS 트랜지스터(MN13)를 구비한다.
래치형 차동증폭기(131)는 제 2 증폭신호쌍(DIF, DIFB)을 증폭하고 래치하여 제 1 및 제 2 래치신호를 발생시키고, 상기 제 1 래치신호를 노드(N9)에 출력하고 상기 제 2 래치신호를 노드(N8)에 출력한다. NAND 게이트(NAND1)는 래치 인에이블 신호가 반전되고 소정시간 지연된 제 1 제어신호(FRPDB)와 상기 제 1 래치신호에 대해 비논리곱 연산을 수행한다. 인버터(INV11)는 NAND 게이트(NAND1)의 출력신호를 반전시킨다. NAND 게이트(NAND2)는 래치 인에이블 신호가 반전되고 소정시간 지연된 제 1 제어신호(FRPDB)와 상기 제 2 래치신호에 대해 비논리곱 연산을 수행한다. PMOS 트랜지스터(MP9)는 전원전압(VDD)과 출력 노드 사이에 결합되어 있고 NAND 게이트(NAND2)의 출력신호에 응답하여 출력 노드를 풀업시킨다. NMOS 트랜지스터(MN13)는 상기 출력 노드와 접지전압(GND) 사이에 결합되어 있고 인버터(INV11)의 출력신호에 응답하여 상기 출력 노드를 풀다운시킨다. 출력노드에서 입출력 센스앰프 출력신호(SAO)가 출력된다.
래치형 차동증폭기(131)는 PMOS 트랜지스터들(MP7, MP8), 및 NMOS 트랜지스터들(MN10, MN11, MN12)을 구비한다.
PMOS 트랜지스터(MP7)는 전원전압(VDD)에 연결된 소스와 노드(N9)에 연결된 게이트와 노드(N8)에 연결된 드레인을 가진다. PMOS 트랜지스터(MP8)는 전원전압(VDD)에 연결된 소스와 노드(N8)에 연결된 게이트와 노드(N9)에 연결된 드레인을 가진다. NMOS 트랜지스터(MN12)는 지연된 래치 인에이블 신호(FRPD)가 인가되는 게이트와 접지전압(GND)에 연결된 소스를 가진다. NMOS 트랜지스터(MN10)는 노드(N8)에 연결된 드레인과 제 2 정(+)의 증폭신호(DIF)가 인가되는 게이트와 NMOS 트랜지스터(MN12)의 드레인에 연결된 소스를 가진다. NMOS 트랜지스터(MN11)는 노드(N9)에 연결된 드레인과 제 2 부(-)의 증폭신호(DIFB)가 인가되는 게이트와 NMOS 트랜지스터(MN12)의 드레인에 연결된 소스를 가진다.
래치 회로(130)는 래치 인에이블 신호(FRP)가 소정시간 지연된 제어신호(FRPD)가 인에이블 상태일 때 래치형 차동증폭기(131)를 턴온시켜 제 2 증폭신호쌍(DIF, DIFB)을 증폭하고 래치한다. 이 때, 래치 인에이블 신호가 소정시간 지연되고 반전된 제어신호(FRPDB)는 디스에이블 상태이므로, NAND 게이트(NAND1)와 NAND 게이트(NAND2)는 모두 로직 "하이" 상태를 출력한다. 이 때 인버터(INV11)의 출력은 로직 "로우" 상태이므로 PMOS 트랜지스터(MP9)와 NNMOS 트랜지스터(MN13)는 모두 턴오프된다.
래치 회로(130)는 래치 인에이블 신호(FRP)가 소정시간 지연된 제어신호(FRPD)가 디스에이블 상태일 때 래치형 차동증폭기(131)를 턴오프시켜 동작하지 않도록 한다. 이 때, 래치 인에이블 신호가 소정시간 지연되고 반전된 제어신호(FRPDB)는 인에이블 상태이므로, 래치형 차동증폭기(131)의 출력신호쌍, 즉 노 드(9)와 노드(8)의 신호가 NAND 게이트(NAND1)와 NAND 게이트(NAND2)를 통해 출력된다. 래치형 차동증폭기(131)의 출력신호쌍은 로직 상태가 반대인 신호들이므로, 래치형 차동증폭기(131)의 출력신호쌍의 로직 상태에 따라 PMOS 트랜지스터(MP9) 또는 NNMOS 트랜지스터(MN13)가 턴온된다.
도 11은 도 3의 반도체 메모리 장치에 포함된 제 2 멀티플렉서(230)의 실시예를 나타내는 회로도이다. 실제로 도 3에 도시된 제 2 멀티플렉서(230)는 도 11에 도시된 회로가 한번에 출력되는 출력 데이터(DQ)의 수만큼 존재한다. 제 2 멀티플렉서(230)에 포함된 각 회로의 출력은 출력 클럭신호(CDQ_IN)에 응답하여 하나의 출력라인으로 출력된다.
도 11에 도시된 제 2 멀티플렉서(230)는 제 1 버퍼(231), 제 2 버퍼(234), 인버터들(INV21, INV22), 및 NOR 게이트들(NOR21, NOR22, NOR23)을 구비한다.
NOR 게이트(NOR21)는 출력 클럭신호(CDQ_IN)와 테스트 모드 신호(TMRS)에 대해 비논리합 연산을 수행한다. NOR 게이트(NOR22)는 PTRSTB 신호와 테스트 모드 신호(TMRS)에 대해 비논리합 연산을 수행한다. 인버터(INV21)는 NOR 게이트(NOR21)의 출력신호를 반전시킨다. 제 1 버퍼(231)는 멀티플렉서 입력신호(DDRI)를 버퍼링하고 반전시켜 노드(N11)에 제공한다. 제 2 버퍼(234)는 NOR 게이트(NOR21)의 출력신호와 인버터(INV21)의 출력신호에 응답하여 노드(N11)의 신호를 버퍼링하고 반전시켜 노드(N12)에 제공한다. NOR 게이트(NOR23)는 노드(N12)의 신호와 NOR 게이트(NOR22)의 출력신호에 대해 비논리합 연산을 수행한다. 인버터(INV22)는 NOR 게이트(NOR23)의 출력신호를 반전시키고 멀티플렉서 출력신호(DDRO)를 출력한다.
제 1 버퍼(231)는 PMOS 트랜지스터(232)와 NMOS 트랜지스터(233)로 구성되어 있다. 제 2 버퍼(234)는 PMOS 트랜지스터들(235, 236)과 NMOS 트랜지스터들(237, 238)로 구성되어 있다. PMOS 트랜지스터(235)의 게이트와 NMOS 트랜지스터(238)의 게이트는 노드(N11)에 공통 연결되어 있다. PMOS 트랜지스터(236)는 NOR 게이트(NOR21)의 출력신호에 응답하여 스위칭하고, NMOS 트랜지스터(237)는 인버터(INV21)의 출력신호에 응답하여 스위칭한다.
테스트 모드에서, 테스트 모드 신호(TMRS)는 로직 "하이" 상태이므로 출력 클럭신호(CDQ_IN)의 로직 상태에 관계없이 NOR 게이트들(NOR21, NOR 22)의 출력신호는 로직 "로우" 상태이므로 제 2 버퍼(234)는 턴온 상태가 된다. 이 때, 제 2 멀티플렉서(230)는 멀티플렉서 입력신호(DDRI)를 버퍼링하고 출력한다.
도 12는 도 3에 도시된 반도체 메모리 장치의 입출력 회로(200)에 포함된 래치 회로의 하나의 실시예를 나타내는 회로도이다. 반도체 메모리 장치의 입출력 회로(200)에는 도 12에 도시된 바와 같은 래치 회로가 복수 개 존재할 수 있다.
도 12를 참조하면, 래치 회로(400)는 인버터(401), PMOS 트랜지스터들(402, 403), NMOS 트랜지스터들(404, 405), 및 인버터(406)를 포함한다. PMOS 트랜지스터들(402, 403)과 NMOS 트랜지스터들(404, 405)은 하나의 인버터를 구성한다.
인버터(401)는 입력신호(INPUT)를 반전시켜 출력노드에 제공한다. PMOS 트랜지스터들(402, 403)과 NMOS 트랜지스터들(404, 405)을 포함하는 인버터는 출력신호(OUTPUT)를 반전시켜 입력노드에 제공한다.
도 12의 회로의 동작은 다음과 같다.
반도체 메모리 장치가 정상 모드(normal mode)에서 동작할 때, 즉 테스트 모드 신호(TMRS)가 로직 "로우" 상태일 때, PMOS 트랜지스터(402)와 NMOS 트랜지스터(405)는 온 상태가 된다. 그러므로 PMOS 트랜지스터들(402, 403)과 NMOS 트랜지스터들(404, 405)을 포함하는 인버터는 출력신호(OUTPUT)를 반전시켜 입력노드에 제공한다. 따라서, 반도체 메모리 장치가 정상 모드(normal mode)에서 동작할 때는 래치 회로(400)는 완전한 래치(full-latch)로서 동작한다.
반도체 메모리 장치가 테스트 모드(test mode)에서 동작할 때, 즉 테스트 모드 신호(TMRS)가 로직 "하이" 상태일 때, PMOS 트랜지스터(402)와 NMOS 트랜지스터(405)는 오프 상태가 된다. 그러므로 PMOS 트랜지스터들(402, 403)과 NMOS 트랜지스터들(404, 405)을 포함하는 인버터는 동작하지 않는다. 따라서, 반도체 메모리 장치가 정상 모드(normal mode)에서 동작할 때는 래치 회로(400)는 부분 래치(semi-latch)로서 동작한다.
테스트 모드에서, 반도체 메모리 장치의 출력 회로(200)에 포함된 래치 회로들이 동작을 하지 않기 때문에, 래치 인에이블 신호(FRP)가 인에이블 상태일 때 입출력 센스앰프의 출력신호(SAO)가 출력 핀으로 출력될 수 있다.
도 3에 도시된 반도체 회로에 포함된 입출력 센스앰프(100)를 제어하는 방법은 펄스 형태를 가지는 오토 펄스 신호를 발생시키는 단계, 정상 모드에서 상기 오토 펄스 신호에 응답하여 펄스 형태의 제 1 래치 인에이블 신호를 발생시키는 단계, 상기 제 1 래치 인에이블 신호에 응답하여 입출력 센스앰프 내의 래치를 활성화시키는 단계, 테스트 모드에서 라이트(write) 인에이블 바(WEB) 신호에 응답하여 레벨 형태의 제 2 래치 인에이블 신호를 발생시키는 단계, 및 상기 제 2 래치 인에이블 신호에 응답하여 상기 입출력 센스앰프 내의 상기 래치를 활성화시키는 단계를 포함한다.
도 13은 도 3의 회로를 포함하는 본 발명의 하나의 실시예에 따른 반도체 메모리 장치의 전체 회로도이다.
도 13을 참조하면, 반도체 메모리 장치(1000)는 메모리 코어(1400), 입출력 센스앰프(1100), 입출력 회로(1200), 및 입출력 센스앰프 제어회로(1300)를 구비한다.
메모리 코어(1400)는 메모리 셀에 저장되어 있던 데이터를 글로벌 입출력 라인쌍(GIO, GIOB)을 통해 출력하거나, 글로벌 입출력 라인쌍(GIO, GIOB)을 통해 입력되는 데이터를 저장한다. 입출력 센스앰프(1100)는 래치 인에이블 신호(FRP)에 응답하여 래치를 온 또는 오프시키고, 글로벌 입출력 라인쌍(GIO, GIOB)의 신호를 증폭하여 제 1 데이터(SAO)를 발생시킨다. 래치 인에이블 신호(FRP)는 정상 모드에서는 펄스 형태를 가지고 테스트 모드에서는 레벨 형태를 가진다. 입출력 회로(1200)는 테스트 모드 신호(TMRS)에 응답하여 동작하며, 제 1 데이터(SAO)에 대해 출력 순서를 결정하고 출력 비트 구조를 선택하고 병렬-직렬 변환을 수행하여 출력 데이터(DOUT)를 발생시킨다. 또한, 입출력 회로(1200)는 외부로부터 입력 데이터(DIN)를 수신하여 버퍼링하고 입출력 센스앰프(1100)에 제공한다. 입출력 센스앰프 제어회로(1300)는 클럭신호(CLK), 리드(read) 신호(READ), 테스트 모드 MRS(Mode Register Set) 신호(TMRS), 및 라이트(write) 인에이블 바(WEB) 신호에 응답하여 래치 인에이블 신호(FRP)를 발생시킨다. 입출력 센스앰프 제어회로(300)는 정상 모드에서는 오토 펄스 신호에 응답하여 발생되고 펄스 형태를 가지고, 테스트 모드에서는 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 긴 유지시간을 가지는 레벨 형태를 가지는 래치 인에이블 신호를 발생시킨다.
메모리 코어(1400)는 메모리 셀(1410), 비트라인 센스앰프(1420), 스위칭 회로(1430), 및 로컬 센스앰프(1440)를 구비한다.
메모리 셀(1410)은 워드라인 구동신호(WL)에 응답하여 비트라인(BL) 상의 신호를 저장하거나 메모리 셀(1410)의 데이터를 비트라인(BL)에 출력한다. 비트라인 센스앰프(1420)는 비트라인(BL) 상의 신호를 신호를 증폭한다. 스위칭 회로(1430)는 칼럼 선택신호(CSL)에 응답하여 비트라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 전기적으로 연결시킨다.
도 13의 반도체 메모리 장치(1000)는 테스트 모드에서 입출력 센스앰프(1100)를 제어하는 래치 인에이블 신호(FRP)를 긴 유지시간을 가지는 레벨 형태를 가지게 함으로써, 유효 데이터는 물론 무효 데이터도 테스트할 수 있다.
상술한 바와 같이 본 발명에 따른 입출력 센스앰프 제어회로를 구비한 반도체 메모리 장치는 입출력 센스앰프의 특성을 안전하게 테스트할 수 있다. 본 발명에 따른 반도체 메모리 장치는 센스앰프에서 출력되는 유효 데이터, 무효 데이터, 및 노이즈를 안전하게 테스트 할 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 펄스 형태를 가지는 오토 펄스 신호를 발생시키는 오토 펄스 발생기; 및
    정상 모드에서 상기 오토 펄스 신호에 응답하여 입출력 센스앰프 내의 래치를 활성화시키는 펄스 형태의 제 1 래치 인에이블 신호를 발생시키고, 테스트 모드에서 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 상기 래치를 활성화시키는 레벨 형태의 제 2 래치 인에이블 신호를 발생시키는 래치 인에이블 신호 발생회로를 구비하는 것을 특징으로 하는 입출력 센스앰프 제어회로.
  2. 제 1 항에 있어서, 상기 제 2 래치 인에이블 신호는
    유효 출력 데이터가 발생하는 구간과 무효 출력 데이터가 발생하는 구간 동안 인에이블 상태를 유지하는 것을 특징으로 하는 입출력 센스앰프 제어회로.
  3. 제 1 항에 있어서, 상기 오토 펄스 발생기는
    칼럼 선택신호에 응답하여 상기 오토 펄스 신호를 발생시키는 것을 특징으로 하는 입출력 센스앰프 제어회로.
  4. 제 3 항에 있어서,
    테스트 모드 신호가 디스에이블 상태일 때 상기 제 1 래치 인에이블 신호가 발생되고, 상기 테스트 모드 신호가 인에이블 상태일 때 상기 제 2 래치 인에이블 신호가 발생되는 것을 특징으로 하는 입출력 센스앰프 제어회로.
  5. 제 4 항에 있어서,
    상기 테스트 모드 신호는 테스트 모드 레지스터 세트 신호인 것을 특징으로 하는 입출력 센스앰프 제어회로.
  6. 제 4 항에 있어서, 상기 래치 인에이블 신호 발생회로는
    상기 테스트 모드 신호를 반전시키는 제 1 인버터;
    상기 라이트 인에이블 바(WEB) 신호를 반전시키는 제 2 인버터;
    상기 오토 펄스 신호와 상기 제 1 인버터의 출력신호에 대해 논리곱 연산을 수행하고 제 1 신호를 발생시키는 제 1 AND 게이트;
    상기 테스트 모드 신호와 상기 제 2 인버터의 출력신호에 대해 논리곱 연산을 수행하고 제 2 신호를 발생시키는 제 2 AND 게이트;
    상기 제 1 신호와 상기 제 2 신호에 대해 논리합 연산을 수행하고 상기 제 1 및 제 2 래치 인에이블 신호를 출력하는 OR 게이트를 구비하는 것을 특징으로 하는 입출력 센스앰프 제어회로.
  7. 제 3 항에 있어서, 상기 입출력 센스앰프 제어회로는
    클럭신호와 리드(read) 신호에 기초하여 상기 칼럼 선택신호를 발생시키는 칼럼 선택신호 발생회로를 더 구비하는 것을 특징으로 하는 입출력 센스앰프 제어 회로.
  8. 정상 모드에서는 펄스 형태를 가지고 테스트 모드에서는 레벨 형태를 가지는 래치 인에이블 신호에 응답하여 래치를 온 또는 오프시키고, 글로벌 입출력 라인쌍의 신호를 증폭하여 제 1 데이터를 발생시키는 입출력 센스앰프; 및
    상기 제 1 데이터에 대해 출력 순서를 결정하고 출력 비트 구조를 선택하고 병렬-직렬 변환을 수행하여 출력 데이터를 발생시키는 출력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 래치 인에이블 신호는
    테스트 모드에서 유효 출력 데이터가 발생하는 구간과 무효 출력 데이터가 발생하는 구간 동안 인에이블 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서, 상기 래치 인에이블 신호는
    정상 모드에서는 오토 펄스 신호에 응답하여 발생되고 펄스 형태를 가지고, 테스트 모드에서는 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 레벨 형태를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서, 상기 반도체 메모리 장치는
    상기 래치 인에이블 신호를 발생시키는 입출력 센스앰프 제어회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 입출력 센스앰프 제어회로는
    펄스 형태를 가지는 오토 펄스 신호를 발생시키는 오토 펄스 발생기; 및
    정상 모드에서 상기 오토 펄스 신호에 응답하여 입출력 센스앰프 내의 래치를 활성화시키는 펄스 형태의 제 1 래치 인에이블 신호를 발생시키고, 테스트 모드에서 라이트(write) 인에이블 바(WEB) 신호에 응답하여 발생되고 상기 래치를 활성화시키는 레벨 형태의 제 2 래치 인에이블 신호를 발생시키는 래치 인에이블 신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 2 래치 인에이블 신호는
    유효 출력 데이터가 발생하는 구간과 무효 출력 데이터가 발생하는 구간 동안 인에이블 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 오토 펄스 발생기는
    칼럼 선택신호에 응답하여 상기 오토 펄스 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    테스트 모드 신호가 디스에이블 상태일 때 상기 제 1 래치 인에이블 신호가 발생되고, 상기 테스트 모드 신호가 인에이블 상태일 때 상기 제 2 래치 인에이블 신호가 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 테스트 모드 신호는 테스트 모드 레지스터 세트 신호인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 래치 인에이블 신호 발생회로는
    상기 테스트 모드 신호를 반전시키는 제 1 인버터;
    상기 라이트 인에이블 바(WEB) 신호를 반전시키는 제 2 인버터;
    상기 오토 펄스 신호와 상기 제 1 인버터의 출력신호에 대해 논리곱 연산을 수행하고 제 1 신호를 발생시키는 제 1 AND 게이트;
    상기 테스트 모드 신호와 상기 제 2 인버터의 출력신호에 대해 논리곱 연산을 수행하고 제 2 신호를 발생시키는 제 2 AND 게이트; 및
    상기 제 1 신호와 상기 제 2 신호에 대해 논리합 연산을 수행하고 상기 제 1 및 제 2 래치 인에이블 신호를 출력하는 OR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 14 항에 있어서, 상기 입출력 센스앰프 제어회로는
    클럭신호와 리드(read) 신호에 기초하여 상기 칼럼 선택신호를 발생시키는 칼럼 선택신호 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 8 항에 있어서, 상기 입출력 센스앰프는
    글로벌 입출력 라인쌍을 통해 흐르는 전류신호쌍을 증폭하여 제 1 증폭신호쌍을 발생시키는 전류 센스앰프;
    상기 제 1 증폭신호쌍의 차동성분을 증폭하여 제 2 증폭신호쌍을 발생시키는 차동증폭기; 및
    상기 래치 인에이블 신호에 기초하여 인에이블되고 상기 제 2 증폭신호쌍을 래치하는 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서, 상기 차동증폭기는
    상기 제 1 증폭 신호쌍을 증폭하고 제 1 차동 증폭신호를 발생시키고 상기 제 1 차동 증폭신호를 제 1 노드에 제공하는 제 1 차동증폭부;
    상기 제 1 증폭 신호쌍을 증폭하고 상기 제 1 차동 증폭신호의 상보신호인 제 2 차동 증폭신호를 발생시키고 상기 제 2 차동 증폭신호를 제 2 노드에 제공하는 제 2 차동증폭부; 및
    상기 래치 인에이블 신호의 반전 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드를 전기적으로 결합하는 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 스위치는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 19 항에 있어서, 상기 래치 회로는
    상기 제 2 증폭신호쌍을 증폭하고 래치하여 제 1 및 제 2 래치신호를 발생시키는 래치형 차동증폭기;
    상기 래치 인에이블 신호가 반전되고 소정시간 지연된 제 1 제어신호와 상기 제 1 래치신호에 대해 논리곱 연산을 수행하는 AND 게이트;
    상기 제 1 제어신호와 상기 제 2 래치신호에 대해 비논리곱 연산을 수행하는 NAND 게이트;
    전원전압과 제 1 노드 사이에 결합되어 있고 상기 NAND 게이트의 출력신호에 응답하여 상기 제 1 노드를 풀업시키는 PMOS 트랜지스터; 및
    상기 제 1 노드와 접지전압 사이에 결합되어 있고 상기 AND 게이트의 출력신호에 응답하여 상기 제 1 노드를 풀다운시키는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 8 항에 있어서, 상기 출력회로는
    상기 제 1 데이터에 대해 출력 순서를 결정하는 오더링 회로;
    출력 비트 구조를 선택하고 상기 오더링 회로의 출력신호에 응답하여 제 2 데이터를 출력하는 제 1 멀티플렉서; 및
    상기 제 2 데이터에 대해 병렬-직렬 변환을 수행하여 제 3 데이터를 발생시키는 제 2 멀티플렉서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서, 상기 출력회로는
    상기 제 3 데이터에 응답하여 구동능력을 향상시키고 출력 데이터를 발생시키는 구동회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 펄스 형태를 가지는 오토 펄스 신호를 발생시키는 단계;
    정상 모드에서 상기 오토 펄스 신호에 응답하여 펄스 형태의 제 1 래치 인에이블 신호를 발생시키는 단계;
    상기 제 1 래치 인에이블 신호에 응답하여 입출력 센스앰프 내의 래치를 활성화시키는 단계;
    테스트 모드에서 라이트(write) 인에이블 바(WEB) 신호에 응답하여 레벨 형태의 제 2 래치 인에이블 신호를 발생시키는 단계; 및
    상기 제 2 래치 인에이블 신호에 응답하여 상기 입출력 센스앰프 내의 상기 래치를 활성화시키는 단계를 포함하는 것을 특징으로 하는 입출력 센스앰프 제어방법.
  26. 제 25 항에 있어서, 상기 제 2 래치 인에이블 신호는
    유효 출력 데이터가 발생하는 구간과 무효 출력 데이터가 발생하는 구간 동안 인에이블 상태를 유지하는 것을 특징으로 하는 입출력 센스앰프 제어방법.
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