KR20020049366A - 입력버퍼 - Google Patents

입력버퍼 Download PDF

Info

Publication number
KR20020049366A
KR20020049366A KR1020000078523A KR20000078523A KR20020049366A KR 20020049366 A KR20020049366 A KR 20020049366A KR 1020000078523 A KR1020000078523 A KR 1020000078523A KR 20000078523 A KR20000078523 A KR 20000078523A KR 20020049366 A KR20020049366 A KR 20020049366A
Authority
KR
South Korea
Prior art keywords
nmos
inverter
output
gate
block
Prior art date
Application number
KR1020000078523A
Other languages
English (en)
Other versions
KR100695001B1 (ko
Inventor
최재승
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000078523A priority Critical patent/KR100695001B1/ko
Publication of KR20020049366A publication Critical patent/KR20020049366A/ko
Application granted granted Critical
Publication of KR100695001B1 publication Critical patent/KR100695001B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 비정상적인 입력에서도 입력버퍼의 출력스윙을 제거함으로써 노이즈 면역성분을 갖게 하여 에러유발을 방지하기 위한것으로써, 패드입력신호를 적어도 한입력으로 하는 NOR 게이트와, 버퍼 출력을 발생하는 인버터를 구비한 입력버퍼에 있어서, 상기 NOR 게이트의출력단과 상기 인버터의 입력단 사이에 슈미트 트리거 구동부를 설치하고 상기 인버터의 출력으로부터 피드백되는 신호로 상기 슈미트 트리거 구동부의 구동전압을 제어하여 상기 인버터 출력의 바운싱(bouncing) 발생을 방지하도록 구성함을 특징으로 한다.

Description

입력버퍼{Input Buffer}
본 발명은 입력버퍼에 관한 것으로, 구체적으로는 메모리 장치에 있어서, 셀데이터를 리드/라이트 하기위해서, 입력버퍼에 비정상적인 신호가 인가될때 칩내부에 전류에 의한 잠음이 발생하여 디바이스가 불안정하게 되는 것을 개선하는 입력버퍼에 관한 것이다
종래의 입력버퍼는 도 1에 도시된 바와 같이, 패드 입력신호(PAD INPUT)와 스탠드-바이(STAND-BY)모드시 입력버퍼를 디스에블시킬수 있는 콘트롤신호(Control Signal)을 입력으로 하는 NOR게이트(10)와, NOR게이트(10)의 출력을 입력으로 하여 신호를 증폭시키는 제 1 인버터(11) 및 제 2 인버터(12)로 구성되어 있으며, 상기 NOR 게이트(10)는 패드입력신호가 각각 게이트에 접속된 PMOS.TR(P1) 및 NMOS.TR(N1), 상기 PMOS.TR(P1)의 일측 및 전원사이에 설치된 PMOS.TR(P2)과, 상기 PMOS.TR(P1)의 하측 및 접지 사이 및 상기 NMOS.TR(N1)과 병열로 접속된 NMOS.TR(N2)로 이루어지고 상기 PMOS.TR(P2) 및 NMOS.TR(N2)의 게이트에는 상술한 스탠드-바이 모드시 입력버퍼를 디스에블 시키는 콘트롤신호(Control Signal)가 인가되어 있다.
그리고 상기 제 1 인버터(INV1)는 NOR 게이트(10)의 출력이 각각 게이트에 접속되는 전원과 접지사이에 직렬로 연결되는 PMOS.TR(P3) 및 NMOS.TR(TR3)로 구성되어 있고, 상기 제 2 인버터(INV2) 역시 상기 제 1 인버터(INV1)의 출력이 각각 게이트에 접속되고 전원과 접지사이에 직렬로 연결되는 PMOS.TR(P4) 및 NMOS.TR(N4)로 구성되어 있다.
이와같이 구성된 종래의 입력버퍼는 리드/라이트 일때는 콘트롤신호(Control Signal)가 로우상태로 되어 PMOS.TR(P2)는 턴온, NMOS.TR(N2)가 턴오프로 스위칭된다.
따라서, 패드입력신호(PAD Inpat)의 레벨이 VCC 또는 접지레벨로 인가 될 때에는 NOR 게이트(10)의 PMOS.TR(P1) 또는 NMOS.TR(N1)중의 어느하나가 턴오프 되기 때문에 NOR 게이트(10)에서 VCC로부터 접지로의 전류통로가 존재하지 않고, 이로인해 제 1 인버터(INN1)의 PMOS.TR(P3)과 NMOS.TR(N3)이 동시에 턴온되는 경우는 발생하지 아니하므로 제 1 인버터(INV1)는 VCC에서 접지로 전류과 흐르지 않게 된다.
그러나, 상기 패드 입력신호의 레벨이 NOR 게이트(10)의 로직 문턱값전압(Logic Threshold Voltage)인 Hi-Z 레벨로 인가되는 비정상적인 경우에는 NOR 게이트(10)의 PMOS.TR(P1) 과 NMOS.TR(N1) 모두가 턴온되어 VCC 로부터 접지로 전류통로가 생기게 된다.
이때, NOR 게이트(10)의 M1노드의 전압은 PMOS.TR(P1)의 채널저항과 NMOS.TR(N1)의 채널저항에 의하여 나누어진 전압레벨이 걸리게 되고, 이 레벨 또한 VCC/2에 해당하는 레벨이기 때문에 제 1 인버터(INV1)의 PMOS.TR(P3) 및 NMOS.TR(N3) 모두가 턴온되게 되므로 제 1 인버터(INV1)에서도 VCC에서 접지로의 전류통로가 생기게 된다. 이로인하여 도 3 에 도시된 바와 같이 칩의 접지레벨이 상승하여 NOR 게이트(10)의 NMOS.TR(N1)의 Vgs레벨을 바운싱(bouncing)시킴으로 인하여 NMOS.TR(N1)를 지속적으로 턴온과 턴오프를 반복시키게되고 결국 입력버퍼의 출력(OUT1)신호가 스윙(swing)을 하게된다.
따라서, 입력버퍼의 출력(OUT1) 신호를 이용하여 ATD(Address Transition Detect) 및 워드라인을 발생시켜야 되는데 입력버퍼의 출력(OUT1)이 스윙을 하게 되므로써 정상적인 신호를 만들 수 없게되어 에러를 유발하게 되는 문제점이 있다.
따라서 본 발명은 이와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 본 발명의 목적은 비정상적인 입력에서도 입력 버퍼의 출력 스윙을 제거함으로써 노이즈면역성을 갖게하여 에러유발을 방지하는 입력버퍼의 제공에 있다.
도 1은 종래의 입력버퍼를 나타낸 회로도,
도 2는 본 발명의 입력버퍼를 나타낸 회로도,
도 3은 종래의 입력버퍼를 시뮬테이션한 플로트를 도시한 그래프,
도 4는 본 발명의 입력버퍼를 시뮬레이션한 플로트를 도시한 그래프,
도 5는 본 발명의 입력버퍼에서 출력레벨의 히스테리시스 특성을 개략적으로 나타낸 그래프 이다
주요도면 부호의 부호 설명
10 : NOR 게이트 13 : 슈미트 트리거 구동부
11 : 인버터 13-1 : 제 1블럭
12 : 인버터 13-2 : 제 2블럭
P1∼P6: PMOS.TR N1∼N8: NMOS.TR
이와같은 본 발명의 목적을 달성하기 위한 입력버퍼는 패드 입력신호를 적어도 한입력으로 하는 NOR 게이트와, 버퍼 출력을 발생하는 인버터를 구비한 입력버퍼에 있어서, 상기 NOR 게이트출력단과 상기 인버터의 입력단 사이에 슈미트 트리거 구동부를 설치하고, 상기 인버터의 출력으로부터 피드백되는 신호를 상기 슈미트 트리거 구동부의 구동전압을 제어하여 상기 인버터 출력의 바운싱(bouncing)발생을 방지하도록함을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명의 한 실시예를 나타낸 입력버퍼의 회로도이고 도 4는 본 발명의 입력버퍼를 시뮬레이션한 플로트를 도시한 그래프이다.
본 발명의 입력버퍼는 도 2에 도시된 바와 같이, 패드 입력신호와 스탠드-바이 시스템을 디스에이블시키기 위한 콘트롤 신호를 입력으로 하는 NOR 게이트(10)와, 최종출력(OUT2)을 발생하는 인버터(12)를 가지는 입력버퍼회로에 있어서, 상기 NOR 게이트(10)의 출력단과 상기 인버터(12)의 입력단 사이에 상기 인버터(12)의 출력 바운싱 발생을 방지하기위한 슈미트 트리거 구동부(13)가 접속되어 있다.
상기 NOR 게이트(10)의 인버터(12)의 구성은 도 1에 도시된 종래의 입력버퍼 회로와 유사하며, 따라서 동일기능을 가지는 구성 부재에는 동일 인용부호를 부여하고 그들에 대한 상세한 설명을 생략한다.
상기 슈미트 트리거 구동부(13)는 상기 NOR 게이트(10)의 출력을 입력받아 상기 인버터(12)의 구동 신호를 제공하는 제 1 블럭(13-1)과, 상기 인버터(11)의 출력으로부터 피드백되는 신호를 입력으로 하여 상기 제 1 블럭(13-1)의 구동전압을 제어하도록 제어신호를 발생하는 제 2 블럭(13-2)으로 구성되어있다.
그리고 상기 슈미트 트리거 구동부(13)와 상기 인버터(11)는 하나의 슈미트 트리거 회로를 구성한다.
상기 제 1 블럭(13-1)은 NOR 게이트(10)의 출력을 게이트입력으로 하고 VCC를 소오스로 하는 PMOS.TR(P5), NOR 게이트(10)의 출력을 게이트의 입력으로하고 상기 PMOS.TR(P5)과 드레인을 공유하는 NMOS.TR(N5), 상기 NMOS.TR(N5)소오스와 일단이접속된 저항(R1)과, 상기 NOR 게이트(10)의 출력을 게이트입력으로하고 상기 저항(R1)의 타단에 드레인이, 접지에 소오스가 각각 접속되는 NMOS.TR(N6)로 구성되어 있다.
그리고 상기 NMOS.TR(P5)과 NMOS.TR(N5)은 인버터를 형성하며 그의 출력은 인버터(12)의 게이트에 접속되어 있다.
또한 상기 제 2 블럭(13-2)은 소오스가 VCC에 접속되고 상기 인버터(12)으로부터 피드백되는 출력을 게이트 입력으로 하는 PMOS.TR(P6), 상기 피드백되는 출력을 게이트 입력으로 하고 소오스가 접지에 접속되는 NMOS.TR(N7)과, 게이트와 드레인이 공통으로 상기 PMOS.TR(P6)의 드레인에 접속되고 소오스가 상기 NMOS.TR(N7)의 드레인에 접속되는 다이오드기능의 NMOS.TR(N8)로 구성되며, 상기 제 2 블럭(13-2)의 출력은 상기 제 1 블럭(13-1)의 저항(R1)과 NMOS.TR(N5) 소오스의 공통접속점에 연결되고, 상기 PMOS.TR(P6)과 NMOS.TR(N7)은 인버터를 형성한다.
이와 같이 구성된 실시예의 동작에 대하여 도 2, 도 4 및 도 5를 참조하여 설명한다.
패드 입력신호(pad input)로서 Vih 레벨이 인가되는 경우에, NOR 게이트(10)의 PMOS.TR(P1)은 턴오프, NMOS.TR(N1)이 턴오프되어 NOR 게이트(10)의 M2노드는 접지레벨이되고, 이로인해 슈미트 트리거 구동부의 제 1 블럭(13-1)의 PMOS.TR(P5)이턴온되며, NMOS.TR(N5) 및 NMOS.TR(N6)은 턴오프된다. 따라서 a노드는 VCC 레벨을 유지하게 되고 인버터(12)의 출력(OUT2)은 반전된 신호인 접지레벨로 된다. 그러므로 인버터(12)의 출력을 피드백받는 제 2 블럭(13-2)의 PMOS.TR(P6)은 턴온되고 NMOS.TR(N7)은 턴오프되어 b노드는 VCC 레벨을 출력하게 되는데, PMOS.TR(P5)의 드레인에는 다이오드 접속의 NMOS.TR(N8)이 접속되어 있기 때문에 b노드의 접압레벨은 VCC-α가 되나, 이 α값은 다이오드접속의 NMOS.TR(N8)과 제 1 블럭(13-1)의 저항(R1)의 조절에 의하여 α값이 Vtn (NMOS.TR의 문턱전압)으로 되어 결국 b 노드의 전압 레벨은 VCC-Vtn에 해당되는 레벨을 유지하게 된다.
따라서 NMOS.TR(N5)가 턴온되어 슈미트 트리거회로의 출력(OUT2)의 레벨을 변화시키기 위해서는 도 5에 도시된 바와 같이 M2노드가 VCC가 되어야 하며 이는 NMOS.TR의 턴온은 Vtn < Vgs 일 때, 일어나기 때문이다. 이와같이 M2노드가 VCC 레벨로 되지 않는한 슈미트 트리거 회로의 출력(OUT2)의 레벨을 출력변동이 없게되어 계속 접지레벨로 유지된다.
한편, 상기와 같이 출력(OUT2) 노드가 접지레벨로 유지하고 있을 때, 패드입력신호가 Vil 레벨로 변동되면, NOR 게이트(10)의 PMOS.TR(P1)이 턴온되고 NMOS.TR(N1)이 턴오프되어 M2노드는 VCC 레벨로 된다. 따라서 PMOS.TR(P5)은 턴오프되고 NMOS.TR(N6)은 턴온되어 VCC-Vtn 레벨로 유지되고 있는 b노드의 전압레벨은 접지쪽으로 낮춰주는데, 제 2 블럭(13-2)의 PMOS.TR(P6)와 다이오드접속의 NMOS.TR(N8)에 의하여 전류가 계속 공급되므로 b노드의 레벨은 VCC-Vtn 보다 작은 레벨로 유지되므로 거의 VCC 레벨의 M2노드에 의하여 NMOS.TR(N5)가 턴온되고, 이로인해 a노드의 레벨이 접지쪽으로 낮춰지게 되어 인버터(12)의 PMOS.TR(P4)가 턴온되고 NMOS.TR(N4)이 턴오프되어 도 5에 도시된바와 같이 슈미트 트리거 회로의 최종 출력(OUT2)은 VCC 레벨이 된다. 또한 상기 출력(OUT2)이 VCC 레벨로 되므로 제 2 블럭(13-2)의 NMOS.TR(N7)은 턴온되어 b노드의 전압레벨은 접지레벨로 되며, 따라서 M2의 노드레벨이 Vtn 이하가 되어야만 도 5에 도시된 바와 같이 제 1 블럭(13-1)의 NMOS.TR(N5)이 턴오프되어 출력(OUT2)이 다시 접지 레벨로 된다.
이상과 같이 M2노드가 도 4에 도시된 바와 같이 스윙을 하더라도 VCC이상이거나 또는 Vtn 이하로 되는 플스윙을 하지 않는이상 상기 출력(OUT2)노드의 레벨은 이전상태를 지속적으로 유지하게 되어 워드라인 및 ATD 펄스가 정상적으로 발생하게 된다. 뿐만아니라 본 발명에 따른 슈미트 트리거 회로는 적용하게 되면 도 5에 도시된 바와 같이 LTPC(Low Trip Point)와 HTP(High Trip Point) 구간을 제 1 블럭(13-1)의 저항(R1)과 제 2 블럭(13-2)의 다이오드 접속의 NMOS.TR(N8)에 의해충분히 확보할수 있다.
이상과 같이 본 발명의 입력버퍼는 출력단측을 슈미트 트리거회로를 적용하여 구성하였기 때문에 출력전압 레벨의 히스테리시스 특성으로 정상이 아닌(abnormal)입력레벨에 대하여서도 입력버퍼의 출력이 바운싱(bouncing)되지 아니하므로 정상적인 펄스를 생성시키고 또한 전류 잡음 면역성이 생기므로 에러유발을 방지할수 있어 디바이스를 안정적으로 동작시킨다는 효과가 있다.

Claims (5)

  1. 패드입력신호를 적어도 한입력으로 하는 NOR 게이트와, 버퍼 출력을 발생하는 인버터를 구비한 입력버퍼에 있어서,
    상기 NOR 게이트의 출력단과 상기 인버터의 입력단 사이에 슈미트 트리거 구동부를 설치하고 상기 인버터의 출력으로부터 피드백되는 신호로 상기 슈미트 트리거 구동부의 구동전압을 제어하여 상기 인버터 출력의 바운싱(bouncing) 발생을 방지하도록 구성함을 특징으로 하는 입력버퍼.
  2. 제 1 항에 있어서,
    상기 슈미트 트리거 구동부는, 상기 NOR 게이트 출력을 입력받아 상기 인버터의 구동신호를 제공하는 제 1 블럭과, 상기 인버터의 출력으로부터 피드백되는 신호를 입력으로 하여 상기 제 1 블럭의 구동전압을 제어하도록 하는 제어신호를 발생하는 제 2 블럭으로 구성함을 특징으로 하는 입력버퍼.
  3. 제 2 항에 있어서,
    상기 제 1 블럭, 제 2 블럭 및 상기 인버터는 슈미트 트리거회로를 구성함을 특징으로 하는 입력버퍼.
  4. 제 2 항에 있어서,
    상기 제 1 블럭은, 상기 게이트(10)의 출력을 각각 게이트 입력으로 하는 제 1 PMOS.TR, 제 1 NMOS.TR, 제 2 NMOS.TR과 상기 제 1 NMOS.TR 및 제 2 NMOS.TR 사이에 연결된 저항을 전원(VCC)과 접지 사이에 직렬로 연결하고, 제 1 PMOS.TR 및 제 1 NMOS.TR의 공통접속점을 상기 인버터의 게이트 입력에 연결하고, 상기 제 2 블럭의 출력은 상기 제 1 NMOS.TR과 저항의 공통접속점에 연결하여 구성함을 특징으로하는 입력버퍼.
  5. 제 2 항에 있어서,
    상기 제 2 블럭은, 상기 인버터의 피드백되는 출력을 게이트 입력으로하는 제 2 PMOS.TR 및 제 3 NMOS.TR과, 상기 제 2 PMOS.TR과 제 3 NMOS.TR 사이에 접속되고 상기 제 2 PMOS의 일단을 게이트에 접속하여 다이오드를 형성한 제 4 NMOS.TR을 전원과 접지사이에 직렬연결하고 상기 제 4 NMOS.TR과 상기 제 3 NMOS.TR의 공통접속점에서 상기 제 2 블럭의 발생하도록 구성함을 특징으로하는 입력버퍼.
KR1020000078523A 2000-12-19 2000-12-19 입력버퍼 KR100695001B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000078523A KR100695001B1 (ko) 2000-12-19 2000-12-19 입력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000078523A KR100695001B1 (ko) 2000-12-19 2000-12-19 입력버퍼

Publications (2)

Publication Number Publication Date
KR20020049366A true KR20020049366A (ko) 2002-06-26
KR100695001B1 KR100695001B1 (ko) 2007-03-14

Family

ID=27683336

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000078523A KR100695001B1 (ko) 2000-12-19 2000-12-19 입력버퍼

Country Status (1)

Country Link
KR (1) KR100695001B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482767B1 (ko) * 2002-07-15 2005-04-14 주식회사 하이닉스반도체 어드레스 버퍼
KR100759781B1 (ko) * 2006-07-06 2007-09-20 삼성전자주식회사 반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력센스앰프 제어방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230000077A (ko) 2021-06-24 2023-01-02 에스케이하이닉스 주식회사 노이즈를 제거할 수 있는 버퍼 회로

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930015328A (ko) * 1991-12-31 1993-07-24 정몽헌 Mos 슈미트 트리거 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100482767B1 (ko) * 2002-07-15 2005-04-14 주식회사 하이닉스반도체 어드레스 버퍼
KR100759781B1 (ko) * 2006-07-06 2007-09-20 삼성전자주식회사 반도체 메모리 장치의 입출력 센스앰프 제어회로 및 입출력센스앰프 제어방법

Also Published As

Publication number Publication date
KR100695001B1 (ko) 2007-03-14

Similar Documents

Publication Publication Date Title
KR100735752B1 (ko) 스윙 리미터
JPH08251001A (ja) 出力ドライブ回路、及びプルアップ駆動トランジスタを制御する方法
KR19990084474A (ko) 저전력 정적 램의 셀 구조
KR0147712B1 (ko) 에스램의 저전압 동작용 비트 라인 회로
KR100695001B1 (ko) 입력버퍼
JP3763081B2 (ja) 入力バッファ
JP3159359B2 (ja) 半導体装置
KR960002334B1 (ko) 반도체 메모리 장치의 입력버퍼
KR100439104B1 (ko) 안티퓨즈 제어 회로
KR100728944B1 (ko) 와이드 전압형 입력 버퍼 회로
KR100406579B1 (ko) 램버스 디램의 출력 버퍼 회로
KR100333387B1 (ko) 출력 버퍼
KR100205094B1 (ko) 반도체 소자의 출력버퍼 회로
KR100239717B1 (ko) 데이타 출력버퍼
KR100242721B1 (ko) 반도체 메모리 장치용 데이터 출력버퍼
KR100239458B1 (ko) 메모리 센스 앰프 구동 회로
KR20230114092A (ko) 출력 신호의 스윙폭 조절이 용이한 출력 버퍼 회로
KR100263675B1 (ko) 반도체메모리소자의출력버퍼
KR100271625B1 (ko) 어드레스 천이 합성회로
US6275394B1 (en) Input circuit
KR100269619B1 (ko) 저전압 검출회로
KR20010004550A (ko) 데이타 출력 버퍼
KR0179810B1 (ko) 메모리의 출력버퍼회로
KR0120586B1 (ko) 데이타 출력버퍼
KR100245274B1 (ko) Sram 장치의 리던던트 프리디코더 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee