KR20160092378A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체장치는 리드동작을 위해 생성되는 리드동작신호, 클럭에 동기하여 생성되는 내부클럭 및 확장제어신호를 입력받아 구간신호 및 제어클럭을 생성하는 출력제어부; 및 상기 구간신호가 인에이블된 구간에서 상기 제어클럭에 응답하여 데이터스트로빙신호를 생성하는 데이터스트로빙신호생성부를 포함하되, 상기 구간신호가 인에이블되는 구간은 상기 확장제어신호에 응답하여 확장된다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 데이터스트로브신호의 출력구간을 안정적으로 확보할 수 있도록 한 반도체장치 및 반도체시스템에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클럭과 동기 되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
처음 제안된 것은 메모리 장치의 외부로부터의 클럭의 상승 엣지(rising edge)에 동기 되어 하나의 데이터 핀에서 클럭의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 클럭의 한 주기에 두 개의 데이터를 처리하는 방식인 디디알(Double Data Rate,DDR) 동기식 메모리 장치가 제안되었다. 디디알(Double Data Rate,DDR) 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클럭의 라이징 엣지(rising edge)와 폴링 엣지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는바, 클럭의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그만큼 고속동작이 구현 가능하다.
한편, 반도체시스템에 있어서, 반도체장치들간 또는 반도체장치와 반도체시스템간의 데이터 교환을 위해 데이터스트로브신호가 사용된다. 데이터스트로브신호는 데이터와 함께 전송되므로, 전송 라인의 지연의 영향을 데이터와 함께 받는다. 따라서, 데이터스트로브신호에 동기하여 데이터를 입출력함으로써 반도체시스템에 있어 데이터 입출력의 안정성이 확보된다.
본 발명은 리드동작 시 데이터스트로브신호가 출력되는 출력구간을 확장할 수 있는 모드를 제공함으로써, 고속동작에서 데이터스트로브신호를 안정적으로 생성할 수 있도록 한 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드 및 클럭을 인가하는 컨트롤러: 및 상기 커맨드에 응답하여 수행되는 리드동작에서 데이터스트로빙신호가 출력되는 출력구간을 설정하는 구간신호와, 상기 출력구간에서 상기 데이터스트로빙신호를 생성하기 위한 제어클럭을 생성하는 반도체장치를 포함하되, 상기 출력구간은 확장제어신호에 응답하여 확장되는 반도체시스템을 제공한다.
또한, 본 발명은 리드동작을 위해 생성되는 리드동작신호, 클럭에 동기하여 생성되는 내부클럭 및 확장제어신호를 입력받아 구간신호 및 제어클럭을 생성하는 출력제어부; 및 상기 구간신호가 인에이블된 구간에서 상기 제어클럭에 응답하여 데이터스트로빙신호를 생성하는 데이터스트로빙신호생성부를 포함하되, 상기 구간신호가 인에이블되는 구간은 상기 확장제어신호에 응답하여 확장되는 반도체장치를 제공한다.
본 발명에 의하면 리드동작 시 데이터스트로브신호가 출력되는 출력구간을 확장할 수 있는 모드를 제공함으로써, 고속동작에서 데이터스트로브신호를 안정적으로 생성할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 출력제어부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 출력제어부에 포함된 출력인에이블신호생성부의 일 실시예에 따른 회로도이다.
도 4는 도 3에 도시된 출력인에이블신호생성부의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 출력제어부에 포함된 제1 신호합성부의 일 실시예에 따른 회로도이다.
도 6은 도 5에 도시된 제1 신호합성부의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2에 도시된 출력제어부에 포함된 제2 신호합성부의 일 실시예에 따른 회로도이다.
도 8은 도 7에 도시된 제2 신호합성부의 동작을 설명하기 위한 타이밍도이다.
도 9 는 도 2에 도시된 출력제어부에 포함된 제3 신호합성부의 일 실시예에 따른 회로도이다.
도 10은 도 9에 도시된 제3 신호합성부의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 2에 도시된 출력제어부에 포함된 구간신호출력부의 일 실시예에 따른 회로도이다.
도 12 는 도 11에 도시된 구간신호출력부의 동작을 설명하기 위한 타이밍도이다.
도 13 및 도 14는 도 1에 개시된 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체시스템은 컨트롤러(11) 및 반도체장치(12)를 포함할 수 있다. 반도체장치(12)는 커맨드디코더(121), 모드레지스터(122), 내부클럭생성부(123), 출력제어부(124) 및 데이터스트로브신호생성부(125)를 포함할 수 있다.
컨트롤러(11)는 커맨드어드레스라인(CA)을 통해 커맨드를 반도체장치(12)에 인가할 수 있다. 커맨드어드레스라인(CA)은 커맨드 및 어드레스 중 적어도 하나를 전송할 수 있다. 컨트롤러(11)는 클럭(CLK)을 반도체장치(12)에 인가할 수 있다.
커맨드디코더(121)는 컨트롤러(11)로부터 커맨드어드레스라인(CA)을 통해 커맨드를 입력받아, 디코딩하여 리드동작신호(ERT) 및 모드레지스터라이트신호(MRW)를 생성할 수 있다. 리드동작신호(ERT)는 리드동작 수행을 위해 인에이블되는 신호이고, 모드레지스터라이트신호(MRW)는 모드레지스터(122)에 정보 저장을 위해 인에이블되는 신호이다.
모드레지스터(122)는 모드레지스터라이트신호(MRW)가 인에이블되는 경우 커맨드어드레스라인(CA)을 통해 인가된 신호로부터 제1 내지 제4 리드레이턴시(RL<1:4>)를 추출하여 저장할 수 있다. 모드레지스터(122)는 저장된 제1 내지 제4 리드레이턴시(RL<1:4>)를 출력제어부(124)에 인가할 수 있다.
내부클럭생성부(123)는 클럭(CLK)을 입력받아 제1 내부클럭(RCLK) 및 제2 내부클럭(FCLK)을 생성할 수 있다. 제1 내부클럭(RCLK)은 클럭(CLK)의 라이징에지(rising edge)에 동기하여 발생하고, 제2 내부클럭(FCLK)은 클럭(CLK)의 폴링에지(falling edge)에 동기하여 발생하는 것이 바람직하다.
출력제어부(124)는 리드동작신호(ERT), 제1 내지 제4 리드레이턴시(RL<1:4>), 확장제어신호(EXP_CNT), 제1 내부클럭(RCLK) 및 제2 내부클럭(FCLK)을 입력받아 구간신호(QSOFF), 제1 제어클럭(RCLK_CNT) 및 제2 제어클럭(FCLK_CNT)을 생성할 수 있다. 구간신호(QSOFF)는 제1 제어클럭(RCLK_CNT) 및 제2 제어클럭(FCLK_CNT)이 생성되는 출력구간을 설정할 수 있다. 출력구간은 구간신호(QSOFF)가 인에이블되는 구간으로 설정될 수 있고, 확장제어신호(EXP_CNT)가 인에이블되는 경우 확장될 수 있다. 예를 들어, 구간신호(QSOFF)가 인에이블되는 출력구간은 확장제어신호(EXP_CNT)가 디스에이블되는 경우보다 인에이블된 경우가 제1 내부클럭(RCLK)의 한주기 구간만큼 확장되도록 설정될 수 있다.
데이터스트로브신호생성부(125)는 구간신호(QSOFF)가 인에이블되는 출력구간동안 제1 제어클럭(RCLK_CNT) 및 제2 제어클럭(FCLK_CNT)에 동기하여 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)를 생성할 수 있다. 제1 데이터스트로브신호(DQS_t)는 제1 제어클럭(RCLK_CNT)에 동기하여 로직로우레벨에서 로직하이레벨로 천이하고, 제2 제어클럭(FCLK_CNT)에 동기하여 로직하이레벨에서 로직로우레벨로 천이하도록 생성될 수 있다. 제2 데이터스트로브신호(DQS_c)는 제1 데이터스트로브신호(DQS_t)의 반전된 위상을 갖도록 생성될 수 있다.
도 2를 참고하면 출력제어부(124)는 출력신호생성부(21), 부구간신호출력(22), 제1 제어클럭생성부(23) 및 제2 제어클럭생성부(24)를 포함한다.
출력신호생성부(21)는 출력인에이블신호생성부(211), 선택부(212), 제1 시프터(213), 제2 시프터(214) 및 제3 시프터(215)를 포함할 수 있다. 출력인에이블신호생성부(211)는 리드동작신호(ERT)에 응답하여 순차적으로 시프팅되는 제1 내지 제4 출력인에이블신호(OE<1:4>)를 생성할 수 있다. 출력인에이블신호생성부(211)의 보다 구체적인 구성 및 동작은 도 3 및 도 4를 참고하여 후술한다. 선택부(212)는 제1 내지 제4 리드레이턴시(RL<1:4>)에 응답하여 제1 내지 제4 출력인에이블신호(OE<1:4>) 중 하나를 제1 폴링출력신호(FOUT1)로 선택하여 출력할 수 있다. 예를 들어, 선택부(212)는 제1 리드레이턴시(RL<1>)가 인에이블되는 경우 제1 출력인에이블신호(OE<1>)를 제1 폴링출력신호(FOUT1)로 선택하여 출력하고, 제2 리드레이턴시(RL<2>)가 인에이블되는 경우 제2 출력인에이블신호(OE<2>)를 제1 폴링출력신호(FOUT1)로 선택하여 출력할 수 있다. 제1 시프터(213)는 제1 폴링출력신호(FOUT1)를 제1 내부클럭(RCLK)의 한주기 구간만큼 시프팅하여 제1 라이징출력신호(ROUT1)를 출력할 수 있다. 제2 시프터(214)는 제1 라이징출력신호(ROUT1)를 제1 내부클럭(RCLK)의 반주기 구간만큼 시프팅하여 제2 폴링출력신호(FOUT2)를 출력할 수 있다. 제2 시프터(214)는 제1 라이징출력신호(ROUT1)를 제1 내부클럭(RCLK)의 한주기 구간만큼 시프팅하여 제2 라이징출력신호(ROUT2)를 출력할 수 있다. 제3 시프터(215)는 제2 라이징출력신호(ROUT2)를 제1 내부클럭(RCLK)의 반주기 구간만큼 시프팅하여 제3 폴링출력신호(FOUT3)를 출력할 수 있다. 제3 시프터(215)는 제2 라이징출력신호(ROUT2)를 제1 내부클럭(RCLK)의 한주기 구간만큼 시프팅하여 제3 라이징출력신호(ROUT3)를 출력할 수 있다.
구간신호출력부(22)는 제1 신호합성부(221) 및 구간신호출력부(222)를 포함한다. 제1 신호합성부(221)는 확장제어신호(EXP_CNT)가 디스에이블된 상태에서는 제1 라이징출력신호(ROUT1)를 버퍼링하여 제1 합성신호(SYN1)로 출력할 수 있다. 제1 신호합성부(221)는 확장제어신호(EXP_CNT)가 인에이블된 상태에서는 제1 라이징출력신호(ROUT1) 및 제2 라이징출력신호(ROUT2) 중 적어도 하나가 인에이블된 상태에서 인에이블되는 제1 합성신호(SYN1)를 생성할 수 있다. 구간신호출력부(222)는 제1 합성신호(SYN1) 및 제3 합성신호(SYN3) 중 적어도 하나가 인에이블된 상태에서 인에이블되는 구간신호(QSOFF)를 출력할 수 있다. 제1 신호합성부(221)의 보다 구체적인 구성 및 동작은 도 5 및 도 6을 참고하여 후술한다. 구간신호출력부(222)의 보다 구체적인 구성 및 동작은 도 11 및 도 12를 참고하여 후술한다.
제1 제어클럭생성부(23)는 제2 신호합성부(231) 및 제1 클럭샘플링부(232)를 포함한다. 제2 신호합성부(231)는 확장제어신호(EXP_CNT)가 디스에이블된 상태에서는 제2 폴링출력신호(FOUT2)를 버퍼링하여 제2 합성신호(SYN2)로 출력할 수 있다. 제2 신호합성부(231)는 확장제어신호(EXP_CNT)가 인에이블된 상태에서는 제2 폴링출력신호(FOUT2) 및 제3 폴링출력신호(FOUT3) 중 적어도 하나가 인에이블된 상태에서 인에이블되는 제2 합성신호(SYN2)를 생성할 수 있다. 제1 클럭샘플링부(232)는 제2 합성신호(SYN2)가 인에이블된 상태에서 제1 내부클럭(RCLK)을 버퍼링하여 제1 제어클럭(RCLK_CNT)으로 출력할 수 있다. 제2 신호합성부(231)의 보다 구체적인 구성 및 동작은 도 7 및 도 8을 참고하여 후술한다.
제2 제어클럭생성부(24)는 제3 신호합성부(241) 및 제2 클럭샘플링부(242)를 포함한다. 제3 신호합성부(241)는 확장제어신호(EXP_CNT)가 디스에이블된 상태에서는 제2 라이징출력신호(ROUT2)를 버퍼링하여 제3 합성신호(SYN3)로 출력하고, 확장제어신호(EXP_CNT)가 인에이블된 상태에서는 제2 라이징출력신호(ROUT2) 및 제3 라이징출력신호(ROUT3) 중 적어도 하나가 인에이블된 상태에서 인에이블되는 제3 합성신호(SYN3)를 생성할 수 있다. 제2 클럭샘플링부(242)는 제3 합성신호(SYN3)가 인에이블된 상태에서 제2 내부클럭(FCLK)을 버퍼링하여 제2 제어클럭(FCLK_CNT)으로 출력할 수 있다. 제3 신호합성부(241)의 보다 구체적인 구성 및 동작은 도 9 및 도 10을 참고하여 후술한다.
도 3를 참고하면 출력인에이블신호생성부(211)는 전치신호생성부(31) 및 출력인에이블신호시프팅부(32)를 포함할 수 있다. 전치신호생성부(31)는 인버터(IV31), PMOS 트랜지스터(P31) 및 NMOS 트랜지스터들(N31, N32)을 포함할 수 있다. 전치신호생성부(31)는 리드동작 수행을 위해 리드동작신호(ERT)가 로직하이레벨로 인에이블되는 시점부터 버스트랭쓰종료신호(BL_END)가 로직하이레벨로 인에이블되는 시점까지의 구간동안 로직하이레벨로 인에이블되는 전치신호(OE_PRE)를 생성할 수 있다. 버스트랭쓰종료신호(BL_END)는 모드레지스터(122)에 저장된 버스트랭쓰(Burst Length) 정보에 따라 리드동작 시 데이터의 출력이 종료된 후 인에이블되도록 설정된 신호이다. 출력인에이블신호시프팅부(32)는 전치신호(OE_PRE)를 순차적으로 시프팅하여 제1 내지 제4 출력인에이블신호(OE<1:4>)를 생성할 수 있다.
도 4를 참고하면 전치신호(OE_PRE)는 t41 시점에서 리드동작신호(ERT)에 동기하여 로직하이레벨로 인에이블되어 생성되고, 제1 내지 제4 출력인에이블신호(OE<1:4>)는 전치신호(OE_PRE)가 순차적으로 시프팅되어 생성됨을 확인할 수 있다. 제1 출력인에이블신호(OE<1>)는 전치신호(OE_PRE)가 클럭(CLK)의 반주기구간만큼 시프팅되어 t42 시점에서 로직하이레벨로 인에이블된다. 제2 출력인에이블신호(OE<2>)는 제1 출력인에이블신호(OE<1>)가 클럭(CLK)의 반주기구간만큼 시프팅되어 t43 시점에서 로직하이레벨로 인에이블된다. 제3 출력인에이블신호(OE<3>)는 제2 출력인에이블신호(OE<2>)가 클럭(CLK)의 반주기구간만큼 시프팅되어 t44 시점에서 로직하이레벨로 인에이블된다. 제4 출력인에이블신호(OE<4>)는 제3 출력인에이블신호(OE<3>)가 클럭(CLK)의 반주기구간만큼 시프팅되어 t45 시점에서 로직하이레벨로 인에이블된다.
도 5를 참고하면 제1 신호합성부(221)는 인버터(IV51) 및 낸드게이트들(NAND51, NAND52, NAND53, NAND54)을 포함할 수 있다. 제1 신호합성부(221)는 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 상태에서는 제1 라이징출력신호(ROUT1)를 낸드게이트들(NAND51, NAND54)을 통해 버퍼링하여 제1 합성신호(SYN1)로 출력할 수 있다. 제1 신호합성부(221)는 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블된 상태에서는 제1 라이징출력신호(ROUT1) 및 제2 라이징출력신호(ROUT2) 중 적어도 하나가 로직하이레벨로 인에이블된 상태에서 로직하이레벨로 인에이블되는 제1 합성신호(SYN1)를 생성할 수 있다.
도 6을 참고하면 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 상태에서는 제1 합성신호(SYN1)가 제1 라이징출력신호(ROUT1)와 마찬가지로 t61~t62 구간동안 로직하이레벨로 인에이블됨을 확인할 수 있다. 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블된 상태에서는 제1 합성신호(SYN1)가 제1 라이징출력신호(ROUT1)가 로직하이레벨로 인에이블되는 t63 시점부터 제2 라이징출력신호(ROUT2)가 로직로우레벨로 디스에이블되는 t64 시점까지의 구간동안 로직하이레벨로 인에이블됨을 확인할 수 있다.
도 7을 참고하면 제2 신호합성부(231)는 인버터(IV71) 및 낸드게이트들(NAND71, NAND72, NAND73, NAND74)을 포함할 수 있다. 제2 신호합성부(231)는 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 상태에서는 제2 폴링출력신호(FOUT2)를 낸드게이트들(NAND71, NAND74)을 통해 버퍼링하여 제2 합성신호(SYN2)로 출력할 수 있다. 제2 신호합성부(231)는 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블된 상태에서는 제2 폴링출력신호(FOUT2) 및 제3 폴링출력신호(FOUT3) 중 적어도 하나가 로직하이레벨로 인에이블된 상태에서 로직하이레벨로 인에이블되는 제2 합성신호(SYN2)를 생성할 수 있다.
도 8을 참고하면 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 상태에서는 제2 합성신호(SYN2)가 제2 폴링출력신호(FOUT2)와 마찬가지로 t81~t82 구간동안 로직하이레벨로 인에이블됨을 확인할 수 있다. 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블된 상태에서는 제2 합성신호(SYN2)가 제2 폴링출력신호(FOUT2)가 로직하이레벨로 인에이블되는 t83 시점부터 제3 폴링출력신호(FOUT3) 가 로직로우레벨로 디스에이블되는 t84 시점까지의 구간동안 로직하이레벨로 인에이블됨을 확인할 수 있다.
도 9를 참고하면 제3 신호합성부(241)는 인버터(IV91) 및 낸드게이트들(NAND91, NAND92, NAND93, NAND94)을 포함할 수 있다. 제3 신호합성부(241)는 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 상태에서는 제2 라이징출력신호(ROUT2)를 낸드게이트들(NAND91, NAND94)을 통해 버퍼링하여 제3 합성신호(SYN3)로 출력할 수 있다. 제3 신호합성부(241)는 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블된 상태에서는 제2 라이징출력신호(ROUT2) 및 제3 라이징출력신호(ROUT3) 중 적어도 하나가 로직하이레벨로 인에이블된 상태에서 로직하이레벨로 인에이블되는 제3 합성신호(SYN3)를 생성할 수 있다.
도 10을 참고하면 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 상태에서는 제3 합성신호(SYN3)가 제2 라이징출력신호(ROUT2)와 마찬가지로 t101~t102 구간동안 로직하이레벨로 인에이블됨을 확인할 수 있다. 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블된 상태에서는 제3 합성신호(SYN3)가 제2 라이징출력신호(ROUT2)가 로직하이레벨로 인에이블되는 t103 시점부터 제3 라이징출력신호(ROUT3)가 로직하이레벨로 인에이블되는 t104 시점까지의 구간동안 로직하이레벨로 인에이블됨을 확인할 수 있다.
도 11을 참고하면 구간신호출력부(222)는 인버터들(IV111, IV112, IV113) 및 낸드게이트(NAND111)를 포함할 수 있다. 구간신호출력부(222)는 제1 합성신호(SYN1) 및 제3 합성신호(SYN3) 중 적어도 하나가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 구간신호(QSOFF)를 생성할 수 있다.
도 12를 참고하면 구간신호(QSOFF)는 제1 합성신호(SYN1) 및 제3 합성신호(SYN3) 중 적어도 하나가 로직하이레벨로 인에이블되는 t121~t122 구간동안 로직로우레벨로 생성됨을 확인할 수 있다. t121~t122 구간은 제1 제어클럭(RCLK_CNT) 및 제2 제어클럭(FCLK_CNT)이 생성되는 출력구간으로 설정될 수 있다.
이상 살펴본 바와 같이 구성된 반도체시스템의 동작을 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블된 경우와 로직하이레벨로 인에이블된 경우로 나누어 도 13 및 도 14를 통해 살펴보면 다음과 같다.
도 13에 도시된 바와 같이, t131 시점에서 제1 폴링출력신호(FOUT1)가 로직하이레벨로 인에이블된 상태에서 확장제어신호(EXP_CNT)가 로직로우레벨로 디스에이블되면 제1 합성신호(SYN1)는 제1 라이징출력신호(ROUT1)의 라이징에지에 동기하여 t132 시점에서 인에이블되고, 제2 합성신호(SYN2)는 제2 폴링출력신호(FOUT2)의 라이징에지에 동기하여 t133 시점에서 인에이블되며, 제3 합성신호(SYN3)는 제2 라이징출력신호(ROUT2)의 라이징에지에 동기하여 t134 시점에서 인에이블된다. 따라서, 구간신호(QSOFF)가 로직로우레벨로 인에이블되는 출력구간은 제1 합성신호(SYN1) 및 제3 합성신호(SYN3) 중 적어도 하나가 로직하이레벨로 인에이블되는 t132~t135 구간으로 설정된다. t132~t135 구간으로 설정된 출력구간동안 제1 제어클럭(RCLK_CNT) 및 제2 제어클럭(FCLK_CNT)이 생성된다. 또한, t132~t135 구간으로 설정된 출력구간동안 제1 제어클럭(RCLK_CNT)에 동기하여 로직로우레벨에서 로직하이레벨로 천이하고, 제2 제어클럭(FCLK_CNT)에 동기하여 로직하이레벨에서 로직로우레벨로 천이하는 제1 데이터스트로브신호(DQS_t)가 생성된다. 제2 데이터스트로브신호(DQS_c)는 제1 데이터스트로브신호(DQS_t)의 반전된 위상을 갖도록 생성된다.
도 14에 도시된 바와 같이, t141 시점에서 제1 폴링출력신호(FOUT1)가 로직하이레벨로 인에이블되어 생성된 상태에서 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블되면 제1 합성신호(SYN1)는 제1 라이징출력신호(ROUT1)의 라이징에지에 동기하여 t142 시점에서 인에이블되고, 제2 라이징출력신호(ROUT2)의 폴링에지에 동기하여 t145 시점에서 디스에이블된다. 제2 합성신호(SYN2)는 제2 폴링출력신호(FOUT2)의 라이징에지에 동기하여 t143 시점에서 인에이블되며, 제3 폴링출력신호(FOUT3)의 폴링에지에 동기하여 t146 시점에서 디스에이블된다. 제3 합성신호(SYN3)는 제2 라이징출력신호(ROUT2)의 라이징에지에 동기하여 t144 시점에서 인에이블되고, 제3 라이징출력신호(ROUT3)의 폴링에지에 동기하여 t147 시점에서 디스에이블된다. 따라서, 구간신호(QSOFF)가 로직로우레벨로 인에이블되는 출력구간은 제1 합성신호(SYN1) 및 제3 합성신호(SYN3) 중 적어도 하나가 로직하이레벨로 인에이블되는 t142~t147 구간으로 설정된다. t142~t147 구간으로 설정된 출력구간동안 제1 제어클럭(RCLK_CNT) 및 제2 제어클럭(FCLK_CNT)이 생성된다. 또한, t142~t147 구간으로 설정된 출력구간동안 제1 제어클럭(RCLK_CNT)에 동기하여 로직로우레벨에서 로직하이레벨로 천이하고, 제2 제어클럭(FCLK_CNT)에 동기하여 로직하이레벨에서 로직로우레벨로 천이하는 제1 데이터스트로브신호(DQS_t)가 생성된다. 제2 데이터스트로브신호(DQS_c)는 제1 데이터스트로브신호(DQS_t)의 반전된 위상을 갖도록 생성된다.
이상 살펴본 반도체시스템은 리드동작 시 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 출력되는 출력구간을 확장할 수 있는 모드를 제공한다. 즉, 확장제어신호(EXP_CNT)가 로직하이레벨로 인에이블되면 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 출력되는 출력구간이 제1 내부클럭(RCLK) 또는 제2 내부클럭(FCLK)의 한주기 구간만큼의 구간만큼 확장되도록 설정할 수 있다. 제1 데이터스트로브신호(DQS_t) 및 제2 데이터스트로브신호(DQS_c)가 출력되는 출력구간이 확장되는 경우 고속동작에서도 데이터스트로브신호를 안정적으로 생성되어 반도체장치(12)에서 컨트롤러(11)로 데이터가 안정적으로 전달될 수 있다.
11: 컨트롤러 12: 반도체장치
121: 커맨드디코더 122: 모드레지스터
123: 내부클럭생성부 124: 출력제어부
125: 데이터스트로브신호생성부
21: 출력신호생성부 22: 구간신호출력부
23: 제1 제어클럭생성부 24: 제2 제어클럭생성부
211: 출력인에이블신호생성부 212: 선택부
213: 제1 시프터 214: 제2 시프터
215: 제3 시프터 221: 제1 신호합성부
222: 구간신호출력부 231: 제2 신호합성부
232: 제1 클럭샘플링부 241: 제3 신호합성부
242: 제2 클럭샘플링부 31: 전치신호생성부
32: 출력인에이블신호시프팅부

Claims (20)

  1. 커맨드 및 클럭을 인가하는 컨트롤러: 및
    상기 커맨드에 응답하여 수행되는 리드동작에서 데이터스트로빙신호가 출력되는 출력구간을 설정하는 구간신호와, 상기 출력구간에서 상기 데이터스트로빙신호를 생성하기 위한 제어클럭을 생성하는 반도체장치를 포함하되, 상기 출력구간은 확장제어신호에 응답하여 확장되는 반도체시스템.
  2. 제 1 항에 있어서, 상기 확장제어신호가 인에이블되는 경우 상기 출력구간이 확장되어 상기 데이터스트로빙신호를 생성하기 위한 제어클럭이 생성되는 구간이 확장되는 반도체시스템.
  3. 제 1 항에 있어서, 상기 데이터스트로빙신호는 상기 컨트롤러로 전달되는 반도체시스템.
  4. 제 1 항에 있어서, 상기 반도체장치는
    상기 리드동작을 위해 생성되는 리드동작신호, 상기 클럭에 동기하여 생성되는 내부클럭 및 상기 확장제어신호를 입력받아 상기 구간신호 및 상기 제어클럭을 생성하는 출력제어부; 및
    상기 구간신호가 인에이블된 구간에서 상기 제어클럭에 응답하여 상기 컨트롤러로 출력되는 상기 데이터스트로빙신호를 생성하는 데이터스트로빙신호생성부를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 반도체장치는
    상기 커맨드를 디코딩하여 상기 리드동작신호 또는 모드레지스터라이트신호를 생성하는 커맨드디코더;
    상기 모드레지스터라이트신호에 응답하여 상기 커맨드로부터 리드레이턴시신호를 추출하여 저장하고, 상기 출력제어부로 출력하는 모드레지스터; 및
    상기 클럭으로부터 제1 내부클럭 및 제2 내부클럭을 생성하는 내부클럭생성부를 더 포함하는 반도체시스템.
  6. 제 4 항에 있어서, 상기 출력제어부는
    상기 리드동작신호, 리드레이턴시신호 및 상기 내부클럭에 응답하여 제1 내지 제3 라이징출력신호 및 제1 내지 제3 폴링출력신호를 생성하는 출력신호생성부를 포함하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 제1 라이징출력신호는 상기 제1 폴링출력신호를 상기 내부클럭의 한주기 구간만큼 시프팅시켜 생성하고, 상기 제2 폴링출력신호는 상기 제1 라이징출력신호를 상기 내부클럭의 반주기 구간만큼 시프팅시켜 생성하며, 상기 제2 라이징출력신호는 상기 제1 라이징출력신호를 상기 내부클럭의 한주기 구간만큼 시프팅시켜 생성하고, 상기 제3 폴링출력신호는 상기 제2 라이징출력신호를 상기 내부클럭의 반주기 구간만큼 시프팅시켜 생성하며, 상기 제3 라이징출력신호는 상기 제2 라이징출력신호를 상기 내부클럭의 한주기 구간만큼 시프팅시켜 생성하는 반도체시스템.
  8. 제 6 항에 있어서, 상기 출력신호생성부는
    상기 리드동작신호로부터 출력인에이블신호를 생성하는 출력인에이블신호생성부;
    상기 리드레이턴시신호에 응답하여 상기 출력인에이블신호로부터 상기 제1 폴링출력신호를 선택하는 선택부;
    상기 제1 폴링출력신호를 상기 내부클럭에 동기하여 시프팅하여 상기 제1 라이징출력신호를 생성하는 제1 시프터;
    상기 제1 라이징출력신호를 상기 내부클럭에 동기하여 시프팅하여 상기 제2 폴링출력신호 및 상기 제2 라이징출력신호를 생성하는 제2 시프터; 및
    상기 제2 라이징출력신호를 상기 내부클럭에 동기하여 시프팅하여 상기 제3 폴링출력신호 및 상기 제3 라이징출력신호를 생성하는 제3 시프터를 포함하는 반도체시스템.
  9. 제 6 항에 있어서, 상기 출력제어부는
    상기 확장제어신호에 응답하여 상기 제1 라이징출력신호 및 상기 제2 라이징출력신호로부터 제1 합성신호를 생성하고, 상기 제1 합성신호 및 제3 합성신호에 응답하여 상기 구간신호를 생성하는 구간신호출력부;
    상기 확장제어신호에 응답하여 상기 제2 폴링출력신호 및 상기 제3 폴링출력신호로부터 제2 합성신호를 생성하고, 상기 제2 합성신호에 응답하여 클럭의 라이징에지에 동기하여 생성되는 제1 내부클럭을 샘플링하여 제1 제어클럭을 생성하는 제1 제어클럭생성부; 및
    상기 확장제어신호에 응답하여 상기 제2 라이징출력신호 및 상기 제3 라이징출력신호로부터 상기 제3 합성신호를 생성하고, 상기 제3 합성신호에 응답하여 클럭의 폴링에지에 동기하여 생성되는 제2 내부클럭을 샘플링하여 제2 제어클럭을 생성하는 제2 제어클럭생성부를 포함하는 반도체시스템.
  10. 제 9 항에 있어서, 상기 구간신호출력부는
    상기 확장제어신호가 디스에이블된 상태에서는 상기 제1 라이징출력신호를 버퍼링하여 상기 제1 합성신호로 출력하고, 상기 확장제어신호가 인에이블된 상태에서는 상기 제1 라이징출력신호 및 상기 제2 라이징출력신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 제1 합성신호를 생성하는 제1 신호합성부; 및
    상기 제1 합성신호 및 상기 제3 합성신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 구간신호를 출력하는 구간신호출력부를 포함하는 반도체시스템.
  11. 제 9 항에 있어서, 상기 제1 제어클럭생성부는
    상기 확장제어신호가 디스에이블된 상태에서는 상기 제2 폴링출력신호를 버퍼링하여 상기 제2 합성신호로 출력하고, 상기 확장제어신호가 인에이블된 상태에서는 상기 제2 폴링출력신호 및 상기 제3 폴링출력신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 제2 합성신호를 생성하는 제2 신호합성부; 및
    상기 제2 합성신호가 인에이블된 상태에서 상기 제1 내부클럭을 버퍼링하여 상기 제1 제어클럭으로 출력하는 제1 클럭샘플링부를 포함하는 반도체시스템.
  12. 제 9 항에 있어서, 상기 제2 제어클럭생성부는
    상기 확장제어신호가 디스에이블된 상태에서는 상기 제2 라이징출력신호를 버퍼링하여 상기 제3 합성신호로 출력하고, 상기 확장제어신호가 인에이블된 상태에서는 상기 제2 라이징출력신호 및 상기 제3 라이징출력신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 제3 합성신호를 생성하는 제3 신호합성부; 및
    상기 제3 합성신호가 인에이블된 상태에서 상기 제2 내부클럭을 버퍼링하여 상기 제2 제어클럭으로 출력하는 제2 클럭샘플링부를 포함하는 반도체시스템.
  13. 리드동작을 위해 생성되는 리드동작신호, 클럭에 동기하여 생성되는 내부클럭 및 확장제어신호를 입력받아 구간신호 및 제어클럭을 생성하는 출력제어부; 및
    상기 구간신호가 인에이블된 구간에서 상기 제어클럭에 응답하여 데이터스트로빙신호를 생성하는 데이터스트로빙신호생성부를 포함하되, 상기 구간신호가 인에이블되는 구간은 상기 확장제어신호에 응답하여 확장되는 반도체장치.
  14. 제 13 항에 있어서,
    커맨드를 디코딩하여 상기 리드동작신호 또는 모드레지스터라이트신호를 생성하는 커맨드디코더;
    상기 모드레지스터라이트신호에 응답하여 상기 커맨드로부터 리드레이턴시신호를 추출하여 저장하고, 상기 출력제어부로 출력하는 모드레지스터; 및
    상기 클럭으로부터 제1 내부클럭 및 제2 내부클럭을 생성하는 내부클럭생성부를 더 포함하는 반도체장치.
  15. 제 13 항에 있어서, 상기 출력제어부는
    상기 리드동작신호, 리드레이턴시신호 및 상기 내부클럭에 응답하여 제1 내지 제3 라이징출력신호 및 제1 내지 제3 폴링출력신호를 생성하는 출력신호생성부를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제1 라이징출력신호는 상기 제1 폴링출력신호를 상기 내부클럭의 한주기 구간만큼 시프팅시켜 생성하고, 상기 제2 폴링출력신호는 상기 제1 라이징출력신호를 상기 내부클럭의 반주기 구간만큼 시프팅시켜 생성하며, 상기 제2 라이징출력신호는 상기 제1 라이징출력신호를 상기 내부클럭의 한주기 구간만큼 시프팅시켜 생성하고, 상기 제3 폴링출력신호는 상기 제2 라이징출력신호를 상기 내부클럭의 반주기 구간만큼 시프팅시켜 생성하며, 상기 제3 라이징출력신호는 상기 제2 라이징출력신호를 상기 내부클럭의 한주기 구간만큼 시프팅시켜 생성하는 반도체장치.
  17. 제 15 항에 있어서, 상기 출력신호생성부는
    상기 리드동작신호로부터 출력인에이블신호를 생성하는 출력인에이블신호생성부;
    상기 리드레이턴시신호에 응답하여 상기 출력인에이블신호로부터 상기 제1 폴링출력신호를 선택하는 선택부;
    상기 제1 폴링출력신호를 상기 내부클럭에 동기하여 시프팅하여 상기 제1 라이징출력신호를 생성하는 제1 시프터;
    상기 제1 라이징출력신호를 상기 내부클럭에 동기하여 시프팅하여 상기 제2 폴링출력신호 및 상기 제2 라이징출력신호를 생성하는 제2 시프터; 및
    상기 제2 라이징출력신호를 상기 내부클럭에 동기하여 시프팅하여 상기 제3 폴링출력신호 및 상기 제3 라이징출력신호를 생성하는 제3 시프터를 포함하는 반도체장치.
  18. 제 15 항에 있어서, 상기 출력제어부는
    상기 확장제어신호에 응답하여 상기 제1 라이징출력신호 및 상기 제2 라이징출력신호로부터 제1 합성신호를 생성하고, 상기 제1 합성신호 및 제3 합성신호에 응답하여 상기 구간신호를 생성하는 구간신호출력부;
    상기 확장제어신호에 응답하여 상기 제2 폴링출력신호 및 상기 제3 폴링출력신호로부터 제2 합성신호를 생성하고, 상기 제2 합성신호에 응답하여 클럭의 라이징에지에 동기하여 생성되는 제1 내부클럭을 샘플링하여 제1 제어클럭을 생성하는 제1 제어클럭생성부; 및
    상기 확장제어신호에 응답하여 상기 제2 라이징출력신호 및 상기 제3 라이징출력신호로부터 상기 제3 합성신호를 생성하고, 상기 제3 합성신호에 응답하여 클럭의 폴링에지에 동기하여 생성되는 제2 내부클럭을 샘플링하여 제2 제어클럭을 생성하는 제2 제어클럭생성부를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 구간신호출력부는
    상기 확장제어신호가 디스에이블된 상태에서는 상기 제1 라이징출력신호를 버퍼링하여 상기 제1 합성신호로 출력하고, 상기 확장제어신호가 인에이블된 상태에서는 상기 제1 라이징출력신호 및 상기 제2 라이징출력신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 제1 합성신호를 생성하는 제1 신호합성부; 및
    상기 제1 합성신호 및 상기 제3 합성신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 구간신호를 출력하는 구간신호출력부를 포함하는 반도체장치.
  20. 제 18 항에 있어서, 상기 제1 제어클럭생성부는
    상기 확장제어신호가 디스에이블된 상태에서는 상기 제2 폴링출력신호를 버퍼링하여 상기 제2 합성신호로 출력하고, 상기 확장제어신호가 인에이블된 상태에서는 상기 제2 폴링출력신호 및 상기 제3 폴링출력신호 중 적어도 하나가 인에이블된 상태에서 인에이블되는 상기 제2 합성신호를 생성하는 제2 신호합성부; 및
    상기 제2 합성신호가 인에이블된 상태에서 상기 제1 내부클럭을 버퍼링하여 상기 제1 제어클럭으로 출력하는 제1 클럭샘플링부를 포함하는 반도체장치.
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