KR20180072239A - 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법 - Google Patents

반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법 Download PDF

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Abstract

반도체 메모리 장치의 데이터 정렬 회로는 데이터 샘플링 회로, 분주 회로, 선택 신호 생성기 및 데이터 정렬 블록을 포함한다. 상기 데이터 샘플링 회로는 메모리 컨트롤러로부터 직렬 입력되는 데이터를 데이터 스트로브 신호에 기초하여 샘플링하여 데이터 시퀀스로 제공한다. 상기 분주 회로는 상기 메모리 컨트롤러로부터 제공되는 클럭 신호를 분주하고, 분주된 클럭 신호를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 정렬 제어 신호를 생성한다. 상기 선택 신호 생성기는 상기 데이터 스트로브 신호의 에지와 상기 정렬 제어 신호의 논리 레벨에 기초하여 선택 신호를 제공한다. 상기 데이터 정렬 블록은 상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 기초하여 상기 데이터 시퀀스를 병렬로 정렬하여 내부 데이터를 생성한다. 상기 클럭 신호는 상기 반도체 메모리 장치에서 상기 메모리 컨트롤러로부터의 커맨드를 샘플링하는데 사용한다.

Description

반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법{Data alignment circuit of a semiconductor memory device, semiconductor memory device and method of aligning data in a semiconductor memory device}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 정렬 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 데이터 정렬 방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 장치는 점차 집적도가 증가하고 있을 뿐만 아니라, 반도체 메모리 장치를 이용하여 데이터를 기록하거나 독출하는 장치들, 예컨대 중앙 처리 장치(CPU)등의 동작 속도가 증가함에 따라 대역폭(bandwidth) 또한 증가하고 있다. 예컨대, 반도체 메모리 장치의 일예로서 DRAM(dynamic random access memory)은 전원이 차단되는 경우 저장하고 있는 데이터를 소실하는 휘발성이지만, 집적화에 유리하고 고속으로 데이터를 기록하거나 독출할 수 있는 점에서 중앙 처리 장치(CPU)의 캐쉬 메모리로서 사용될 수 있다.
동기식 반도체 메모리 장치는 데이터와 함께 수신되는 클락 신호를 이용하여 수신되는 데이터를 처리할 수 있다. 대역폭을 증가시키기 위하여, 동기식 메모리는 상기 클락 신호의 상승 에지 및 하강 에지에서 각각 데이터를 처리하는 DDR(double data rate) 방식을 채택할 수 있다. DDR 동기식 메모리 장치는 상기 클락 신호의 주파수를 증가시키지 않으면서도 대역폭을 2배 증가시킬 수 있다. 한편, DDR 동기식 메모리 장치뿐만 아니라 DDR 동기식 메모리 장치와 통신하는 메모리 컨트롤러 또한 DDR 방식을 지원할 수 있고, DDR 방식에 따라 데이터를 전송하거나 수신할 수 있다.
이에 따라, 본 발명의 일 목적은 안정성과 성능을 향상시킬 수 있는 반도체 메모리 장치의 데이터 정렬 회로를 제공하는데 있다.
본 발명의 일 목적은 상기 데이터 정렬 회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 안정성과 성능을 향상시킬 수 있는 반도체 메모리 장치의 데이터 정렬 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 정렬 회로는 데이터 샘플링 회로, 분주 회로, 선택 신호 생성기 및 데이터 정렬 블록을 포함한다. 상기 데이터 샘플링 회로는 메모리 컨트롤러로부터 직렬 입력되는 데이터를 데이터 스트로브 신호에 기초하여 샘플링하여 데이터 시퀀스로 제공한다. 상기 분주 회로는 상기 메모리 컨트롤러로부터 제공되는 클럭 신호를 분주하고, 분주된 클럭 신호를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 정렬 제어 신호를 생성한다. 상기 선택 신호 생성기는 상기 데이터 스트로브 신호의 에지와 상기 정렬 제어 신호의 논리 레벨에 기초하여 선택 신호를 제공한다. 상기 데이터 정렬 블록은 상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 기초하여 상기 데이터 시퀀스를 병렬로 정렬하여 내부 데이터를 생성한다. 상기 클럭 신호는 상기 반도체 메모리 장치에서 상기 메모리 컨트롤러로부터의 커맨드를 샘플링하는데 사용한다.
상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제어 로직 회로 및 데이터 정렬 회로를 포함한다. 상기 메모리 셀 어레이는 내부 데이터를 저장한다. 상기 제어 로직 회로는 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하고, 상기 메모리 컨트롤러로부터의 클럭 신호에 따라 샘플링된 커맨드를 수신한다. 상기 데이터 정렬 회로는 상기 제어 로직 회로의 제어에 따라 상기 클럭 신호가 분주된 분주 클럭 신호를 데이터 스트로브 신호에 따라 샘플링하여 생성된 정렬 제어 신호에 기초하여, 상기 메모리 컨트롤러로부터 직렬 입력되는 데이터를 병렬로 정렬하여 상기 내부 데이터를 생성한다.
상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 정렬 방법에서는 데이터 스트로브 신호에 동기하여, 직렬 입력되는 데이터를 샘플링하여 데이터 시퀀스를 제공하고, 커맨드의 샘플링에 사용된 클럭 신호를 분주하고, 분주된 클럭 신호를 상기 데이터 스트로브 신호에 동기하여 샘플링하여 정렬 제어 신호를 생성하고, 상기 데이터 스트로브 신호의 에지와 정렬 제어 신호의 논리 레벨을 판별하여 선택 신호를 생성하고, 상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 내부 데이터를 생성한다.
본 발명의 예시적인 실시예들에 따르면, 데이터 정렬 회로에서는 데이터 스트로브 신호를 직접 분주하지 않고, 클럭 신호를 분주하고, 분주된 클럭 신호를 샘플링하여 정렬 제어 신호를 생성하여 직렬 데이터를 정렬함으로써 정렬 제어 신호가 메타 스테이블 상태로 진입하는 것을 방지할 수 있다. 따라서 반도체 메모리 장치 및 데이터 정렬 회로는 동작 안정성과 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 커맨드/어드레스 버퍼를 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 입출력 데이터 버퍼의 구성을 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 6의 입출력 데이터 버퍼에서 데이터 정렬 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 데이터 정렬 회로에서 데이터 샘플링 회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따라 도 7의 데이터 정렬 회로의 내부 신호들을 나타내는 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 도 7의 데이터 정렬 회로에서 데이터 정렬 블록을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 10의 데이터 정렬 블록에서 제1 정렬 회로를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 10의 데이터 정렬 블록에서 제2 정렬 회로를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 11의 제1 정렬 회로의 동작을 나타내는 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 도 12의 제2 정렬 회로의 동작을 나타내는 타이밍도이다.
도 15는 본 발명의 실시예들에 따른 도 11의 제1 정렬 회로의 동작을 나타내는 타이밍도이다.
도 16은 본 발명의 실시예들에 따른 도 12의 제2 정렬 회로의 동작을 나타내는 타이밍도이다.
도 17은 본 발명의 실시예들에 따른 도 7의 데이터 정렬 회로에서 선택 신호 생성기를 나타낸다.
도 18은 본 발명의 실시예들에 따라 도 17의 선택 신호 생성기의 동작을 나타내는 타이밍도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 정렬 방법을 나타내는 순서도이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k, k는 2 이상의 자연수)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double ACSta Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double ACSta Rate) SDRAM, GDDR(Graphics Double ACSta Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다.
메모리 컨트롤러(100)는 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS) 등의 제어 신호들과 데이터(DQ)를 반도체 메모리 장치(200a)로 전송하고, 반도체 메모리 장치(200a)로부터 데이터 스트로브 신호(DQS)와 데이터(DQ)를 수신한다. 메모리 컨트롤러(100)는 독출 커맨드 및 기입 커맨드를 반도체 메모리 장치(200)로 전송할 수 있다.
반도체 메모리 장치(200)는 독출 커맨드에 응답하여 독출 동작을 수행하고, 기입 커맨드에 응답하여 기입 동작을 수행할 수 있다. 반도체 메모리 장치(200a)는 기입 동작을 수행함에 있어, 클럭 신호(CLK)를 분주하고, 분주된 클럭 신호를 데이터 스트로브 신호(DQS)에 따라 샘플링하여 생성된 정렬 제어 신호를 이용하여, 메모리 컨트롤러(100)로부터 직렬 입력되는 데이터(DQ)를 병렬로 정렬하여 내부 데이터를 생성하고, 상기 내부 데이터를 메모리 셀 어레이에 저장할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 반도체 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 커맨드/어드레스 입력 버퍼(210), 제어 로직 회로(220), 뱅크 제어 로직(230A~230D), 메모리 셀 어레이(240A-240D), 기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D), ECC 엔진들(260A~260D), 입출력 데이터 버퍼(300) 및 입출력 회로(270)를 포함한다.
메모리 셀 어레이(240A~240D)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 제1 내지 제4 뱅크 어레이들(240A~240D)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에는 메모리 셀들과 연결되는 워드라인들과 비트라인들을 선택하는 로우 디코더와 칼럼 디코더가 연결될 수 있다. 본 실시예에서는 4개의 뱅크 어레이들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예들에 따라 반도체 메모리 장치(200a)는 임의의 수의 뱅크 어레이들을 포함할 수 있다.
커맨드/어드레스 입력 버퍼(210)는 메모리 컨트롤러(100)로부터 수신되는 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드(CMD)와 어드레스(ADDR)는 동일한 단자들, 이른바 CA 패드들을 통하여 입력될 수 있다. CA 패드들을 통하여 커맨드(CMD)와 어드레스(ADDR)가 메모리 컨트롤러(100)로부터 순차적으로 입력될 수 있다. 메모리 컨트롤러(100)가 발행하는 커맨드(CMD)에는 독출 커맨드 및 기입 커맨드 등이 있다. 독출 커맨드는 반도체 메모리 장치(200a)의 독출 동작을 지시하고, 기입 커맨드은 반도체 메모리 장치(200a)의 기입 동작을 지시한다.
커맨드/어드레스 입력 버퍼(210)는 클럭 신호(CLK)에 따라 커맨드(CMD) 및 어드레스(ADDR)를 샘플링하고, 샘플링된 커맨드(CMD)와 어드레스(ADDR)를 제어 로직 회로(220)에 제공할 수 있다.
제어 로직 회로(220)는 커맨드/어드레스 입력 버퍼(210)를 통해 수신되는 커맨드(CMD)와 어드레스(ADDR)를 수신하여, 내부 커맨드(ICMD) 어드레스 신호를 발생할 수 있다. 내부 커맨드(ICMD)는 내부 독출 커맨드와 내부 기입 커맨드를 포함할 수 있다. 어드레스 신호는 뱅크 어드레스 (BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함할 수 있다. 내부 커맨드(ICMD)와 어드레스 신호(BA/RA/CA)는 뱅크 제어 로직들(230A~230D)로 제공될 수 있다.
제어 로직 회로(220)는 커맨드 디코더(221) 및 모드 레지스터(222)를 포함할 수 있다. 커맨드 디코더(221)는 커맨드(CMD)를 디코딩하여 내부 커맨드(ICMD)를 생성할 수 있고, 모드 레지스터(222)는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200a)의 동작 모드를 설정할 수 있다.
예를 들어, 모드 레지스터(222)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200a)의 클럭 신호(CLK)의 주파수에 따른 기입 동작에서의 기입 레이턴시와 독출 동작에서의 독출 레이턴시를 설정할 수 있다.
또한 제어 로직 회로(220)는 커맨드(CMD)를 디코딩하여 제어 신호(CTL)를 생성하고, 생성된 제어 신호(CTL)를 입출력 데이터 버퍼(300)에 제공할 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 어드레스(BA)에 상응하여 활성화될 수 있다. 활성화된 뱅크 제어 로직들(230A~230D)는 내부 커맨드(INT_CMD)와 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호에 응답하여, 활성화된 뱅크 제어 로직들(230A~230D)와 연결되는 제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더와 칼럼 디코더가 활성화될 수 있다.
제1 내지 제4 뱅크 어레이들(240A~240D)의 로우 디코더는 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드라인을 인에이블시킬 수 있다. 제1 내지 제4 뱅크 어레이들(240A~240D)의 칼럼 어드레스(CA)는 칼럼 어드레스 래치에 일시적으로 저장될 수 있다. 칼럼 어드레스 래치는 버스트 모드에서 칼럼 어드레스(CA)를 점진적으로 증가시킬 수 있다. 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CA)는 칼럼 디코더로 제공될 수 있다. 칼럼 디코더는 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 칼럼 선택 신호(CSL)를 활성화시킬 수 있다.
뱅크 제어 로직들(230A~230D) 각각은 뱅크 제어 신호에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D)와 연결되는 ECC 엔진들(260A~260D)의 동작을 제어하는 ECC 인코딩 신호(ENC)와 ECC 디코딩 신호(DEC)를 발생할 수 있다.
기입 드라이버 및 데이터 입출력 센스 앰프부들(250A~250D)는 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 출력되는 독출 데이터(DTA)를 감지 증폭하고, 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)를 전달할 수 있다.
ECC 엔진들(260A~260D)은 기입 동작 시, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 인코딩 신호(ENC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에 저장될 기입 데이터(DTA)에 대해 ECC 인코딩 동작을 수행하여 패리티 비트들을 생성할 수 있다.
ECC 엔진들(260A~260D)은 독출 동작시, 뱅크 제어 로직들(230A~230D)에서 출력되는 ECC 디코딩 신호(DEC)에 응답하여 제1 내지 제4 뱅크 어레이들(240A~240D) 각각에서 독출되는 데이터(DTA)와 패리티 비트들을 이용하여 ECC 디코딩 동작을 수행하여 독출 데이터에 발생된 에러 비트를 검출/정정할 수 있다.
입출력 데이터 버퍼(300)는 제1 내지 제4 뱅크 어레이들(240A~240D)로/로부터 입출력되는 데이터(DTA)를 게이팅하는 회로들과 함께, 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들과 제1 내지 제4 뱅크 어레이들(240A~240D)에 데이터를 기입하기 위한 기입 데이터 래치들을 포함할 수있다.
입출력 데이터 버퍼(300)는 독출 데이터 래치들을 통하여 제1 내지 제4 뱅크 어레이들(240A~240D)로부터 출력되는 병렬 데이터 비트들을 직렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(300)는 기입 데이터 래치를 이용하여 직렬하게 수신되는 기입 데이터를 병렬 데이터 비트들로 변환할 수 있다.
입출력 데이터 버퍼(300)는 기입 동작에서, 클럭 신호(CLK)를 분주하고, 분주된 클럭 신호를 데이터 스트로브 신호(DQS)에 따라 샘플링하여 생성된 정렬 제어 신호에 동기하여, 직렬 입력되는 데이터(DQ, 이하 직렬 데이터)를 병렬로 정렬하여 내부 데이터(DTA)를 생성할 수 있다.
입출력 회로(270)는 입출력 데이터 버퍼(300)에서 출력되는 직렬 데이터 비트들을 수신하고, 버스트 길이에 대응하는 데이터 비트들로 순차 배열하여 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들로 출력할 수 있다. 입출력 회로(270)는 메모리 컨트롤러(100)로부터 제공되며 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들을 통해 직렬하게 입력되는 버스트 길이에 해당하는 기입 데이터를 수신할 수 있다. 입출력 회로(270)는 직렬하게 수신된 버스트 길이의 기입 데이터를 입출력 데이터 버퍼(300)로 제공할 수 있다.
입출력 회로(270)는 기입 동작에서, 메모리 컨트롤러(100)부터 클럭 신호(CLK), 직렬 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 수신하고, 클럭 신호(CLK), 직렬 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 입출력 데이터 버퍼(300)에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4를 참조하면, 제1 뱅크 어레이(240A)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(240A)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(240A)의 칼럼들(columns)이라고 정할 수 있다.
도 4의 제1 뱅크 어레이(240A)에서 하나의 비트라인(BL)에는 m 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인(WL)에는 n 개의 메모리 셀들이 연결될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 커맨드/어드레스 버퍼를 나타내는 블록도이다.
도 5를 참조하면, 커맨드/어드레스 버퍼(210)는 커맨드 버퍼(211), 어드레스 버퍼(212), 클럭 버퍼(213) 및 샘플러들(214, 215)을 포함할 수 있다.
커맨드 버퍼(211)는 커맨드(CMD)를 버퍼링하여 샘플러(214)에 제공한다. 어드레스 버퍼(212)는 어드레스(ADDR)를 버퍼링하여 샘플러(215)에 제공한다. 클럭 버퍼(213)는 클럭 신호(CLK)를 버퍼링하여 샘플러들(214, 215)에 제공한다. 샘플러(214)는 클럭 신호(CLK)에 동기되어 커맨드(CMD)를 샘플링하고 샘플링된 커맨드(CMD)를 제어 로직 회로(220)에 제공한다. 샘플러(215)는 클럭 신호(CLK)에 동기되어 어드레스(ADDR)를 샘플링하고 샘플링된 어드레스(ADDR)를 제어 로직 회로(220)에 제공한다.
샘플러들(214, 215)은 플립플롭으로 구성될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 입출력 데이터 버퍼의 구성을 나타낸다.
도 6을 참조하면, 입출력 데이터 버퍼(300)는 데이터 정렬 회로(330), 데이터 전송기(320) 및 스트로브 신호 생성기(310)를 포함할 수 있다.
스트로브 신호 생성기(310)는 제어 로직 회로(220)로부터의 제어 신호(CTL)에 응답하여 독출 스트로브 신호(RDQS)를 생성하고, 독출 스트로브 신호(RDQS)를 데이터 전송기(320)에 제공할 수 있다.
데이터 전송기(320)는 메모리 셀 어레이(240A~240D)로부터 병렬로 제공되는 내부 데이터(DTA)를 직렬의 데이터 신호(DQ)로 변환하고, 독출 스트로브 신호(RDQS)에 동기되어 데이터 신호(DQ)를 메모리 컨트롤러(100)에 전송할 수 있다. 실시예에 따라, 데이터 전송기(320)는 데이터 신호(DQ)와 함께 독출 스트로브 신호(RDQS)를 메모리 컨트롤러(100)에 전송할 수 있다.
데이터 정렬 회로(300)는 데이터 신호(DQ), 데이터 스트로브 신호(DQS) 및 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)를 분주하고, 분주된 클럭 신호를 데이터 스트로브 신호(DQS)에 따라 샘플링하여 생성된 정렬 제어 신호에 기초하여, 직렬 입력된 데이터 신호(DQ)를 병렬로 정렬하여 내부 데이터(DTA)를 생성할 수 있다. 데이터 정렬 회로(300)는 내부 데이터(DTA)를 메모리 셀 어레이(240A~240D)에 제공할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 6의 입출력 데이터 버퍼에서 데이터 정렬 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 데이터 정렬 회로에서 데이터 샘플링 회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따라 도 7의 데이터 정렬 회로의 내부 신호들을 나타내는 타이밍도이다.
도 7 및 도 9를 참조하면, 데이터 정렬 회로(300)는 데이터 스트로브 신호(DQS), 데이터 신호(DQ) 및 클럭 신호(CLK)를 수신할 수 있다. 데이터 정렬 회로(330)는 데이터 신호(DQ)를 통해서 일련의 N개 데이터를 포함하고 데이터 스트로브 신호(DQS)에 동기된 데이터 시퀀스(DS)를 수신할 수 있고, 데이터 시퀀스에 포함된 복수개의 데이터를 병렬로 정렬한 N개의 내부 데이터(DTA)를 출력할 수 있다.
데이터 정렬 회로(330)는 DDR 방식을 지원할 수 있고, 이에 따라 데이터 정렬 회로(330)가 수신하는 데이터 시퀀스(DS)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 동기된 비트들을 포함할 수 있다. 이하에서, 데이터 정렬 회로(330)는 DDR 방식에 따라 동작하는 것으로 가정한다. 즉, 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지 각각에 응답하여 데이터 신호(DQ)를 샘플링하여 데이터 시퀀스(DS)를 수신할 수 있다.
데이터 정렬 회로(330)는 버스트 모드에서 동작할 수 있다. 버스트 모드는 버스트 모드의 시작을 알리는 신호를 먼저 전송하고, 이어서 미리 정해진 개수(버스트 길이(burst length)로서 지칭된다)의 데이터를 시리얼하게 송신하거나 수신하는 동작 모드를 말한다. 데이터 정렬 회로(330)는 반도체 메모리 장치(200a)의 버스트 기입 모드에서 동작할 수 있다. 반도체 메모리 장치(200a)는 메모리 컨트롤러(100)로부터 버스트 기입 모드에 대응하는 기입 커맨드를 수신할 수 있고, 이어서 버스트 길이에 대응하는 데이터를 시리얼하게 수신할 수 있다. 이와 같이, 시리얼하게 수신된 일련의 데이터를 데이터 시퀀스라고 한다. 도 8은 버스트 길이가 8인 경우, 즉 N이 8인 경우 데이터 정렬 회로(330)가 8개의 병렬로 정렬된 내부 데이터(DTA)를 출력하는 것을 나타낸다.
도 7을 참조하면, 데이터 정렬 회로(330)는 데이터 버퍼(331), 데이터 스트로브 버퍼(332), 클럭 버퍼(333), 데이터 샘플링 회로(340), 분주 회로(350), 선택 신호 생성기(360) 및 데이터 정렬 블록(400)을 포함할 수 있다.
데이터 버퍼(331)는 수신된 데이터 신호(DQ)를 버퍼링하여 내부 데이터 신호(IDQ)를 출력할 수 있다. 데이터 스트로브 버퍼(332)는 수신된 데이터 스트로브 신호(DQS)를 버퍼링하여 내부 데이터 스트로브 신호(IDQS)를 출력 할 수 있다. 클럭 버퍼(333)는 수신된 클럭 신호(CLK)를 버퍼링하여 클럭 신호(CLK)를 제공할 수 있다. 이하에서, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)가 각각 데이터 버퍼(331) 및 데이터 스트로브 버퍼(332)를 통과한 내부 데이터 신호(IDQ) 및 내부 데이터 스트로브 신호(IDQS)에 기초하여 설명된다.
데이터 스트로브 신호(DQS)는 데이터 신호(DQ)를 통해서 데이터 시퀀스(DS)가 수신되기 전, 예컨대 미리 정해진 사이클을 가지고, 그 다음에 데이터 시퀀스(DS)가 데이터 신호(DQ)를 통해서 수신될 수 있다. 예컨대, 도 9에 도시된 바와 같이, 데이터 시퀀스(DS)에 앞서 2 사이클 동안 내부 데이터 스트로브 신호(iDQS)가 수신될 수 있다. 이와 같이, 데이터 시퀀스(DS)와 함께 수신되기 이전에 데이터 스트로브 신호(DQS)가 진동하는 횟수, 즉 데이터 스트로브 신호(DQS)의 사이클 수를 프리앰블(PRB, preamble)로서 지칭할 수 있다. 프리앰블은 데이터를 서로 송수신하는 장치들 사이에 미리 정해질 수 있으며, 설정 신호의 송수신을 통해 변경될 수 있다. 도 9에서 프리엠블은 2 tCK이며, 여기서 1 tCK는 1 클락 사이클에 대응하는 시간을 나타낸다.
데이터 샘플링 회로(340)는 데이터 버퍼(331)로부터 데이터 시퀀스(DS)를 수신할 수 있고, 데이터 스트로브 버퍼(332)로부터 내부 데이터 스트로브 신호(IDQS)를 수신할 수 있다. 데이터 샘플링 회로(340)는 내부 데이터 스트로브 신호(IDQS)에 기초하여 내부 데이터 신호(IDQ)를 통해서 수신되는 데이터 시퀀스(DS)를 샘플링할 수 있다. 즉, 데이터 샘플링 회로(340)는 내부 데이터 스트로브 신호(IDQS)의 상승 에지 및 하강 에지에서 데이터 시퀀스(DS)를 각각 샘플링하고 정렬하여 두 개의 데이터 시퀀스들(DSR, DSF)을 생성할 수 있다.
데이터 샘플링 회로(340)는 데이터 시퀀스(DS)의 홀수 번째 비트들을 포함하는 제1 데이터 시퀀스(DSR) 및 데이터 시퀀스(DS)의 짝수 번째 비트들을 포함하는 제2 데이터 시퀀스(DSF)를 각각 출력할 수 있다. 즉, 제1 데이터 시퀀스(DSR)는 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 데이터 시퀀스(DS)를 샘플링한 비트들을 포함할 수 있고, 제2 데이터 시퀀스(DSF)는 내부 데이터 스트로브 신호(IDQS)의 하강 에지에서 데이터 시퀀스(DS)을 샘플링한 비트들을 포함할 수 있다. 이에 따라, 도 9에 도시된 바와 같이, 하나의 데이터 시퀀스(DS)가 2개의 시퀀스들(DSR, DSF)로 병렬 처리되었기 때문에, 데이터 시퀀스(DS)에 포함된 데이터들의 폭(duration)은 1/2 tCK에 대응하는 반면, 데이터 시퀀스(DSR 또는 DSF)에 포함된 데이터들의 폭은 1 tCK에 대응할 수 있다.
분주 회로(350)는 클럭 신호(CLK)와 내부 데이터 스트로브 신호(IDQS)를 수신할 수 있고, 클럭 신호(CLK)를 분주하고, 분주된 클럭 신호를 내부 데이터 스트로브 신호(IDQS)에 기초하여 샘플링하여 정렬 제어 신호(ACS)를 출력할 수 있다.
분주 회로(350)는 주파수 분주기(351) 및 샘플러(353)를 포함할 수 있다. 주파수 분주기(351)는 클럭 신호(CLK)를 분주하여 분주된 클럭 신호(CLK_DV)를 출력할 수 있다. 주파수 분주기(351)는 클럭 신호(CLK)를 2 분주할 수 있다. 샘플러(353)는 내부 데이터 스트로브 신호(IDQS)에 기초하여 분주된 클럭 신호(CLK_DV)를 샘플링하여 정렬 제어 신호(ACS)를 출력할 수 있다. 샘플러(353)는 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 분주된 클럭 신호(CLK_DV)를 샘플링할 수 있다.
분주 회로(350)가 내부 데이터 스트로브 신호(IDQS)를 직접 분주하지 않고, 안정적으로 토글링하는 클럭 신호(CLK)를 분주한 후 분주된 클럭 신호(CLK_DV)를 내부 데이터 스트로브 신호(IDQS)에 따라 샘플링하여 정렬 제어 신호(ACS)를 생성할 수 있다. 따라서 내부 데이터 스트로브 신호(IDQS)를 분주할 경우 발생할 수 있는 정렬 제어 신호(ACS)가 메타 스테이블 상태에 진입하는 것을 방지할 수 있다.
선택 신호 생성기(360)는 내부 데이터 스트로브 신호(IDQS)와 정렬 제어 신호(DS)를 수신하고, 내부 데이터 스트로브 신호(IDQS)의 에지에서 정렬 제어 신호(DS)의 논리 레벨을 판별할 수 있다. 선택 신호 생성기(360)는 내부 데이터 스트로브 신호(IDQS)의 에지에서 정렬 제어 신호(DS)의 논리 레벨에 기초하는 논리 레벨을 가지는 선택 신호(SS)를 출력할 수 있다. 선택 신호(SS)는 후술되는 바와 같이 제1 선택 신호(SS1)와 제2 선택 신호(SS2)를 포함할 수 있다.
정렬 제어 신호(ACS)는 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 서로 다른 논리 레벨을 가질 수 있다. 즉, 정렬 제어 신호(ACS)는 데이터 시퀀스(DS)의 첫 번째 데이터가 수신되는 시점에서, 하이 레벨 또는 로우 레벨을 가질 수 있다. 이와 같이 정렬 제어 신호(ACS)가 서로 다른 논리 레벨을 가지는 것은 프리앰블(PRB)의 길이에 기인한다.
전술한 바와 같이, 내부 데이터 스트로브 신호(IDQS)는 프리앰블의 길이(수 tCK)에 대응하는 만큼 데이터 시퀀스(DS)보다 먼저 수신될 수 있고 프리앰블의 길이는 미리 설정되는 값에 따라 가변적이므로, 프리앰블의 길이에 대응하는 내부 데이터 스트로브 신호(IDQS)의 사이클 수가 홀수 또는 짝수인지에 따라 정렬 제어 신호(ACS)의 논리 레벨이 결정될 수 있다. 또한, 기입 커맨드(CMD)의 관점에서는, 연속되는 기입 커맨드(CMD) 사이의 내부 데이터 스트로브 신호(IDQS)의 사이클 수가 홀수 또는 짝수인지에 따라 정렬 제어 신호(ACS)의 논리 레벨이 결정될 수 있다. 예를 들어, 내부 데이터 스트로브 신호(IDQS)의 사이클 수가 홀수 개이면, 정렬 제어 신호(ACS)의 논리 레벨은 반전될 수 있다. 예를 들어, 내부 데이터 스트로브 신호(IDQS)의 사이클 수가 짝수 개이면, 정렬 제어 신호(ACS)의 논리 레벨은 유지될 수 있다.
선택 신호 생성기(360)은 데이터 시퀀스(DS)의 입력을 예정하는 트리거 신호(TRG)를 수신할 수 있다. 트리거 신호(TRG)는 일련의 데이터를 포함하는 데이터 시퀀스(DS)가 입력될 것을 미리 알리는 신호로서, 메모리 컨트롤러(100)로부터 수신된 기입 커맨드를 디코딩한 신호로 부터 생성될 수 있다. 메모리 컨트롤러(100)는 버스트 기입 모드를 이용하여 데이터를 기록하기 위하여, 버스트 기입 모드를 나타내는 기입 커맨드(CMD)를 반도체 메모리 장치(200a)에 전송할 수 있다. 도 3의 커맨드 디코더(221)는 수신된 기입 커맨드를 디코딩하여 트리거 신호(TRG)를 생성할 수 있다.
데이터 정렬 블록(400)은 제1 및 제2 데이터 시퀀스들(DSR, DSF)를 수신할 수 있고, 정렬 제어 신호(ACS) 및 선택 신호(SS)를 수신할 수 있다. 데이터 정렬 블록(400)은 제1 및 제2 데이터 시퀀스들(DSR, DSF)를 병렬로 정렬하여 N개의 병렬로 정렬된 내부 데이터(DTA)를 출력할 수 있다.
도 8을 참조하면, 데이터 샘플링 회로(340)는 제1 내지 제3 샘플러들(341, 342, 343)을 포함할 수 있다.제1 샘플러(341)는 상승 에지 트리거 플립플롭이고, 제2 및 제3 샘플러들(342, 343)은 하강 에지 트리거 플립플롭일 수 있다.
제1 샘플러(341)는 내부 데이터 신호(IDQ)를 수신하고, 내부 데이터 스트로브 신호(IDQS)에 의해 제어된다. 즉, 제1 샘플러(341)은 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 내부 데이터 신호(IDQ)를 샘플링 할 수 있다. 제2 샘플러(342)는 내부 데이터 신호(IDQ)를 수신하고, 내부 데이터 스트로브 신호(IDQS)에 의해 제어될 수 있으며, 내부 데이터 스트로브 신호(IDQS)의 하강 에지에서 내부 데이터 신호(IDQ)를 샘플링 할 수 있다.
제1 샘플러(341)가 출력하는 데이터 시퀀스(DSRX) 및 제2 샘플러(342)가 출력하는 데이터 시퀀스(DSF)의 타이밍을 맞추기 위하여, 제3 샘플러(343)는 제1 샘플러(341)가 출력하는 데이터 시퀀스(DSRX)를 내부 데이터 스트로브 신호(IDQS)의 하강 에지에서 샘플링할 수 있다. 이에 따라, 데이터 샘플링 회로(340)가 출력하는 데이터 시퀀스들(DSR, DSF)에 포함되는 데이터의 폭은 데이터 샘플링 회로(340)가 수신하는 데이터 시퀀스(DS)에 포함된 데이터의 폭의 2배가 될 수 있다. 도 9는 데이터 샘플링 회로(340)와 관련된 데이터 시퀀스들(DS, DSRX, DSR, DSF) 및 내부 데이터 스트로브 신호(IDQS)를 도시한다.
도 9에 도시된 바와 같이, 데이터 정렬 블록(400)은 제1 데이터 시퀀스(DSR) 및 제2 데이터 시퀀스(DSF)를 수신할 수 있고, 정렬 제어 신호(ACS) 및 선택 신호(SS)를 이용하여 제1 데이터 시퀀스(DSR)를 정렬하여 4 개의 비트들(D1, D3, D5, D7)을 포함하는 제1 병렬 데이터(DPR)를 출력할 수 있고, 제2 데이터 시퀀스(DSF)를 정렬하여 4 개의 비트들(D2, D4, D6, D8)을 포함하는 제2 병렬 데이터(DPF)를 출력할 수 있다. 상기 제1 병렬 데이터(DPR)와 제2 병렬 데이터(DPF)를 포함하는 내부 데이터(DTA)의 비트들은 2 tCK에 대응하는 데이터 폭을 가질 수 있다.
T0 시점에서 T2 시점까지가 프리앰블(PRB)에 해당할 수 있고, T2 시점부터 데이터 시퀀스(DS)의 비트들을 샘플링할 수 있다. T3'시점부터 T7 시점까지 제1 데이터 시퀀스(DSR)와 제2 데이터 시퀀스(DSF)의 각 비트들이 정렬 제어 신호(ACS)에 따라 샘플링되고, T6 시점에서부터 내부 데이터(DTA)의 비트들이 병렬로 출력될 수 있다. 내부 데이터 스트로브 신호(IDQS)는 T0 시점부터 T8 시점까지 토글링한다.
도 10은 본 발명의 실시예들에 따른 도 7의 데이터 정렬 회로에서 데이터 정렬 블록을 나타낸다.
도 10을 참조하면, 데이터 정렬 블록(400)은 제1 정렬 회로(410) 및 제2 정렬 회로(450)를 포함할 수 있다.
제1 정렬 회로(410)은 제1 데이터 시퀀스(DSR), 정렬 제어 신호(ACS) 및 선택 신호(SS)를 수신할 수 있다. 제1 정렬 회로(410)는 제1 데이터 시퀀스(DSR)를 정렬 제어 신호(ACS) 및 선택 신호(SS)에 응답하여 병렬로 정렬하여 제1 병렬 데이터(DPR)를 출력할 수 있다. 제2 정렬 회로(450)는 제2 데이터 시퀀스(DSF), 정렬 제어 신호(ACS) 및 선택 신호(SS)를 수신할 수 있다. 제2 정렬 회로(450)는 제2 데이터 시퀀스(DSF)를 정렬 제어 신호(ACS) 및 선택 신호(SS)에 응답하여 병렬로 정렬하여 제2 병렬 데이터(DPR)를 출력할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10의 데이터 정렬 블록에서 제1 정렬 회로를 나타낸다.
도 11을 참조하면, 제1 정렬 회로(410)는 제1 정렬 블록(420), 제2 정렬 블록(430) 및 선택 블록(440)을 포함할 수 있다. 제1 정렬 블록(420)은 정렬 제어 신호(ACS)에 의하여 제어되어, 제1 데이터 시퀀스(DSR)의 비트들을 병렬로 정렬하여 제1 병렬 비트들(DRE1, DRE2, DRE3, DRE4)을 출력할 수 있다.
제1 정렬 블록(420)은 직렬 연결된 상승 에지 트리거 플립플롭(421) 및 제1 래치들(422, 423, 424)를 포함할 수 있다. 상승 에지 트리거 플립플롭(421) 및 제1 래치들(422, 423, 424) 각각이 출력하는 제1 병렬 비트들(DRE1, DRE2, DRE3, DRE4)이 선택 블록(440)에 제공될 수 있다. 래치들(422, 424)은 하강 에지 트리거형이고, 래치(423)는 상승 에지 트리거형일 수 있다.
제2 정렬 블록(430)은 정렬 제어 신호(ACS)에 의하여 제어되어, 제1 데이터 시퀀스(DSR)의 비트들을 병렬로 정렬하여 제2 병렬 비트들(DRO1, DRO2, DRO3, DRO4)을 출력할 수 있다.
제2 정렬 블록(430)은 직렬 연결된 하강 에지 트리거 플립플롭(431) 및 제2 래치들(432, 433, 434)를 포함할 수 있다. 하강 에지 트리거 플립플롭(431) 및 제2 래치들(432, 433, 434) 각각이 출력하는 제2 병렬 비트들(DRO1, DRO2, DRO3, DRO4)이 선택 블록(440)에 제공될 수 있다. 래치들(432, 434)는 상승 에지 트리거형이고, 래치(433)는 하강 에지 트리거형일 수 있다.
선택 블록(440)은 멀티플렉서들(441, 442, 443, 444)를 포함할 수 있다.
멀티플렉서들(441, 442, 443, 444) 각각은 제1 선택 신호(SS1)와 제2 선택 신호(SS2)에 응답하여 제1 병렬 비트들(DRE1, DRE2, DRE3, DRE4)과 제2 병렬 비트들(DRO1, DRO2, DRO3, DRO4)의 상응하는 비트들 중 하나를 선택하여 제1 병렬 데이터(DPR1, DPR2, DPR3, DPR4)의 각 비트들로 출력할 수 있다. 멀티플렉서들(441, 443)에는 제1 선택 신호(SS1)가 인가되고, 멀티플렉서들(442, 444)에는 제2 선택 신호(SS2)가 인가될 수 있다. 제1 선택 신호(SS1)와 제2 선택 신호(SS2)는 선택 신호(SS)에 포함될 수 있고, 서로 반대되는 로직 레벨을 가질 수 있다.
도 12는 본 발명의 실시예들에 따른 도 10의 데이터 정렬 블록에서 제2 정렬 회로를 나타낸다.
도 12를 참조하면, 제2 정렬 회로(450)는 제1 정렬 블록(460), 제2 정렬 블록(470) 및 선택 블록(480)을 포함할 수 있다.
제1 정렬 블록(460)은 정렬 제어 신호(ACS)에 의하여 제어되어, 제2 데이터 시퀀스(DSF)의 비트들을 병렬로 정렬하여 제1 병렬 비트들(DFE1, DFE2, DFE3, DFE4)을 출력할 수 있다. 제1 정렬 블록(460)은 직렬 연결된 상승 에지 트리거 플립플롭(461) 및 제1 래치들(462, 463, 464)를 포함할 수 있다. 상승 에지 트리거 플립플롭(461) 및 제1 래치들(462, 463, 464) 각각이 출력하는 제1 병렬 비트들(DFE1, DFE2, DFE3, DFE4)이 선택 블록(480)에 제공될 수 있다. 래치들(462, 464)은 하강 에지 트리거형이고, 래치(463)는 상승 에지 트리거형일 수 있다.
제2 정렬 블록(470)은 정렬 제어 신호(ACS)에 의하여 제어되어, 제2 데이터 시퀀스(DSF)의 비트들을 병렬로 정렬하여 제2 병렬 비트들(DFO1, DFO2, DFO3, DFO4)을 출력할 수 있다.
제2 정렬 블록(470)은 직렬 연결된 하강 에지 트리거 플립플롭(471) 및 제2 래치들(472, 473, 474)를 포함할 수 있다. 하강 에지 트리거 플립플롭(471) 및 제2 래치들(472, 473, 474) 각각이 출력하는 제2 병렬 비트들(DFO1, DFO2, DFO3, DFO4)이 선택 블록(480)에 제공될 수 있다. 래치들(472, 474)는 상승 에지 트리거형이고, 래치(473)는 하강 에지 트리거형일 수 있다.
선택 블록(480)은 멀티플렉서들(481, 482, 483, 484)를 포함할 수 있다. 멀티플렉서들(481, 482, 483, 484) 각각은 제1 선택 신호(SS1)와 제2 선택 신호(SS2)에 응답하여 제1 병렬 비트들(DFE, DFE2, DFE3, DFE4)과 제2 병렬 비트들(DFO1, DFO2, DFO3, DFRO4)의 상응하는 비트들 중 하나를 선택하여 제2 병렬 데이터(DPF1, DPF2, DPF3, DPF4)의 각 비트들로 출력할 수 있다. 멀티플렉서들(481, 483)에는 제1 선택 신호(SS1)가 인가되고, 멀티플렉서들(482, 484)에는 제2 선택 신호(SS2)가 인가될 수 있다.
도 13은 본 발명의 실시예들에 따른 도 11의 제1 정렬 회로의 동작을 나타내는 타이밍도이다.
도 13에서는 데이터 샘플링 회로(340)가 데이터 시퀀스(DS)의 첫 번째 비트(D1)을 샘플링하는 T2 시점에 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 정렬 제어 신호(ACS)가 로우 레벨인 경우를 가정한다.
도 11 및 도 13을 참조하면, 제1 정렬 블록(420)은 T3 시점에서 제1 데이터 시퀀스(DSR)의 첫 번째 비트(D1)를 수신할 수 있다. 상승 에지 트리거 플립플롭(421)은 T3 시점에서 정렬 제어 신호(ACS)의 상승 에지에 응답하여 비트(D1)를 샘플링할 수 있고, 정렬 제어 신호(ACS)의 다음 상승 에지가 발생하는 T5 시점까지 비트(D1)를 유지할 수 있다. 상승 에지 트리거 플립플롭(421)과 연결된 래치(422)는 T4 시점 및 T5 시점 사이에 정렬 제어 신호(ACS)의 로우 레벨에 응답하여 상승 에지 트리거 플립플롭(421)이 출력하는 비트(D1)를 래치하여 출력할 수 있다. 또한, 래치(422)와 연결된 래치(423)는 T5 시점 및 T6 시점 사이에 정렬 제어 신호(ACS)의 하이 레벨에 응답하여 래치(422)가 출력하는 비트(D1)를 래치하여 출력할 수 있다. 마지막으로, 래치(423)와 연결된 래치(424)는 T6 시점 및 T8 시점 사이에 정렬 제어 신호(ACS)의 로우 레벨에 응답하여 래치(423)가 출력하는 비트(D1)를 래치하여 출력할 수 있다.
또한, 제2 정렬 블록(430)은 T4 시점에서 제1 데이터 시퀀스(DSR)의 두 번째 비트(D3)을 수신할 수 있다. 하강 에지 트리거 플립플롭(431)은 T4 시점에서 정렬 제어 신호(ACS)의 하강 에지에 응답하여 비트(D3)를 샘플링할 수 있고, 정렬 제어 신호(ACS)의 다음 하강 에지가 발생하는 T6 시점까지 비트(D3)를 유지할 수 있다. 하강 에지 트리거 플립플롭(431)과 연결된 래치(432)는 T5 시점 및 T7' 시점 사이에 정렬 제어 신호(ACS)의 하이 레벨에 응답하여 하강 에지 트리거 플립플롭(431)이 출력하는 비트(D3)를 래치하여 출력할 수 있다.
또한, 래치(432)와 연결된 래치(433)는 T6 시점 및 T8 시점 사이에 정렬 제어 신호(ACS)의 로우 레벨에 응답하여 래치(432)가 출력하는 비트(D3)를 래치하여 출력할 수 있다. 도 13에 도시된 바와 같이, 클럭 신호(CLK)가 분주되고 샘플링 된 정렬 제어 신호(ACS)에 의하여 제1 및 제2 정렬 블록들(420, 430)에 포함된 플립플롭들(421, 431) 및 래치들(422~424, 432~434)이 출력하는 데이터의 폭은 2 tCK에 대응할 수 있다.
도 13에 도시된 바와 같이, T6 시점부터 선택 블록(440)이 제2 선택 신호(SS2)에 응답하여 출력하는 비트들(DRE2, DRE4)는 각각 D5 및 D1을 나타내고, 제1 선택 신호(SS1)에 응답하여 출력하는 비트들(DRO1, DRO3)은 각각 D7 및 D3를 나타낸다. 이에 따라, 제1 데이터 시퀀스(DSR)가 포함하는 4개의 비트들(D1, D3, D5, D7)가 T6 시점부터 병렬로 정렬되고, 4개의 비트들(D1, D3, D5, D7)는 모두 2 tCK에 대응하는 폭을 가질 수 있다.
도 14는 본 발명의 실시예들에 따른 도 12의 제2 정렬 회로의 동작을 나타내는 타이밍도이다.
도 14에서도 데이터 샘플링 회로(340)가 데이터 시퀀스(DS)의 첫 번째 비트(D1)을 샘플링하는 T2 시점에 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 정렬 제어 신호(ACS)가 로우 레벨인 경우를 가정한다.
제2 정렬 회로(450)의 동작은 도 13을 참조하여 설명한 제1 정렬 회로(410)의 동작과 유사하므로, 제1 정렬 블록(460), 제2 정렬 블록(480) 및 선택 블록(480)의 동작에 대한 구체적인 설명은 생략한다.
도 14에 도시된 바와 같이, T6 시점부터 선택 블록(480)이 제2 선택 신호(SS2)에 응답하여 출력하는 비트들(DFE2, DRE4)는 각각 D6 및 D2을 나타내고, 제1 선택 신호(SS1)에 응답하여 출력하는 비트들(DFO1, DFO3)은 각각 D8 및 D4를 나타낸다. 이에 따라, 제2 데이터 시퀀스(DSF)가 포함하는 4개의 비트들(D2, D4, D6, D8)가 T6 시점부터 병렬로 정렬되고, 4개의 비트들(D2, D4, D6, D8)는 모두 2 tCK에 대응하는 폭을 가질 수 있다.
도 15는 본 발명의 실시예들에 따른 도 11의 제1 정렬 회로의 동작을 나타내는 타이밍도이다.
도 15에서는 데이터 샘플링 회로(340)가 데이터 시퀀스(DS)의 첫 번째 비트(D1)을 샘플링하는 T2 시점에 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 정렬 제어 신호(ACS)가 하이 레벨인 경우를 가정한다.
도 15에 도시된 제1 정렬 회로(410)은 도 13에 도시된 제1 정렬 회로(410)의 동작과 유사하다. 차이점은 도 15의 동작에서는 제2 정렬 블록(430)이 T3 시점에 비트(D1)를 수신하고, 제1 정렬 블록(420)이 비트(D3)를 T4 시점에 수신한다는 것이다.
도 15에 도시된 바와 같이, T6 시점부터 선택 블록(440)이 제1 선택 신호(SS1)에 응답하여 출력하는 비트들(DRE1, DRE3)는 각각 D7 및 D3을 나타내고, 제2 선택 신호(SS2)에 응답하여 출력하는 비트들(DRO2, DRO4)은 각각 D5 및 D1를 나타낸다. 이에 따라, 제1 데이터 시퀀스(DSR)가 포함하는 4개의 비트들(D1, D3, D5, D7)가 T6 시점부터 병렬로 정렬되고, 4개의 비트들(D1, D3, D5, D7)는 모두 2 tCK에 대응하는 폭을 가질 수 있다.
도 16는 본 발명의 실시예들에 따른 도 12의 제2 정렬 회로의 동작을 나타내는 타이밍도이다.
도 16에서도 데이터 샘플링 회로(340)가 데이터 시퀀스(DS)의 첫 번째 비트(D1)을 샘플링하는 T2 시점에 내부 데이터 스트로브 신호(IDQS)의 상승 에지에서 정렬 제어 신호(ACS)가 하이 레벨인 경우를 가정한다.
도 16에 도시된 제2 정렬 회로(450)의 동작은 도 14에 도시된 제2 정렬 회로(450)의 동작과 유사하다. 차이점은 도 16의 동작에서는 제2 정렬 블록(470)이 T3 시점에 비트(D2)를 수신하고, 제1 정렬 블록(460)이 비트(D4)를 T4 시점에 수신한다는 것이다.
도 16에 도시된 바와 같이, T6 시점부터 선택 블록(480)이 제1 선택 신호(SS1)에 응답하여 출력하는 비트들(DFE1, DFE3)는 각각 D8 및 D4을 나타내고, 제2 선택 신호(SS2)에 응답하여 출력하는 비트들(DFO2, DFO4)은 각각 D6 및 D2를 나타낸다. 이에 따라, 제2 데이터 시퀀스(DSF)가 포함하는 4개의 비트들(D2, D4, D6, D8)가 T6 시점부터 병렬로 정렬되고, 4개의 비트들(D2, D4, D6, D8)는 모두 2 tCK에 대응하는 폭을 가질 수 있다.
도 17은 본 발명의 실시예들에 따른 도 7의 데이터 정렬 회로에서 선택 신호 생성기를 나타낸다.
도 17을 참조하면, 선택 신호 생성기(360)는 제1 샘플러(361), 지연 소자(362), 제2 샘플러(363) 및 인버터(364)를 포함할 수 있다. 제1 샘플러(361)는 하강 에지 트리거 플립플롭이고, 제2 샘플러(363)는 상승 에지 트리거 플립플롭일 수 있다.
제1 샘플러(361)는 데이터(DQ)의 직렬 입력을 예정하는 트리거 신호(TRG)를 내부 데이터 스토르브 신호(IDQS)에 기초하여 샘플링하여 제1 출력 신호(TX)를 제공할 수 있다. 제1 샘플러(361)는 트리거 신호(TRG)를 내부 데이터 스토르브 신호(IDQS)의 하강 에지에서 샘플링할 수 있다. 지연 소자(362)는 제1 출력 신호(TX)를 지연시켜 제2 출력 신호(TY)를 제공할 수 있다. 제2 샘플러(363)는 정렬 제어 신호(ACS)를 제2 출력 신호(TY)에 기초하여 샘플링하여 제1 선택 신호(SS1)를 출력할 수 있다. 인버터(364)는 제1 선택 신호(SS1)를 반전시켜 제2 선택 신호(SS2)를 출력할 수 있다.
도 18은 본 발명의 실시예들에 따라 도 17의 선택 신호 생성기의 동작을 나타내는 타이밍도이다.
도 18을 참조하면, 반도체 메모리 장치(200a)는 메모리 컨트롤러(100)로부터 클럭 신호(CLK) 및 커맨드(CMD)를 수신할 수 있다.
클러 신호(CLK)는 커맨드(CMD)를 전달하기 위한 신호이고, 커맨드(CMD)는 클럭 신호(CLK)에 동기될 수 있다. 클럭 신호(CLK) 및 데이터 스트로브 신호(DQS)(또는, 내부 데이터 스트로브 신호(iDQS))는 서로 동기되지 않을 수 있다. 즉, 클럭 신호(CLK) 및 데이터 스트로브 신호(DQS) 사이의 위상차는 일정하지 않을 수 있다. 설명의 편의상, 도 18에서는 제1 데이터 시퀀스(DSR)의 일부(DRE2, DRE4)만을 도시한다.
도 17 및 18을 참조하면, 반도체 메모리 장치(200a)가 메모리 컨트롤러(100)로부터 기입 커맨드(WR)를 수신한 경우, 기입 커맨드(WR)을 디코딩한 신호로부터 생성된 트리거 신호(TRG)가 생성될 수 있다. 제1 샘플러(361)은 T4 시점에 내부 데이터 스트로브 신호(IDQS)의 하강 에지에 응답하여 트리거 신호(TRG)를 샘플링하여 제1 신호(TX)를 제공한다. 지연 소자(362)는 1 tCK보다 짧은 시간만큼 제1 신호(TX)를 지연시켜 제2 신호(TY)를 출력할 수 있다. 제2 샘플러(363)은 T5' 시점에서 제2 신호()의 상승 에지에 응답하여 정렬 제어 신호(ACS)를 샘플링하여 제1 선택 신호(SS1)를 출력할 수 있다. 인버터(364)는 T5' 시점에서 제1 선택 신호(SS1)를 반전시켜 제2 선택 신호(SS2)를 출력할 수 있다.
T5'시점에서, 정렬 제어 신호(ACS)의 논리 레벨은 T2 시점에서의 정렬 제어 신호(ACS)의 논리 레벨과 반대이므로, T5'시점에서, 정렬 제어 신호(ACS)의 논리 레벨은 T2 시점에서의 정렬 제어 신호(ACS)의 논리 레벨을 반영할 수 있다. 예를 들어, 도 15 및 도 16에서와 같이, T2 시점에서 정렬 제어 신호(ACS)가 하이 레벨이면, 제1 선택 신호(SS1)는 T5' 시점에서 로우 레벨을 가질 수 있다.
따라서 본 발명의 실시예들에 따른 반도체 메모리 장치 및 데이터 정렬 회로에서는 데이터 스트로브 신호를 직접 분주하지 않고, 클럭 신호를 분주하고, 분주된 클럭 신호를 샘플링하여 정렬 제어 신호를 생성하여 직렬 데이터를 정렬함으로써 정렬 제어 신호가 메타 스테이블 상태로 진입하는 것을 방지할 수 있다. 따라서 반도체 메모리 장치 및 데이터 정렬 회로는 동작 안정성과 성능을 향상시킬 수 있다.
도 7 내지 도 18을 참조하여 설명한 데이터 정렬 회로(330)는 실시예에 따라 도 2의 메모리 컨트롤러(100)에도 포함될 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 정렬 방법을 나타내는 순서도이다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)를 버스트 독출 모드로 설정할 수 있고, 이에 응답하여 반도체 메모리 장치(200a)는 일련의 데이터를 포함하는 데이터 시퀀스를 데이터 신호(DQ)를 통해서 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 컨트롤러(100)에 포함된 데이터 정렬 회로는 반도체 메모리 장치(200a)로부터 데이터 시퀀스를 수신하여 병렬로 정렬할 수 있다
도 3 내지 도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 정렬 방법에서는, 데이터 샘플링 회로(340)에서 데이터 스트로브 신호(DQS)에 동기하여, 직렬 입력되는 데이터(DQ)를 샘플링하여 데이터 시퀀스(DS)를 제공한다(S510). 분주 회로(350)에서 클럭 신호(CLK)를 분주하고, 분주된 클럭 신호(CLK_DV)를 상기 데이터 스트로브 신호(DQS)에 기초하여 샘플링하여 정렬 제어 신호(ACS)를 생성한다(S520). 여기서, 정렬 제어 신호(ACS)는 분주된 클럭 신호(CLK_DV)를 데이터 스트로브 신호(DQS)의 상승 에지에서 샘플링하여 생성될 수 있다.
상기 데이터 스트로브 신호(DQS)의 에지와 정렬 제어 신호(ACS)의 논리 레벨을 판별하여 선택 신호(SS)를 생성한다(S530). 상기 선택 신호(SS)에 응답하고, 상기 정렬 제어 신호(ACS)에 따라 상기 데이터 시퀀스(DS)를 병렬로 정렬하여 내부 데이터(DTA)를 생성한다.
따라서 본 발명의 실시예들에 따른 반도체 메모리 장치의 데이터 정렬 방법에 의하면, 데이터 스트로브 신호를 직접 분주하지 않고, 클럭 신호를 분주하고, 분주된 클럭 신호를 샘플링하여 정렬 제어 신호를 생성하여 직렬 데이터를 정렬함으로써 정렬 제어 신호가 메타 스테이블 상태로 진입하는 것을 방지할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAp, p는 2 이상의 자연수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제p 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력 회로(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 메모리 영역(621)은 도 4를 참조하여 설명한 복수의 메모리 셀들을 포함할 수 있다. 데이터 입출력 회로(6103)는 도 7의 데이터 정렬 회로(330)를 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직 회로(6107)를 더 포함할 수 있다. 제어 로직 회로(6107)는 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어할 수 있다.
한편, 제s 반도체 레이어(620)는, 메모리 영역(621)과 메모리 영역들(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(622)을 구비할 수 있다.
따라서 반도체 메모리 장치(600)는 데이터 스트로브 신호를 직접 분주하지 않고, 클럭 신호를 분주하고, 분주된 클럭 신호를 샘플링하여 정렬 제어 신호를 생성하여 직렬 데이터를 정렬함으로써 정렬 제어 신호가 메타 스테이블 상태로 진입하는 것을 방지할 수 있다. 따라서 반도체 메모리 장치(600)는 동작 안정성과 성능을 향상시킬 수 있다.
또한 반도체 메모리 장치(600)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 영역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(840), 휘발성 메모리 장치(850) 및 파워 서플라이(860)를 포함한다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(850)는 데이터 정렬 회로(851)를 포함할 수 있다. 휘발성 메모리 장치(850)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 데이터 정렬 회로(851)는 도 7의 데이터 정렬 회로(330)로 구성되어 클럭 신호를 분주하고, 분주된 클럭 신호를 샘플링하여 정렬 제어 신호를 생성하여 직렬 데이터를 정렬함으로써 정렬 제어 신호가 메타 스테이블 상태로 진입하는 것을 방지할 수 있다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(820)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PACS), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러 200a: 반도체 메모리 장치
220: 제어 로직 회로 330: 데이터 정렬 회로
340: 데이터 샘플링 회로 350: 분주 회로
360: 선택 신호 생성기 400: 데이터 정렬 블록
410: 제1 정렬 회로 420: 제1 정렬 블록
430: 제2 정렬 블록 440: 선택 블록
450: 제2 정렬 회로

Claims (20)

  1. 반도체 메모리 장치의 데이터 정렬 회로로서,
    메모리 컨트롤러로부터 직렬 입력되는 데이터를 데이터 스트로브 신호에 기초하여 샘플링하여 데이터 시퀀스로 제공하는 데이터 샘플링 회로;
    상기 메모리 컨트롤러로부터 제공되는 클럭 신호를 분주하고, 분주된 클럭 신호를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 정렬 제어 신호를 생성하는 분주 회로;
    상기 데이터 스트로브 신호의 에지와 상기 정렬 제어 신호의 논리 레벨에 기초하여 선택 신호를 제공하는 선택 신호 생성기; 및
    상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 기초하여 상기 데이터 시퀀스를 병렬로 정렬하여 내부 데이터를 생성하는 데이터 정렬 블록을 포함하고,
    상기 클럭 신호는 상기 반도체 메모리 장치에서 상기 메모리 컨트롤러로부터의 커맨드를 샘플링하는데 사용되는 데이터 정렬 회로.
  2. 제1항에 있어서, 상기 분주 회로는
    상기 클럭 신호의 주파수를 분주하여 상기 분주된 클럭 신호를 출력하는 주파수 분주기; 및
    상기 분주된 클럭 신호를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 상기 정렬 제어 신호를 출력하는 샘플러를 포함하는 데이터 정렬 회로.
  3. 제2항에 있어서,
    상기 샘플러는 상기 데이터 스트로브 신호의 상승 에지에 동기하여 상기 분주된 클럭 신호를 샘플링하는 데이터 정렬 회로.
  4. 제1항에 있어서, 상기 선택 신호 생성기는
    상기 데이터의 직렬 입력을 예정하는 트리거 신호를 상기 데이터 스토르브 신호에 기초하여 샘플링하여 제1 출력 신호를 제공하는 제1 샘플러;
    상기 제1 출력 신호를 지연시켜 제2 출력 신호를 제공하는 지연 소자;
    상기 정렬 제어 신호를 상기 제2 출력 신호에 기초하여 샘플링하여 제1 선택 신호를 출력하는 제2 샘플러; 및
    상기 제1 선택 신호를 반전시켜 제2 선택 신호를 출력하는 인버터를 포함하는 데이터 정렬 회로.
  5. 제4항에 있어서,
    상기 제1 샘플러는 상기 트리거 신호를 상기 데이터 스트로브 신호의 하강 에지에 동기하여 샘플링하고,
    상기 제2 샘플러는 상기 정렬 제어 신호를 상기 제2 출력 신호의 상승 에지에 동기하여 샘플링하는 데이터 정렬 회로.
  6. 제4항에 있어서,
    상기 선택 신호 생성기는 상기 데이터 시퀀스의 첫번째 비트가 샘플링되는 시점에서의 상기 데이터 스트로브 신호의 에지와 상기 정렬 신호의 논리 레벨에 따라 상기 제1 선택 신호와 상기 제2 선택 신호의 논리 레벨을 결정하는 데이터 정렬 회로.
  7. 제1항에 있어서, 상기 데이터 정렬 블록은
    상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 기초하여 상기 데이터 시퀀스의 홀수 번째 비트들을 포함하는 제1 시퀀스를 병렬로 정렬하여 제1 병렬 데이터를 출력하는 제1 정렬 회로; 및
    상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 기초하여 상기 데이터 시퀀스의 짝수 번째 비트들을 포함하는 제2 시퀀스를 병렬로 정렬하여 제2 병렬 데이터를 출력하는 제2 정렬 회로를 포함하는 데이터 정렬 회로.
  8. 제6항에 있어서, 상기 제1 정렬 회로는
    상기 정렬 제어 신호에 기초하여, 상기 제1 시퀀스를 병렬로 정렬하여 제1 병렬 비트들로 출력하는 제1 정렬 블록;
    상기 정렬 제어 신호에 기초하여, 상기 제1 시퀀스를 병렬로 정렬하여 제2 병렬 비트들로 출력하는 제2 정렬 블록; 및
    상기 선택 신호에 응답하여 상기 제1 병렬 비트들 및 상기 제2 비트들의 상응하는 비트들 중 하나를 상기 제1 병렬 데이터로 출력하는 선택 블록을 포함하는 데이터 정렬 회로.
  9. 제8항에 있어서,
    상기 제1 정렬 블록은 상기 정렬 제어 신호에 의하여 제어되고, 직렬 연결된 상승 에지 트리거 플립플롭 및 하나 이상의 제1 래치들을 포함하고, 상기 상승 에지 트리거 플립플롭 및 상기 제1 래치들의 출력을 상기 제1 병렬 비트들로 출력하고,
    상기 제2 정렬 블록은 상기 정렬 제어 신호에 의하여 제어되고, 직렬 연결된 하강 에지 트리거 플립플롭 및 하나 이상의 제2 래치들을 포함하고, 상기 하강 에지 트리거 플립플롭 및 상기 제2 래치들의 출력을 상기 제2 병렬 비트들로 출력하고,
    상기 선택 블록은 상기 선택 신호에 응답하여 상기 제1 병렬 비트들 및 상기 제2 비트들의 상응하는 비트들 중 하나를 상기 제1 병렬 데이터로 출력하는 복수의 멀티플렉서들을 포함하는 데이터 정렬 회로.
  10. 제6항에 있어서, 상기 제2 정렬 회로는
    상기 정렬 제어 신호에 기초하여, 상기 제2 시퀀스를 병렬로 정렬하여 제1 병렬 비트들로 출력하는 제1 정렬 블록;
    상기 정렬 제어 신호에 기초하여, 상기 제2 시퀀스를 병렬로 정렬하여 제2 병렬 비트들로 출력하는 제2 정렬 블록; 및
    상기 선택 신호에 응답하여 상기 제2 병렬 비트들 및 상기 제2 비트들의 상응하는 비트들 중 하나를 상기 제2 병렬 데이터로 출력하는 선택 블록을 포함하는 데이터 정렬 회로.
  11. 제1항에 있어서,
    상기 데이터 샘플링 회로는 상기 데이터 스트로브 신호의 토글링 시작 시점으로부터 미리 정해진 프리앰블 구간이 경과한 후에 상기 직렬 입력되는 데이터를 샘플링하는 데이터 정렬 회로.
  12. 내부 데이터를 저장하는 메모리 셀 어레이;
    메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하고, 상기 메모리 컨트롤러로부터의 클럭 신호에 따라 샘플링된 커맨드를 수신하는 제어 로직 회로; 및
    상기 제어 로직 회로의 제어에 따라 상기 클럭 신호가 분주된 분주 클럭 신호를 데이터 스트로브 신호에 따라 샘플링하여 생성된 정렬 제어 신호에 기초하여, 상기 메모리 컨트롤러로부터 직렬 입력되는 데이터를 병렬로 정렬하여 상기 내부 데이터를 생성하는 데이터 정렬 회로를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 데이터 정렬 회로는
    상기 직렬 입력되는 데이터를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 데이터 시퀀스로 제공하는 데이터 샘플링 회로;
    상기 분주된 클럭 신호를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 상기 정렬 제어 신호를 생성하는 분주 회로;
    상기 데이터 스트로브 신호의 에지와 상기 정렬 제어 신호의 논리 레벨을 판별하여 선택 신호를 제공하는 선택 신호 생성기; 및
    상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 상기 내부 데이터를 생성하는 데이터 정렬 블록을 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 분주 회로는
    상기 클럭 신호의 주파수를 분주하여 상기 분주된 클럭 신호를 출력하는 주파수 분주기; 및
    상기 분주된 클럭 신호를 상기 데이터 스트로브 신호에 기초하여 샘플링하여 상기 정렬 제어 신호를 출력하는 샘플러를 포함하고,
    상기 샘플러는 상기 데이터 스트로브 신호의 상승 에지에 동기하여 상기 분주된 클럭 신호를 샘플링하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 선택 신호 생성기는
    상기 데이터의 직렬 입력을 예정하는 트리거 신호를 상기 데이터 스토르브 신호에 기초하여 샘플링하여 제1 출력 신호를 제공하는 제1 샘플러;
    상기 제1 출력 신호를 지연시켜 제2 출력 신호를 제공하는 지연 소자;
    상기 정렬 제어 신호를 상기 제2 출력 신호에 기초하여 샘플링하여 제1 선택 신호를 출력하는 제2 샘플러; 및
    상기 제1 선택 신호를 반전시켜 제2 선택 신호를 출력하는 인버터를 포함하는 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 커맨드와 상기 어드레스를 상기 클럭 신호에 따라 샘플링하여 상기 샘플링된 커맨드와 상기 샘플링된 어드레스를 상기 제어 로직 회로에 제공하는 커맨드/어드레스 입력 버퍼를 더 포함하는 반도체 메모리 장치.
  17. 제12항에 있어서,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레인 반도체 메모리 장치.
  18. 반도체 메모리 장치의 데이터 정렬 방법으로서,
    데이터 스트로브 신호에 동기하여, 직렬 입력되는 데이터를 샘플링하여 데이터 시퀀스를 제공하는 단계;
    커맨드를 샘플링하는데 사용된 클럭 신호를 분주하고, 분주된 클럭 신호를 상기 데이터 스트로브 신호에 동기하여 샘플링하여 정렬 제어 신호를 생성하는 단계;
    상기 데이터 스트로브 신호의 에지와 정렬 제어 신호의 논리 레벨을 판별하여 선택 신호를 생성하는 단계; 및
    상기 선택 신호에 응답하고, 상기 정렬 제어 신호에 따라 상기 데이터 시퀀스를 병렬로 정렬하여 내부 데이터를 생성하는 단계를 포함하는 반도체 메모리 장치의 데이터 정렬 방법.
  19. 제18항에 있어서,
    상기 정렬 제어 신호는 상기 분주된 클럭 신호를 상기 데이터 스트로브 신호의 상승 에지에 동기하여 샘플링하여 생성되는 반도체 메모리 장치의 데이터 정렬 방법.
  20. 제18항에 있어서,
    상기 선택 신호는 제1 선택 신호와 제2 선택 신호를 포함하고, 상기 제1 선택 신호와 상기 제2 선택 신호의 논리 레벨은 상기 데이터 시퀀스의 제1 비트가 샘플링되는 시점에서의 상기 데이터 스트로브 신호의 에지와 상기 정렬 신호의 논리 레벨에 따라 결정되는 반도체 메모리 장치의 데이터 정렬 방법.
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TW106138262A TWI765932B (zh) 2016-12-21 2017-11-06 半導體記憶體裝置之資料對齊電路以及其資料對齊之方法
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102300123B1 (ko) * 2017-06-01 2021-09-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11404102B2 (en) * 2019-06-05 2022-08-02 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system, and method of operating the semiconductor device
KR20210070140A (ko) * 2019-12-04 2021-06-14 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP2022017054A (ja) 2020-07-13 2022-01-25 キオクシア株式会社 半導体記憶装置
CN116486852B (zh) * 2022-01-14 2024-06-28 长鑫存储技术有限公司 一种时钟电路、时钟对齐系统和时钟对齐方法
CN116094682B (zh) * 2023-02-13 2023-11-07 南京金阵微电子技术有限公司 数据接收装置、数据接收方法、存储介质及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128841A1 (en) * 2003-12-12 2005-06-16 Jin-Hyun Kim Input signal receiving device of semiconductor memory unit
KR20080048378A (ko) * 2006-11-28 2008-06-02 삼성전자주식회사 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법
KR20110102736A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
US20150063008A1 (en) * 2013-08-28 2015-03-05 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same
KR20160092378A (ko) * 2015-01-27 2016-08-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185736A (en) * 1989-05-12 1993-02-09 Alcatel Na Network Systems Corp. Synchronous optical transmission system
JP4768163B2 (ja) * 2001-08-03 2011-09-07 富士通セミコンダクター株式会社 半導体メモリ
US7167023B1 (en) 2001-08-29 2007-01-23 Altera Corporation Multiple data rate interface architecture
US7394870B2 (en) * 2003-04-04 2008-07-01 Silicon Storage Technology, Inc. Low complexity synchronization for wireless transmission
KR100522426B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 반도체 기억 소자에서 쓰기 데이터 정렬을 위한 회로
KR100543908B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치
KR100670654B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 도메인 크로싱 마진을 증가시키기 위한 반도체메모리소자
US7975162B2 (en) * 2006-11-28 2011-07-05 Samsung Electronics Co., Ltd. Apparatus for aligning input data in semiconductor memory device
KR100894811B1 (ko) 2007-01-11 2009-04-24 삼성전자주식회사 서데스의 역직렬화기 및 그것의 데이터 역직렬화 방법
US7423928B2 (en) 2007-01-30 2008-09-09 Atmel Corporation Clock circuitry for DDR-SDRAM memory controller
US7969799B2 (en) 2007-10-09 2011-06-28 Lsi Corporation Multiple memory standard physical layer macro function
KR100929835B1 (ko) 2008-02-29 2009-12-07 주식회사 하이닉스반도체 안정적인 초기 동작을 수행하는 반도체 메모리 장치
US9431091B2 (en) 2008-06-06 2016-08-30 Uniquify, Inc. Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers
US8593902B2 (en) 2011-09-06 2013-11-26 Mediatek Inc. Controller and access method for DDR PSRAM and operating method thereof
TWI446181B (zh) * 2011-08-08 2014-07-21 Faraday Tech Corp 資料擷取的方法與相關裝置
JP2013069360A (ja) * 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びデータ処理システム
US8823426B2 (en) 2012-10-24 2014-09-02 SK Hynix Inc. Deserializers
KR102252880B1 (ko) * 2014-04-15 2021-05-20 에스케이하이닉스 주식회사 반도체 장치
TWI631835B (zh) * 2014-11-12 2018-08-01 弗勞恩霍夫爾協會 用以解碼媒體信號之解碼器、及用以編碼包含用於主要媒體資料之元資料或控制資料的次要媒體資料之編碼器
US9524759B2 (en) 2014-12-16 2016-12-20 Micron Technology, Inc. Apparatuses and methods for capturing data using a divided clock
KR102472123B1 (ko) * 2016-03-16 2022-11-30 에스케이하이닉스 주식회사 반도체 시스템 및 그의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128841A1 (en) * 2003-12-12 2005-06-16 Jin-Hyun Kim Input signal receiving device of semiconductor memory unit
KR20080048378A (ko) * 2006-11-28 2008-06-02 삼성전자주식회사 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법
KR20110102736A (ko) * 2010-03-11 2011-09-19 삼성전자주식회사 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
US20150063008A1 (en) * 2013-08-28 2015-03-05 Samsung Electronics Co., Ltd. Input data alignment circuit and semiconductor device including the same
KR20160092378A (ko) * 2015-01-27 2016-08-04 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

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