CN116094682B - 数据接收装置、数据接收方法、存储介质及电子设备 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004590 computer program Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 12
- 238000004891 communication Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 4
- 230000003190 augmentative effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 101150018075 sel-2 gene Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本申请提供数据接收装置、数据接收方法、存储介质及电子设备。所述装置包括：时钟信号接收模块，被配置为接收数据总线中的时钟信号，并对所述时钟信号进行延迟处理以生成一系列备选时钟信号；第一时钟信号获取模块，被配置为从所述一系列备选时钟信号中获取第一时钟信号；第二时钟信号获取模块，被配置为从所述一系列备选时钟信号中获取第二时钟信号；偶数据接收模块，被配置为利用所述第一时钟信号接收所述数据总线中的数据以获取其中的偶数据；奇数据接收模块，被配置为利用所述第二时钟信号接收所述数据总线中的数据以获取其中的奇数据；数据对齐模块，被配置为将奇数据和偶数据进行对齐。所述数据接收装置能够正确接收数据总线中的数据。
Description
技术领域
本申请属于通信技术领域，涉及一种接收装置，特别是涉及一种数据接收装置、数据接收方法、存储介质及电子设备。
背景技术
以太网(Ethernet)通信中，物理层(Physical Layer，PHY)和介质访问控制层(Media Access Control，MAC)之间的RGMII(Reduced Gigabit Media IndependentInterface，精简吉比特介质独立接口)总线的时钟频率为125Mhz，采用双边沿触发时钟，其数据速率为250Mhz。现有技术中，经常会出现接收器无法正确接收数据的情形，导致MAC层和物理层之间的通信质量较差。
发明内容
本申请提供一种数据接收装置、数据接收方法、存储介质及电子设备，目的之一是提升MAC层和物理层之间的通信质量。
第一方面，本申请提供一种数据接收装置，所述数据接收装置包括：时钟信号接收模块，被配置为接收数据总线中的时钟信号，并对所述时钟信号进行延迟处理以生成一系列备选时钟信号；第一时钟信号获取模块，被配置为从所述一系列备选时钟信号中获取第一时钟信号；第二时钟信号获取模块，被配置为从所述一系列备选时钟信号中获取第二时钟信号；偶数据接收模块，被配置为利用所述第一时钟信号接收所述数据总线中的数据以获取其中的偶数据，其中所述第一时钟信号的触发沿位于所述偶数据的有效窗口内；奇数据接收模块，被配置为利用所述第二时钟信号接收所述数据总线中的数据以获取其中的奇数据，其中所述第二时钟信号的触发沿位于所述奇数据的有效窗口内；数据对齐模块，被配置为将所述奇数据和所述偶数据进行对齐。
在第一方面的一种实现方式中，所述时钟信号接收模块包括延迟锁相环电路，所述延迟锁相环电路被配置为输入所述时钟信号并通过其延迟线生成所述一系列备选时钟信号。
在第一方面的一种实现方式中，所述延迟线包括至少一个第一延迟单元和至少一个第二延迟单元，所述第一时钟信号获取模块与各所述第一延迟单元相连，所述第二时钟信号获取模块与各所述第二延迟单元相连。
在第一方面的一种实现方式中，所述第一延迟单元和所述第二延迟单元包含的延迟单元相同、部分相同或者相异。
在第一方面的一种实现方式中，所述第一时钟信号获取模块包括第一数据选择器，所述第一数据选择器被配置为根据接收到的第一选择信号从所述一系列备选时钟信号中获取所述第一时钟信号；所述第二时钟信号获取模块包括第二数据选择器，所述第二数据选择器被配置为根据接收到的第二选择信号从所述一系列备选时钟信号中获取所述第二时钟信号。
在第一方面的一种实现方式中，所述偶数据接收模块包括第一触发器，和/或所述奇数据接收模块包括第二触发器，其中：所述第一触发器的数据输入端被配置为输入所述数据总线中的数据，所述第一触发器的时钟输入端被配置为输入所述第一时钟信号，所述第一触发器的输出端被配置为输出所述偶数据；所述第二触发器的数据输入端被配置为输入所述数据总线中的数据，所述第二触发器的时钟输入端被配置为输入所述第二时钟信号，所述第二触发器的输出端被配置为输出所述奇数据。
在第一方面的一种实现方式中，所述数据对齐模块包括第三触发器，所述第三触发器的输入端被配置为输入所述偶数据，所述第三触发器的时钟输入端被配置为输入所述第二时钟信号，所述第三触发器的输出端被配置为输出与所述奇数据相对齐的偶数据。
第二方面，本申请提供一种数据接收方法，所述数据接收方法包括：接收数据总线中的时钟信号，并对所述时钟信号进行延迟处理以生成一系列备选时钟信号；从所述一系列备选时钟信号中获取第一时钟信号；从所述一系列备选时钟信号中获取第二时钟信号，所述第二时钟信号相对于所述时钟信号的延迟大于所述第一时钟信号；利用所述第一时钟信号接收所述数据总线中的数据以获取其中的偶数据，其中所述第一时钟信号的触发沿位于所述偶数据的有效窗口内；利用所述第二时钟信号接收所述数据总线中的数据以获取其中的奇数据，其中所述第二时钟信号的触发沿位于所述奇数据的有效窗口内；将所述奇数据和所述偶数据进行对齐。
第三方面，本申请提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现本申请第二方面所述的数据接收方法。
第四方面，本申请提供一种电子设备，所述电子设备包括：存储器，存储有一计算机程序；处理器，与所述存储器通信相连，调用所述计算机程序时执行本申请第二方面所述的数据接收方法。
如上所述，本申请实施例提供的数据接收装置通过偶数据接收模块利用第一时钟信号接收偶数据，通过奇数据接收模块利用第二时钟信号接收奇数据。由于第一时钟信号的触发沿位于偶数据的有效窗口内，第二时钟信号的触发沿位于奇数据的有效窗口内，因而能够解决因时钟信号和数据延迟失配、时钟信号和/或数据占空比失真等导致的数据无法正确接收的问题。
附图说明
图1A显示为MAC层与物理层通信的示意图。
图1B至图1D显示为MAC与物理层通信过程中的波形图。
图2显示为本申请一实施例所述的数据接收装置的结构示意图。
图3显示为本申请一实施例中延迟锁相环电路的结果示意图。
图4A显示为本申请一实施例所述的数据接收装置的结构示意图。
图4B和图4C显示为本申请一实施例所述的数据接收装置的相关波形图。
图5显示为本申请一实施例所述的数据接收方法的流程图。
图6显示为本申请一实施例所述的电子设备的结构示意图。
元件标号说明
100 数据接收装置
110 时钟信号接收模块
120 第一时钟信号获取模块
130 第二时钟信号获取模块
140 偶数据接收模块
150 奇数据接收模块
160 数据对齐模块
200 数据接收装置
210 延迟锁相环电路
220 第一数据选择器
230 第二数据选择器
240 第一触发器
250 第二触发器
260 第三触发器
600 电子设备
610 存储器
620 处理器
630 显示器
S51～S56 步骤
具体实施方式
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，遂图式中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
以太网通信中，物理层和MAC层之间的RGMII总线的时钟频率为125Mhz，采用双边沿触发时钟，其数据速率为250Mhz。图1A显示为现有技术中MAC层发送数据至物理层的示意图，其中，延迟1是指RGMII总线中的时钟信号在传输过程中产生的延迟，延迟2是指RGMII总线中的数据在传输过程中产生的延迟。发明人在实际应用中发现，由于时钟信号和数据发送端驱动器的延迟失配(mismatch)、接收器内的延迟失配和/或PCB(Printed CircuitBoard，印刷电路板)上的跟踪延迟(trace delay)失配等因素，延迟1和延迟2之间经常存在失配，这就导致时钟信号的触发沿可能位于数据的有效窗口之外。其中，有效窗口是指接收端能够正确接收到数据的时间窗口。以MAC层向物理层发送数据为例，图1B显示为接收端接收到的数据和时钟信号的示例图。其中，时钟信号1与数据不存在失配，其触发沿(包括上升沿和下降沿)均位于数据的有效窗口内，因而接收端可以根据时钟信号1正确地接收数据。时钟信号2与数据存在失配问题，时钟信号2中具有位于有效窗口之外的触发沿，因而接收端利用时钟信号2接收数据时会出错。
于图1A所示的通信系统中，还可能存在时钟信号和/或数据的占空比失真。图1C显示为时钟信号占空比失真的情形。如图1C所示，时钟信号3存在占空比失真。此种情形下，时钟信号3的下降沿位于数据的有效窗口之外，因而接收端利用时钟信号3接收数据时会出错。图1D显示为数据占空比失真的情形。如图1D所示，数据存在占空比失真。此种情形下，时钟信号4的上升沿位于数据的有效窗口之外，因而接收端利用时钟信号4接收数据时会出错。
需要说明的是，图1B所示时钟信号和数据的延迟失配、图1C所示的时钟信号占空比失真以及图1D所示的时钟信号占空比失真，仅为导致时钟信号的触发沿位于数据有效窗口之外的可能情形。在一些其他情形中，可能同时存在时钟信号和数据的延迟失配以及时钟信号和/或数据占空比失真，这同样会导致接收端无法正确接收数据。
至少针对上述问题，本申请实施例提供一种数据接收装置。该数据接收装置通过偶数据接收模块利用第一时钟信号接收偶数据，通过奇数据接收模块利用第二时钟信号接收奇数据。由于第一时钟信号的触发沿位于偶数据的有效窗口内，第二时钟信号的触发沿位于奇数据的有效窗口内，因而能够解决因时钟信号和数据延迟失配、时钟信号和/或数据占空比失真等导致的数据无法正确接收的问题。
本申请实施例提供的数据接收装置可以应用于电子设备，所述的电子设备可以包括手机、平板电脑、可穿戴设备、车载设备、增强现实(augmented reality，AR)/虚拟现实(virtual reality，VR)设备、笔记本电脑、超级移动个人计算机(ultra-mobile personalcomputer，UMPC)、上网本、个人数字助理(personal digital assistant，PDA)等终端设备，本申请实施例对电子设备的具体类型不作任何限制。
以下将结合附图详细阐述本申请实施例提供的数据接收装置，以使本领域技术人员不需要创造性劳动即可理解本申请实施例提供的数据接收装置。
图2显示为本申请实施例提供的数据接收装置100的结构示意图。如图2所示，数据接收装置100包括时钟信号接收模块110、第一时钟信号获取模块120、第二时钟信号获取模块130、偶数据接收模块140、奇数据接收模块150和数据对齐模块160。需要说明的是，本申请中，奇数据和偶数据可以根据实际需求进行定义。例如，本申请实施例中可以将各时钟周期内前半个时钟周期接收到的数据定义为偶数据，将后半个时钟周期内接收到的数据定义为奇数据，但本申请并不以此为限。
时钟信号接收模块110被配置为接收数据总线中的时钟信号，并对该时钟信号进行延迟处理以生成一系列备选时钟信号，其中，各备选时钟信号的延迟各不相同。
第一时钟信号获取模块120被配置为从时钟信号接收模块110生成的一系列备选时钟信号中获取第一时钟信号。
第二时钟信号获取模块130被配置为从时钟信号接收模块110生成的一系列备选时钟信号中获取第二时钟信号。
偶数据接收模块140被配置为利用第一时钟信号接收数据总线中的数据以获取其中的偶数据，其中，第一时钟信号的触发沿位于偶数据的有效窗口内，该第一时钟信号的触发沿可以为上升沿和/或下降沿。数据总线中的数据可以为差分信号，但本申请并不以此为限。
奇数据接收模块150被配置为利用第二时钟信号接收数据总线中的数据以获取其中的奇数据，其中，第二时钟信号的触发沿位于奇数据的有效窗口内，该第二时钟信号的触发沿可以为上升沿和/或下降沿。
数据对齐模块160被配置为对偶数据进行处理以将奇数据和偶数据进行对齐。可以理解的是，本申请实施例中数据对齐模块160被配置为对偶数据进行处理来实现奇数据和偶数据对齐仅为本申请实施例的一种可行方式。在另外一些实施例中，数据对齐模块也可以被配置为对奇数据进行处理来实现奇数据和偶数据的对齐。在又一些实施例中，数据对齐模块也可以被配置为对奇数据和偶数据进行处理来实现奇数据和偶数据的对齐。
需要说明的是，本申请实施例中所述的数据总线可以为RGMII总线，但本申请并不以此为限。举凡数据总线同时传输数据和时钟信号，且接收端利用接收到的时钟信号的双边沿(上边沿、下边沿)来接收数据的场景，均可以采用本申请实施例提供的数据接收装置100来接收数据。
根据以上描述可知，本申请实施例提供的数据接收装置100通过偶数据接收模块140利用第一时钟信号接收偶数据，通过奇数据接收模块150利用第二时钟信号接收奇数据。由于第一时钟信号的触发沿位于偶数据的有效窗口内，第二时钟信号的触发沿位于奇数据的有效窗口内，因而能够解决因时钟信号和数据延迟失配、时钟信号和/或数据占空比失真等导致的数据无法正确接收的问题。
于本申请的一实施例中，时钟信号接收模块110包括延迟锁相环(Delay-lockedloop，DLL)电路，该延迟锁相环电路被配置为输入时钟信号并通过其延迟线(delay line，DL)生成一系列备选时钟信号。其中，延迟锁相环电路是能够产生多种相位延迟的时钟信号的电路。
请参阅图3，在一些实现方式中，延迟锁相环电路的延迟线可以通过一系列级联的延迟单元生成备选时钟信号CK_1、CK_2、…、CK_N。每个延迟单元均具有T/N的延迟，所有延迟单元的总延迟为T，且每个延迟单元的输出信号均可以作为一个备选时钟信号。其中，T为时钟信号的周期，N为延迟单元的数量，其取值决定了延迟线的分辨率，N的数值越大则延迟线的分辨率越高。具体应用中，通过合理配置N的数值，能够保证延迟线产生的一系列备选时钟信号中包括至少一个位于偶数据有效窗口内的备选时钟信号，并能够保证延迟线产生的一系列备选时钟信号中包括至少一个位于奇数据有效窗口内的备选时钟信号。
于本申请的一实施例中，延迟线包括至少一个第一延迟单元和至少一个第二延迟单元。第一时钟信号获取模块与各第一延迟单元相连，第二时钟信号获取模块与各第二延迟单元相连。
在一些实现方式中，第一延迟单元和第二延迟单元包含的延迟单元相同。例如，于图3所示的延迟锁相环电路中，第一延迟单元和第二延迟单元可以包含延迟锁相环电路中的所有延迟单元，也即包含延迟单元1至延迟单元N。
在另外一些实现方式中，第一延迟单元和第二延迟单元包含的延迟单元部分相同、部分不同。例如，于图3所示的延迟锁相环电路中，第一延迟单元可以包含延迟单元1至延迟单元n1，第二延迟单元可以包含延迟单元n2至延迟单元N，其中1<n2<n1<N。
在又一些实现方式中，第一延迟单元和第二延迟单元包含的延迟单元完全不同。例如，于图3所示的延迟锁相环电路中，第一延迟单元可以包含延迟单元1至延迟单元n3，第二延迟单元可以包含延迟单元n4至延迟单元N，其中1<n3<n4<N。
于本申请的一实施例中，第一时钟信号获取模块包括第一数据选择器。该第一数据选择器被配置为根据接收到的第一选择信号从一系列备选时钟信号中获取第一时钟信号。第二时钟信号获取模块包括第二数据选择器，该第二数据选择器被配置为根据接收到的第二选择信号从一系列时钟信号中获取第二时钟信号。其中，第一选择信号和第二选择信号例如可以为可编程字(programing word)，由用户根据实际需求进行配置。
于本申请的一实施例中，偶数据接收模块包括第一触发器，和/或奇数据接收模块包括第二触发器。第一触发器的数据输入端被配置为输入数据总线中的数据，第一触发器的时钟输入端被配置为输入第一时钟信号，第一触发器的输出端被配置为输出偶数据。第二触发器的数据输入端被配置为输入数据总线中的数据，第二触发器的时钟输入端被配置为输入第二时钟信号，第二触发器的输出端被配置为输出奇数据。
于本申请的一实施例中，数据对齐模块包括第二触发器，第二触发器的输入端被配置为输入偶数据，第二触发器的时钟输入端被配置为输入第二时钟信号，第二触发器的输出端被配置为输出与奇数据相对齐的偶数据。
接下来将通过一个具体实施例对本申请提供的数据接收装置进行进一步地详细介绍。需要说明的还是，该具体实施例中数据接收装置的结构仅为本申请的一种可能的实现方式，但本申请并不以此为限。图4A显示为该具体实施例中数据接收装置200的结构示意图。如图4A所示，数据接收装置200包括延迟锁相环电路210、第一数据选择器220、第二数据选择器230、第一触发器240、第二触发器250和第三触发器260。
延迟锁相环电路210包括一延迟线，延迟锁相环电路210被配置为利用该延迟线对数据总线中的时钟信号进行延迟处理以生成一系列备选时钟信号。
第一数据选择器220被配置为根据第一选择信号Sel1从一系列备选时钟信号中获取第一时钟信号，其中，第一时钟信号的上升沿位于偶数据的有效窗口内。
第二数据选择器230被配置为根据第二选择信号Sel2从一系列备选时钟信号中获取第二时钟信号，其中，第二时钟信号的上升沿位于奇数据的有效窗口内。
第一触发器240为上升沿触发的D触发器，被配置为利用第一时钟信号接收数据总线中的数据以获取其中的偶数据。
第二触发器250为上升沿触发的D触发器，被配置为利用第二时钟信号接收数据总线中国的数据以获取其中的奇数据。
第三触发器260被配置为利用第二时钟信号对偶数据进行对齐处理，以使数据接收装置200接收到的奇数据和偶数据相对齐。
图4B显示为本申请一具体实例中的波形图。如图4B所示，图4B所示实例中存在时钟信号的占空比失真，且该实例中存在或不存在时钟信号与数据的延迟失配。其中，D0、D2和D4等为偶数据，D1、D3等为奇数据。A位置数据是指第一触发器240的输出信号。根据图4B可知，本申请实施例提供的数据接收装置200能够有效地解决因时钟信号与数据的延迟失配，和/或时钟信号的占空比失真导致的数据不能正确接收的问题。
图4C显示为本申请另一具体实例中的波形图。图4C所示实例中存在时钟信号和数据的占空比失真，且该实例中存在或不存在时钟信号与数据的延迟失配。如图4C所示，本申请实施例提供的数据接收装置200能够有效地解决因时钟信号与数据的延迟失配，数据的占空比失真，和/或时钟信号的占空比失真导致的数据不能正确接收的问题。
本申请实施例还提供一种数据接收方法。图5显示为本申请实施例中数据接收方法的流程图。如图5所示，本申请实施例提供的数据接收方法包括以下步骤S51至步骤S56。
S51，接收数据总线中的时钟信号，并对时钟信号进行延迟处理以生成一系列备选时钟信号。
S52，从一系列备选时钟信号中获取第一时钟信号。
S53，从一系列备选时钟信号中获取第二时钟信号，第二时钟信号相对于时钟信号的延迟大于第一时钟信号。
S54，利用第一时钟信号接收数据总线中的数据以获取其中的偶数据，其中第一时钟信号的触发沿位于偶数据的有效窗口内。
S55，利用第二时钟信号接收数据总线中的数据以获取其中的奇数据，其中第二时钟信号的触发沿位于奇数据的有效窗口内。
S56，将奇数据和偶数据进行对齐。
需要说明的是，上述步骤S51至步骤S56可以通过图2所示数据接收装置100中的相应模块实现，此处不作过多赘述。此外，上述标号S51至S56仅用于标识不同的步骤，而非用于限制各步骤之间的执行顺序。例如，在一些实现方式中，步骤S52和步骤S53可以同时进行，也可以先后进行。
本申请实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被执行时实现本申请任一实施例提供的数据接收方法。本领域普通技术人员可以理解实现上述实施例的方法中的全部或部分步骤是可以通过程序来指令处理器完成，所述的程序可以存储于计算机可读存储介质中，所述存储介质是非短暂性(non-transitory)介质，例如随机存取存储器，只读存储器，快闪存储器，硬盘，固态硬盘，磁带(magnetictape)，软盘(floppy disk)，光盘(optical disc)及其任意组合。上述存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。该可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质(例如数字视频光盘(digital video disc，DVD))、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。
本申请实施例还提供一种电子设备。图6显示为本申请实施例中电子设备600的结构示意图。如图6所示，本申请实施例中电子设备600包括存储器610和处理器620。
存储器610用于存储计算机程序；优选地，存储器610包括：ROM、RAM、磁碟、U盘、存储卡或者光盘等各种可以存储程序代码的介质。
具体地，存储器610可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)和/或高速缓存存储器。电子设备600可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。存储器610可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本申请各实施例的功能。
处理器620与存储器610相连，用于执行存储器610存储的计算机程序，以使电子设备600执行本申请任一实施例提供的数据接收方法。
可选地，处理器620可以是通用处理器，包括中央处理器、网络处理器(NetworkProcessor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。
综上所述，本申请实施例所述的数据接收装置，通过偶数据接收模块利用第一时钟信号接收偶数据，通过奇数据接收模块利用第二时钟信号接收奇数据。由于第一时钟信号的触发沿位于偶数据的有效窗口内，第二时钟信号的触发沿位于奇数据的有效窗口内，因而能够解决因时钟信号和数据延迟失配、时钟信号和/或数据占空比失真等导致的数据无法正确接收的问题。因此，本申请有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。
Claims (9)
1.一种数据接收装置，其特征在于，所述数据接收装置包括：
时钟信号接收模块，被配置为接收数据总线中的时钟信号，并对所述时钟信号进行延迟处理以生成一系列备选时钟信号；
第一时钟信号获取模块，被配置为从所述一系列备选时钟信号中获取第一时钟信号；
第二时钟信号获取模块，被配置为从所述一系列备选时钟信号中获取第二时钟信号；
偶数据接收模块，被配置为利用所述第一时钟信号接收所述数据总线中的数据以获取其中的偶数据，其中所述第一时钟信号的触发沿位于所述偶数据的有效窗口内；
奇数据接收模块，被配置为利用所述第二时钟信号接收所述数据总线中的数据以获取其中的奇数据，其中所述第二时钟信号的触发沿位于所述奇数据的有效窗口内；
数据对齐模块，被配置为将所述奇数据和所述偶数据进行对齐；
其中，所述数据对齐模块包括第三触发器，所述第三触发器的输入端被配置为输入所述偶数据，所述第三触发器的时钟输入端被配置为输入所述第二时钟信号，所述第三触发器的输出端被配置为输出与所述奇数据相对齐的偶数据。
2.根据权利要求1所述的数据接收装置，其特征在于，所述时钟信号接收模块包括延迟锁相环电路，所述延迟锁相环电路被配置为输入所述时钟信号并通过其延迟线生成所述一系列备选时钟信号。
3.根据权利要求2所述的数据接收装置，其特征在于，所述延迟线包括至少一个第一延迟单元和至少一个第二延迟单元，所述第一时钟信号获取模块与各所述第一延迟单元相连，所述第二时钟信号获取模块与各所述第二延迟单元相连。
4.根据权利要求3所述的数据接收装置，其特征在于，所述第一延迟单元和所述第二延迟单元包含的延迟单元相同、部分相同或者相异。
5.根据权利要求3所述的数据接收装置，其特征在于：
所述第一时钟信号获取模块包括第一数据选择器，所述第一数据选择器被配置为根据接收到的第一选择信号从所述一系列备选时钟信号中获取所述第一时钟信号；
所述第二时钟信号获取模块包括第二数据选择器，所述第二数据选择器被配置为根据接收到的第二选择信号从所述一系列备选时钟信号中获取所述第二时钟信号。
6.根据权利要求1所述的数据接收装置，其特征在于，所述偶数据接收模块包括第一触发器，和/或所述奇数据接收模块包括第二触发器，其中：
所述第一触发器的数据输入端被配置为输入所述数据总线中的数据，所述第一触发器的时钟输入端被配置为输入所述第一时钟信号，所述第一触发器的输出端被配置为输出所述偶数据；
所述第二触发器的数据输入端被配置为输入所述数据总线中的数据，所述第二触发器的时钟输入端被配置为输入所述第二时钟信号，所述第二触发器的输出端被配置为输出所述奇数据。
7.一种数据接收方法，其特征在于，所述数据接收方法包括：
接收数据总线中的时钟信号，并对所述时钟信号进行延迟处理以生成一系列备选时钟信号；
从所述一系列备选时钟信号中获取第一时钟信号；
从所述一系列备选时钟信号中获取第二时钟信号，所述第二时钟信号相对于所述时钟信号的延迟大于所述第一时钟信号；
利用所述第一时钟信号接收所述数据总线中的数据以获取其中的偶数据，其中所述第一时钟信号的触发沿位于所述偶数据的有效窗口内；
利用所述第二时钟信号接收所述数据总线中的数据以获取其中的奇数据，其中所述第二时钟信号的触发沿位于所述奇数据的有效窗口内；
将所述奇数据和所述偶数据进行对齐，包括：将所述偶数据输入第三触发器的输入端，将所述第二时钟信号输入所述第三触发器的时钟输入端，通过所述第三触发器的输出端输出与所述奇数据相对齐的偶数据。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于：该计算机程序被处理器执行时实现权利要求7所述的数据接收方法。
9.一种电子设备，其特征在于，所述电子设备包括：
存储器，存储有一计算机程序；
处理器，与所述存储器通信相连，调用所述计算机程序时执行权利要求7所述的数据接收方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310113416.3A CN116094682B (zh) | 2023-02-13 | 2023-02-13 | 数据接收装置、数据接收方法、存储介质及电子设备 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202310113416.3A CN116094682B (zh) | 2023-02-13 | 2023-02-13 | 数据接收装置、数据接收方法、存储介质及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116094682A CN116094682A (zh) | 2023-05-09 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310113416.3A Active CN116094682B (zh) | 2023-02-13 | 2023-02-13 | 数据接收装置、数据接收方法、存储介质及电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116094682B (zh) |
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| Publication number | Publication date |
|---|---|
| CN116094682A (zh) | 2023-05-09 |
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