CN1295332A - 包含数字检测放大器的mram设备 - Google Patents

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CN1295332A CN00133704A CN00133704A CN1295332A CN 1295332 A CN1295332 A CN 1295332A CN 00133704 A CN00133704 A CN 00133704A CN 00133704 A CN00133704 A CN 00133704A CN 1295332 A CN1295332 A CN 1295332A
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K·J·埃尔德雷奇
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Abstract

在磁性随机访问存储器(MRAM)(8)设备中被选中的存储单元(12)的阻抗被读电路(20)检测到,该读电路包含直流注入电荷放大器(28),积分电路电容器(24)及数字检测放大器(26)。直流注入电荷放大器(28)向积分电路电容器(24)提供电流以维持在磁性随机访问存储器(MRAM)(8)设备中未被选中的存储单元(12)上的等电位。当直流注入电荷放大器(28)向被选中的存储单元(12)施加固定电压,检测放大器测量信号在积分电路上的积分时间。信号积分时间显示存储单元MRAM的阻抗是处于第一状态(R)还是第二状态(R+△R)。

Description

包含数字检测放大器的MRAM设备
本发明涉及用于数据存储的随机访问存储器。更特别地，本发明涉及磁性随机访问存储设备，该设备包含存储单元阵列和用于检测存储单元阻抗的检测放大器。
磁性随机访问存储器(MRAM)是非易失性存储器，被用于长期数据存储。在MRAM设备上执行读写操作将大大快于在传统的长期存储设备诸如硬盘上执行读写操作。此外，MRAM设备比硬盘和其他传统的长期存储设备密度更大，功耗更小。
典型的MRAM设备包括一个存储单元阵列。字线沿存储单元的行延伸，位线沿存储单元的列延伸。每个存储单元位于字线和位线的交叉点。
存储单元以磁化方向存储一比特信息。每个存储单元的磁化在任何给定的时刻都呈现为两种稳定状态中的一种。这两种稳定状态，同相和反相，表示逻辑值“0”和“1”。
磁化方向影响诸如自旋隧道设备的存储单元的阻抗。举例来说，如果磁化方向是同相，存储单元的阻抗是值R，而如果磁化方向从同相改变为异相，存储单元的阻抗增加到R+ΔR。被选中的存储单元的磁化方向，从而该存储单元的逻辑状态，可以通过检测该存储单元的阻抗状态被读取。
阻抗状态可以通过向被选中的存储单元施加一电压并测量流经该存储单元的检测电流来检测到。理想地，阻抗将与检测电流成比例。
但是，检测阵列中单个存储单元的阻抗状态是不可靠的。阵列中所有存储单元通过许多并联的路径连接在一起。在一个交叉点看到的阻抗等于在该交叉点的存储单元的阻抗与其它行和列上的存储单元的阻抗的并联(该存储单元阵列可以以交叉点电阻网络为特征)。
而且，如果被检测的存储单元由于存储的磁化方向而有不同的阻抗，一个小的差别电压将产生。这小差别电压可以引起一寄生的或“潜路径”电流。通常该寄生电流远远大于检测电流，并因此可以掩盖检测电流。从而该寄生电流可以阻止阻抗被检测到。
在检测阻抗状态中的不可靠性是制造偏差，运行时温度的偏差，以及MRAM设备的使用年限的复合。这些因素可以导致存储单元阵列中阻抗的平均值两倍或三倍的变化。
需要可靠地检测MRAM设备中存储单元的阻抗状态。
该需要被本发明满足。根据本发明的一个方面，MRAM设备的一个被选中存储单元的阻抗状态通过下述步骤被检测：使用被选中的存储单元和一参考电压对一积分电路充电；测量积分电路上的电压达到参考电压的时间；以及将该时间与一阈值进行比较。如果该时间小于阈值，被选中的存储单元处于第一阻抗状态；而如果该时间大于阈值，被选中的存储单元处于第二阻抗状态。
本发明的其它方面及优点由于参考附图的详细描述将变得显而易见，这些附图通过实例演示了本发明的原理。
图1显示了包含一个存储单元阵列和一个读电路的MRAM设备；
图2a和2b显示了一个存储单元的同相和反相两种磁化方向；
图3显示了一数字检测放大器，该放大器组成读电路的一部分；
图4a至4e是数字检测放大器不同操作模式的流程图；
图5显示了用于数字检测放大器的可预置计数器的一位；
图6显示了可预置计数器；
图7显示了包含多层的MRAM芯片；以及
图8显示了包含一个或多个MRAM芯片的机器。
如以演示为目的的附图所示，本发明在磁性随机访问存储设备中实施。MRAM设备包含存储单元阵列和用于从存储单元中读取数据的读电路。该读电路包含直流注入电荷放大器，积分电路电容器和数字检测放大器，可以可靠地检测阵列中被选中的存储单元的不同阻抗状态。
现在参考图1，该附图显示了包含一个存储单元12的阵列10的MRAM设备8。存储单元12以行和列分布，行沿X方向延伸而列沿Y方向延伸。只有很少数量的存储单元12被显示以简化对本发明的描述。实际上，1024X1024或更大的存储单元阵列被使用。
作为字线的迹线(trace)14在存储单元阵列10的一面沿x方向延伸。作为位线的迹线16在存储单元阵列10的另一面沿y方向延伸。阵列10的每一行可以有一字线14，每一列可以有一位线16。每个存储单元12位于字线和位线的交叉点。
存储单元12不限于任何特定的设备。举例来说，存储单元12可以是依赖自旋的隧道(SDT)设备。一典型的SDT设备包括一个“固定”层和一个“自由”层。固定层具有定位在平面上的磁化方向，该方向是固定的，所以不能在施加的磁场中旋转。自由层具有不固定的磁化方向。相反地，磁化方向可以被定向为沿平面上的轴(the“easy”轴)的两个方向的任一方向。如果自由层50和固定层52以相同方向磁化，该方向被称为“同向”(如图2a中箭头所指)。如果自由层50和固定层52以相反方向磁化，该方向被称为“反向”(如图2b中箭头所指)。
自由层和固定层通过一绝缘隧道屏障分隔。该绝缘隧道屏障允许量子力学中的隧道效应在自由层和固定层间发生。该隧道效应依赖于电子自旋，使SDT设备的阻抗成为自由层和固定层磁化方向关系的函数。
举例来说，如果自由层和固定层的磁化方向是同向，存储单元12的阻抗是第一值R。如果自由层和固定层的磁化方向是反向，存储单元12的阻抗是第二值R+ΔR。通常阻抗R约为1兆欧姆。通常阻抗的改变ΔR约为阻抗R的10％。
数据通过定向自由层的沿easy轴的磁化方向被存储在存储单元12。逻辑值“0”可以通过定向自由层的磁化方向为同向被存储在存储单元12，而逻辑值“1”可以通过定向自由层的磁化方向为反向被存储在存储单元12
每个存储单元甚至在没有外部电源时也保持其磁化方向。因此，存储单元12是非易失性的。
MRAM设备8还包含行译码器18用于在读和写操作过程中选择字线14。字线14在读操作过程中可以通过将它连接到地来被选中。
MRAM设备8还包含读电路，用于在读操作过程中检测被选中的存储单元12的阻抗，以及写电路19，用于在写操作过程中定向被选中的存储单元12的磁化方向。读电路用20指示。为简化本发明的说明，写电路19没有被详细显示。
读电路20包括一组操纵电路22，积分电容器24，数字检测放大器26，直流注入电荷放大器28，以及复位开关30。通过向行译码器18提供行地址Ax并向操纵电路22提供列地址Ay来选择存储单元12。为响应行地址Ax，行译码器18将一字线12连接到地。为响应列地址Ay，操纵电路22将一位线16连接到电荷放大器28。被选中的存储单元12位于被选中的字线14和位线16的交叉点。
对于被选中的存储单元列，直流注入电荷放大器28向其积分电容24提供电流，而在被选中的位线16的未被选中的存储单元12上保持电势。该电势等于施加在MRAM阵列10的未被选中的行和列的电势。当电荷放大器28向被选中的位线16施加一恒定电压时，产生的恒定检测电流被提供给积分电容24。数字检测放大器26测量信号积分时间。信号积分时间部分地是被选中的存储单元12的阻抗的函数，该阻抗或者是第一状态R，或者是第二状态R+ΔR。数字检测放大器通过将积分时间与阈值比较可以确定存储单元12的阻抗状态，并且因此确定存储在存储单元12中的逻辑值。数字检测放大器26的输出被提供给输出寄存器32，该寄存器32又与MRAM设备8的I／O端口34相连。
读电路20可以以m位字读出数据，由此m个存储单元12的阻抗状态被同时检测。举例来说，第一组k个连续位线16可以被多路复用到第一个电荷放大器28，第二组k个连续位线16可以被多路复用到第二个电荷放大器28，等等。一个m位字可以通过m次连续操作检测／电荷放大器26／28被同时读出。
如果单个数字检测放大器26可以适合64列，并且数据被存储为16位字，16个检测放大器26可用于存储单元12的1024x1024阵列10。总共k=64位线16将被复用到每个电荷放大器28。如果MRAM设备8具有多层存储单元阵列(举例来说，参见图7)，来自额外层的位线16将被复用到电荷放大器28。
每个操纵电路22包含一组开关，用于连接每个位线16到恒定电压源或到电荷放大器28。每个操纵电路22还包含列译码器。列译码器选择只有一个开关连接被选中的位线314到电荷放大器28。所有其它(未被选中)的位线314被连接到恒定电压源。恒定电压源可以由外部电路提供。
现在参考图3，该图显示了在对选中存储单元12的读操作过程中的数字检测放大器26。选中的存储单元12被表示为一电阻。
复位开关30可以是一PMOS晶体管。外部控制信号NSINT控制复位开关30是开(导通)还是关(不导通)。当复位开关30是开，电源电压VDD通过直流注入电荷放大器28被施加到积分电容器24和被选中的存储单元12。这样当第一信号走过第一路径P1，积分电容24被充电，该第一路径P1穿过复位开关30和被选中的存储单元12。当复位开关30是关，流过被选中存储单元12的检测电流被提供给积分电容器24。第二(检测)信号走过第二路径P2，该路径P2穿过积分电容器24和被选中的存储单元12。第二信号包含来自被选中存储单元的电流和MRAM阵列10中的寄生电流。MRAM阵列10中的寄生电流可以由于未被选中的MRAM存储单元12上的电压不精确地等于被施加的阵列电压而引起。
只要积分电路电压大于被选中存储单元12上的电压，电容24的功能是作为线性积分器。
直流注入电荷放大器28控制存储单元12上独立于第二(检测)电流的检测电压Vs。当一恒定电压被施加到所有存储单元12(它是存储单元上相等的电位)，阻抗的变化将不导致其余并联存储单元12上电流的变化，因此寄生检测电流可以充分小于检测电流。流入直流注入电荷放大器28的电流直接与被选中的存储单元12的阻抗成比例，而不需要由于检测电压Vs的变化而作修正。
可以最小化存储单元12上电压差的直流注入电荷放大器28被公开在＿＿提出的美国序列号＿＿(律师文档第PDN010990999-1)。直流注入电荷放大器28包含高增益负反馈放大器用于控制被选中的位线电压(即检测电压Vs)到设定值并最小化宽幅检测电流下检测电压Vs的变化。
存储单元12的阻抗以及积分电容器24的电容确定了在复位开关30被打开后积分电容器24多快放电。如果其它参数都相等，积分电容器24在存储单元12具有阻抗R(逻辑“0”)时比存储单元12具有阻抗R+ΔR(逻辑“1”)时放电快。
检测放大器26测量该积分时间以确定被选中存储单元12的阻抗状态，并因此确定存储在被选中存储单元12中的逻辑值。检测放大器26包含电容器36用于比较电容器电压Vintg与直流参考电压Vref。检测放大器26进一步包含N位计数器38，高频时钟40和门42。门42被用于启动和终止时钟40，而时钟40导致计数器38以时钟频率增加计数器值。如果当复位开关30被关闭时时钟40被启动，以及当电容器电压Vintg等于参考电压Vref时时钟40被终止，保存在计数器38中的计数器值将指示积分电容器24上的电压衰减到参考电压Vref所用的时间。
不将计数器值38复位为0而读存储单元12将产生一累积时间量，此后将被称为“累积读”。
在读操作被执行前，阈值的负值被预先加载到计数器38。在累积读后，计数器值的最高有效位表示存储在被选中的存储单元12中的逻辑值。计数器38的最高有效输出DOUT被连接到寄存器32。
举例来说，基本电路参数可以被改变大小以适应从200nA到500nA范围的检测电流，3．3V的电源电压VDD，1．0V的参考电压Vref，具有100MHz频率的时钟40，以及9位宽的计数器38。
最小为200nA的直流检测电流规定积分电容器24的电容C用于以512级电平表示的2．3V(VDD-Vref)的摆幅。
400nA的检测电流Is表示参考逻辑“1”而350nA的检测电流Is表示参考逻辑“0”。电流检测过程将检测电流Is转换为计数器值CNT，该值依赖于时钟40的频率，电压摆幅(VDD-Vref)，以及积分电容器24的电容：CNT=bin(C*(VDD-Vref)*100／Is)。参考逻辑“1”转换为255个计数点(即0，111，111，111)，而参考逻辑“0”转换为292个计数点(即0，100，100，100)。
检测放大器26进一步包含N位预置寄存器44，该寄存器可以临时保存计数器38的内容并可以加载其内容到计数器38。预置寄存器44还可以被加载特定的值(例如，0用于初始化；-1用于基于2的补码加)。这些特定值可以从MRAM设备8的I／O端口被提供。
控制器46被提供以控制复位开关30，计数器38，门42以及预置寄存器44。在控制器46的控制下，数字检测放大器26可以在不同模式下操作。通过向MRAM设备8的I／O端口提供一信号，不同模式被选择。
现在参考图4a到4e，这些附图显示数字检测放大器26的不同操作模式。图4a显示了第一种模式，其中单样本非破坏性读被执行。通过选择相应的平面，行和列地址(模块402)，一个参考单元被选择。参考单元可以是具有已知逻辑值的任何存储单元12。在可供选择的方案中，参考单元可以从阵列10的专用存储单元行，即参考单元行，中选择。参考值“1”和“0”将被写到参考单元行的参考单元中。
然后逻辑“0”和逻辑“1”之间的估计的时间差D／2(以时钟节拍为单位)被加载到计数器38(模块404)。对参考单元的累积读然后被执行(模块406)。计数器38以时钟频率增加计数器值CNT直到Vintg=Vref。因此，计数器中的计数值CNT增加了测量到的时间C(1)，因此CNT=C(1)+D／2。
步骤406后，阈值T的负值被存储到预置寄存器(模块408)。阈值T等于计数器值CNT，即T=CNT。计数器值CNT基于2的补码被保存在预置寄存器44。然后预置寄存器44的内容被加载到计数器38(模块409)。这样，计数器值CNT被设置为等于阈值T的负值，即CNT=-T。
在阈值T被保存后，被选中的存储单元12的逻辑状态被检测。通过选择其相应的平面，行和列地址(模块410)，存储单元12被选择。
然后对被选中存储单元的累积读被执行(模块412)。计数器38以时钟频率增加计数器值直到Vintg=Vref。因此，计数器值增加了测量到的时间C(M)，因此CNT=C(M)-T。
计数器值CNT的符号表明被选中存储单元12的逻辑值(模块414)。如果被选中存储单元12导致积分电容24很快放电从而C(M)＜T(由于较低的存储单元阻抗R)，计数器38的值是负数，由此最高有效位是“1”(以基于2的补码表示)。相反地，如果被选中存储单元12导致积分电容器24缓慢放电从而C(M)＞T(由于较高的存储单元阻抗R+ΔR)，计数器38的值是正数，由此最高有效位是“0”。
在阈值T被确定后，读额外的存储单元12不需要重复步骤402到408。额外的存储单元12可以通过下列步骤被读取：从阈值寄存器44加载阈值T的负值到计数器38(模块409经由输入点A)，选择额外存储单元12(步骤410)，执行累积读(模块412)，并检查计数器值CNT的符号(模块414)。
无论何时MRAM设备8被校准，一个新的阈值T可以被确定。校准可以发生在计算机启动过程中，或检测到主要系统的改变后，主要系统的改变诸如环境温度，电源电压，以及检测到的误差率的显著改变。
下面的读操作的例子使用上面描述的参数，并假设读存储了“1”的参考单元导致计数器值255。在读操作的开始，值INT[(292-255)／2]=18被加载到计数器38以表示读逻辑值“0”和逻辑值“1”之间估计的放电时间差D／2(模块404)。对存储了逻辑值“1”的参考单元的累积读被执行(模块406)，由此计数器值CNT增加255。因此计数器值CNT=273。计数器值CNT基于2的补码被存储在预置寄存器44中(模块408)，而且预置寄存器44的内容被保存在计数器38中，由此CNT=-273(模块409)。一个存储单元12被选中(模块410)，并且对选中的存储单元12的累积读使计数器值CNT增加290(模块412)。在第二次累积读的结尾，计数器值CNT是正数(CNT=17)，由此计数器38的最高有效位表明保存在被选中存储单元12的逻辑值是“0”(模块414)。
图4b显示了第二种操作模式，其中二样本非破坏性读被执行。第二种模式除了用测量代替估计读逻辑值“1”和“0”之间的放电时间差之外与第一种模式相似。
通过选择相应的平面，行和列地址(模块502)，存储“1”的参考单元被选择，并且计数器值CNT被初始化为CNT=0(模块504)。然后对存储“1”的存储单元的累积读被执行(模块506)。计数器值CNT增加测量到的计数C(1)，即CNT=C(1)。
通过选择相应的平面，行和列地址(模块508)，存储“0”的参考单元被选择，并且对存储“0”的存储单元的累积读被执行(模块510)。计数器值CNT增加测量到的计数C(0)。因此，在第二次累积读结束时计数器值CNT为CNT=C(0)+C(1)。
阈值T的负值然后被存储到预置寄存器44(模块512)。预置寄存器44的内容被右移一位并加载到计数器38(模块513)。在加载保存的数据到计数器38时右移一位计数器对保存在预置寄存器44中的值执行除2的算术运算。因此，计数器值被设置为CNT=-T／2。
一个存储单元12被选中(模块514)和读(模块516)，并且计数器值CNT的符号被检查以确定存储单元12中存储的逻辑值是“0”还是“1”(模块518)。每个额外的存储单元12可以通过装载值-T／2到计数器38(模块513经由输入点B)并执行步骤514至518被读取。
图4a和4b中显示的读操作是非破坏性的，其中被读取的存储单元12中的磁化极性没有被改变。但是，被读取的存储单元12的阈值不是直接被测量；相反，该阈值被估计或从对参考单元的测量得到。
相反，破坏性读操作改变磁化极性以直接测量被读的存储单元12的阈值。破坏性读操作包括检测被选中的存储单元12中存储的值，然后从被选中的存储单元12至少写和读一个已知逻辑值。
图4c显示了第三种操作模式，其中两样本破坏性读被执行。一个存储单元12被选择(模块602)，并且一个估计的放电时间差D／2被加载到计数器38(模块604)。对被选中存储单元12的累积读然后被执行(模块606)，由此计数器值变为CNT=C(M)+D／2。计数器值CNT基于2的补码被存储在预置寄存器44和计数器38，由此阈值T的负值被保存(模块608)。
一旦阈值T的负值被保存，被选中的存储单元12的值就确定了。逻辑值“0”被写到被选中的存储单元12(模块610)，对被选中存储单元12的累积读被执行(模块612)，由此计数器值变为CNT=C(0)-T或CNT=C(O)-C(M)-D／2。这样，测量到的积分电路电容器24的放电时间被与阈值T相比。
然后计数器值CNT的符号被检查以确定被存储的值是“1”还是“0”(模块614)。在此破坏性读被执行完成后，被选中的存储单元12的值被恢复(模块616)。如果被读的逻辑值是“1”，然后“1”被回写到被选中的存储单元12。如果被读的逻辑值是“0”，回写操作不被执行，因为“0”是刚才写到被选中的存储单元12的逻辑值。
图4d显示了第四种操作模式，其中三样本破坏性读被执行。第四种模式基本上以与第三种模式相同的方式被执行，只是被选中的存储单元12中存储的值被读两次，而且存储“1”和存储“0”之间放电的时间差由测量得到，而不是估计。
存储单元12被选择(模块702)，计数器38被初始化为CNT=0(模块704)，并且对被选中存储单元12的两次累积读被执行(模块706)，由此计数CNT变为CNT=C(M)1+C(M)2。计数CNT基于2的补码被存储在预置寄存器44和计数器38，由此阈值T的负值被保存(模块708)。
逻辑值“0”被写到被选中的存储单元12(模块710)，对被选中存储单元12的累积读被执行(模块712)，由此计数CNT变为CNT=C(0)-T。然后逻辑值“1”被写到被选中的存储单元12(模块714)，另一个累积读被执行(模块716)，由此计数器值变为CNT=C(1)+C(0)-T=C(1)+C(0)-C(M)1-C(M)2。
然后计数器值CNT的符号被检查以确定被存储的值是“1”还是“0”(模块718)。在此破坏性读被执行完成后，如果需要，被选中的存储单元12的值被恢复(模块720)。
图4e显示了第五种操作模式，其中平均2L次破坏性读被执行。第五种模式不同于第四种模式在于，在计数CNT被初始化(模块804)后对存储单元12的2L次读被执行(模块806)，在“0”被写到被选中的存储单元(模块810)后L次累积读被执行(模块812)，以及在“1”被写到被选中的存储单元(模块814)后L次累积读被执行(模块816)，其中L＞1。
如果L=2，举例来说，平均4次破坏性读可以通过如下步骤被执行：选择存储单元12(模块802)，初始化计数器值CNT为零(模块804)，对被选中存储单元12执行4次累积读(模块806)，存储计数器值CNT基于2的补码作为阈值T的负值(模块808)，写逻辑值“0”到被选中的存储单元12(模块810)，执行两次累积读(步骤812)，写逻辑值“1”到被选中的存储单元12(模块814)以及再执行两次累积读(模块816)。
然后计数器值CNT的符号被检查以确定被存储的值是“1”还是“0”(模块818)。在此破坏性读被执行完成后，如果需要，被选中的存储单元12的值被恢复(模块820)。
每种操作模式提供不同的好处。非破坏性读模式执行最快，因为写操作不被执行。测量参考逻辑值可以比估计逻辑值更准确但更消耗时间。执行多次读提供最慢的读时间和最高的可靠性。多次读被执行以在许多读操作中平均化样本噪音。在计数差别较小的条件下，增加样本数将平均掉样本噪音。
图5和图6显示了N位可预置计数器200的实施例，它结合了计数器38和预置寄存器44的功能。图5显示了可预置计数器200的寄存器202。寄存器202包括用于存储一位计数器值的T型触发器204。触发器204具有时钟输入CLK和Q输出206。作为触发器204输入的时钟输入CLK从“0”到“1”的跃迁导致触发器204的内容从“1”切换到“0”或从“0”切换到“1”。如果时钟输入CLK从“1”跃迁到“0”，触发器内容不切换。
寄存器202包括第一电路208。该电路208包括锁存器210，它与预置寄存器44的一位相对应。计数器值的一位通过向晶体管214的移位／倒置输入212(即栅)发送一脉冲被从触发器204传送到锁存器210。锁存器210具有一pre-set_out输出216。该pre-set_out输出216提供Q输出206的补数。
寄存器202还包含第二电路218用于复位触发器204或将触发器204设置为一预置值。触发器204可以被复位为“0”或“1”或一外部提供的值，该值通过向复位输入221施加一脉冲来提供。向触发器204复位的值依赖复位晶体管220是被拉到地GND，电源VDD，还是通过外部电路提供给reset_in输入222的值。
触发器204可以通过向第一预置输入224发送一个脉冲被设置为第一预置值，从而将pre-set_out输出216连接到一内部结点226。触发器204可以通过向第二预置输入228发送一个脉冲被设置为第二预置值，并将pre-set2_in输入230上的值赋给内部结点226。
与非门232及反向器234为触发器204提供时钟CLKA和CLKB。
现在参考图6，总共N个寄存器202被成组排列在一起以组成N位可预置计数器200。最低有效位LSB的时钟输入CLK接收来自时钟40的脉冲。除最高有效位MSB外，每个寄存器202的Q输出被连接到下一寄存器的时钟输入CLK，最高有效位MSB的Q输出提供计数值信号DOUT。如果计数器38被复位为0，LSB的时钟输入的第一个脉冲将产生计数值CNT=00…012；LSB的时钟输入的第二个脉冲将产生计数值CNT=00…102；LSB的时钟输入的第三个脉冲将产生计数值CNT=00…112；等等。
向寄存器202的复位输入221施加一脉冲导致计数器值CNT被复位为施加在MRAM设备8的I／O端口上的数字值。这允许计数器值CNT被设置为诸如-1(11…112)，D／2，等的值。这也允许计数器38由于预期的积分电路偏移而被调整。
MSB的pre-set2_in输入230被连接到电源VDD。除了最低有效位LSB外，每个寄存器202的pre-set_out输出216被连接到下一低位寄存器的pre-set2_in输入230。LSB的pre-set_out输出216被保持开路。
向每个寄存器202的移位／倒置及第一预置输入212和224施加一脉冲将导致计数器内容被倒置。向每个寄存器202的移位／倒置及第二预置输入212和228施加一脉冲将导致计数器内容被倒置并左移一位。
现在参考图7，该图演示了一个多层MRAM芯片100。该MRAM芯片100包含Z个存储单元层或平面102，沿z方向叠在基片104上。数字Z是正整数，Z≥1。存储单元层102可以用绝缘材料(未被显示)，诸如二氧化硅，隔离。读和写电路可以在基片104上制造。读和写电路可以包含额外的多路复用器用于选择读和写的层。
这里公开的是包含能够可靠地读取数据的MRAM设备。读电路减少了寄生电流，因此在读操作过程中检测电流不被淹没。此外，MRAM设备对使用年限，制造及运行温度偏差的敏感度被降低。
由于积分时间可以根据直流电流的级别调整，数字检测放大器可以在很宽的直流电流范围下工作。如果参考电压Vref改变，电容电压Vintg达到参考电压Vref的时间也将改变。
数字检测放大器的逻辑运算通过可预置计数器被有效率地实现。单个N位计数器可以执行诸如计数，倒置，移位和预置的运算。从而，硅的面积得到更有效的利用，其中数字检测放大器可以占用较少的列间距。
根据本发明的MRAM设备可被用于广泛的应用。图8显示了示例的一个或多个MRAM芯片100的一般应用。该一般应用通过包含MRAM存储模块152，接口模块154，以及一处理器156的机器150实施。MRAM存储模块152包含一个或多个MRAM芯片100用于长期存储。接口模块154提供处理器156与MRAM存储模块152之间的接口。机器150还可以包含快速易失性存储器(例如SRAM)用于短期存储。
对于诸如笔记本电脑或个人计算机的机器150，MRAM存储模块152可能包含一定数量的MRAM芯片100，而接口模块154可能包含EIDE或SCSI接口。对于诸如服务器的机器150，MRAM存储模块152可能包含更多数量的MRAM芯片100，而接口模块154可能包含光纤通道或SCSI接口。这样的存储模块152可以代替或补充传统的长期存储设备诸如硬盘。
对于诸如数字相机的机器150，MRAM存储模块152可能包含较少数目的MRAM芯片100，而接口模块154可能包含相机接口。这样一个MRAM存储模块152将允许在数字相机上长期存储数字图象。
根据本发明的MRAM设备提供许多优于传统长期数据存储设备，诸如硬盘的特点。从MRAM设备访问数据比从传统长期数据存储设备，诸如硬盘，快若干数量级。此外，MRAM设备比硬盘密度更大。
本发明不限于前面描述和演示的特定的实施例。举例来说，本发明不限于使用依赖自旋的隧道设备。可以使用的其它类型的设备包括但不限于巨型磁阻(GMR)设备。
本发明已经被描述为行被定向为沿easy轴方向。但是，行和列可以被调换。
因此，本发明不限于前面描述和演示的特定的实施例。相反地，本发明根据后面的权利要求被解释。

Claims (8)

1．用于检测在MRAM设备(8)中的存储单元(12)的阻抗状态的电路(20)，该电路(20)包括：
积分电路(24)；以及
检测放大器(26)，连接到积分电路(24)和存储单元(12)，用于测量积分电路(24)上电压(Vintg)达到参考电压(Vref)的时间，并用于将测量到的时间与阈值进行比较；
如果该时间小于阈值，存储单元(12)处于第一阻抗状态；以及
如果该时间大于阈值，该存储单元处于第二阻抗状态。
2．权利要求1的电路，其中检测放大器(26)包括计数器(38)用于保存计数值；以及时钟，用于使计数器(38)以时钟频率增加计数值，直到积分电路上的电压(Vintg)等于参考电压(Vref)，计数器(38)的最高有效位(MSB)显示存储单元(12)的是处于第一还是第二阻抗状态。
3．权利要求2的电路，进一步包括预置寄存器(44)，用于保存计数器(38)的内容及向计数器(38)赋值，该预置寄存器(44)被集成在计数器(38)中。
4．权利要求3的电路，进一步包括控制器(46)，用于控制计数器(38)和预置寄存器(44)执行非破坏性读，该控制器(46)使计数器(38)通过使参考单元和参考电压向积分电路(24)充电来确定阈值，并使计数器(38)测量积分电路(24)上的电压达到参考电压的时间。
5．权利要求3的电路，进一步包含用于控制计数器(38)，预置寄存器(44)及写电路(19)以执行破坏性读的控制器(46)，该控制器(46)：
使存储单元(12)及参考电压给积分电路(24)充电至少一次；
使计数器(38)至少第一次测量积分电路(24)上的电压达到参考电压的时间；
使写电路(19)至少写一个已知逻辑状态到存储单元(12)；
使存储单元(12)及参考电压给积分电路(24)充电；
使计数器(38)第二次测量积分电路(24)上的电压达到参考电压的时间；
使预置寄存器(44)及计数器(38)比较第一次和第二次测到的时间以确定阻抗，并因此确定存储单元(12)的逻辑状态；以及
如果需要，使写电路(19)回写存储单元(12)。
6．权利要求2的电路，其中计数器(38)包括：
一组寄存器(202)，每个寄存器包括一个T-型触发器(204)，每个触发器(204)具有一个时钟输入和一个Q输出(206)，其中一个寄存器(LSB)提供最低有效位，另一个寄存器(MSB)提供最高有效位；
最低有效位(LSB)的触发器(204)的时钟输入被连接到时钟(40)的输出，除最高有效位(MSB)外每个触发器(204)的Q输出(206)被连接到下一个高位触发器的时钟输入；
最高有效位(MSB)的触发器(204)的Q输出(206)被连接到一个I／O端口。
7．权利要求6的电路，其中每个寄存器(202)进一步包括连接到其触发器(204)的锁存器(210)，每个锁存器(210)的输出(216)提供相应触发器(204)的Q输出端(206)的补。
8．权利要求7的电路，其中每个寄存器(202)进一步包含用于向其相应的触发器(204)输入预置值的电路(218)，每个电路(218)具有输入pre-set_in(230)；并且其中电路(218)的输入pre-set_in(230)的最高有效位被连接到电源VDD，每个锁存器(210)的输出被连接到下一个低位寄存器(202)的电路(218)的输入pre-set_in(230)，除了最低有效位。
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