JP2019117680A - 不揮発性メモリのための負の閾値感知を用いたセンスアンプ - Google Patents

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Abstract

【課題】深い負の電圧閾値領域を感知することができるメモリ回路のためのセンスアンプの技術を提供する。【解決手段】選択されたメモリセルは、メモリセルを介してソース線をビット線及びセンスアンプに放電することによって感知される。メモリセルを介してソース線をセンスアンプに放電しながら、放電経路の電圧レベルが、放電トランジスタの導電率を選択されたメモリセルの導電率に対応するレベルに設定するために使用される。次に、センスノードが放電トランジスタを介して放電される。ノイズを低減するために、デカップリングコンデンサが、放電トランジスタの制御ゲートに接続され、補助キーパー電流が、放電トランジスタを流れる。【選択図】図１４

Description

本出願は、２０１７年１１月２９日に出願された米国仮特許出願第６２／５９２，４０２号及び２０１７年１２月８日に出願された米国仮特許出願第６２／５９６，６５０号の利益を主張するものであり、あらゆる目的のために本明細書に参照により全体として組み込まれる。
半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、個体デバイス、非モバイルコンピューティングデバイス、及び他のデバイス等の様々な電子機器に広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
メモリデバイスの機能ブロック図である。
メモリ構造の一例を描画するブロック図である。
メモリシステムの一実施形態を描画するブロック図である。
モノリシック３次元メモリ構造の一実施形態の部分斜視図である。
複数のＮＡＮＤストリングの概略図である。
垂直クロスポイント構造を有する３次元メモリアレイの一部の様々な実施形態を描画する。
セル当たり３ビットの実施形態における閾値電圧分布を描画する。
プログラミング／書き込みのプロセスの一実施形態を説明するフロー図である。
共通ワード線に接続されたメモリセルにデータをプログラミングする／書き込むプロセスの一実施形態を説明するフロー図である。
プログラミング／書き込み及び検証動作中のワード線電圧を描画する。
不揮発性メモリセルからデータを読み出すプロセスの一実施形態を説明するフロー図である。
負の閾値を含む、メモリセルをプログラムすることができる閾値のウィンドウを示す。 負の閾値を含む、メモリセルをプログラムすることができる閾値のウィンドウを示す。
負の閾値電圧値を有するメモリセルを感知するためのいくつかの技術を示す。 負の閾値電圧値を有するメモリセルを感知するためのいくつかの技術を示す。 負の閾値電圧値を有するメモリセルを感知するためのいくつかの技術を示す。
図１０Ｃに図示した技術を使用して感知動作を実施するために使用することができるセンスアンプの実施形態のいくつかの要素を示す。
図１１のセンスアンプの実施形態のより詳細な表現である。
図１２の実施形態を使用した感知動作の制御波形の一部の一実施形態を図示する。
図１３の波形を使用して図１２のセンスアンプの感知動作のプロセスの一実施形態を説明するフロー図である。
不揮発性メモリデバイスに記憶されるデータの量を増加させるために、データを、各メモリセルが１ビットより大きいデータを保持することが可能である、個々のメモリセルを複数の異なる状態にプログラムすることができる、マルチレベルセル（multi-level cell、ＭＬＣ）フォーマットで記憶することができる。異なるデータ状態が異なる閾値電圧（Ｖｔ）値に対応するメモリセルでは、これは、利用可能なＶｔ値の範囲又はウィンドウを、異なるデータ状態に対応するいくつかの範囲に分割することを含む。セル当たりにより多くの状態を記憶するためには、各状態に割り当てられるＶｔ範囲を小さくするか、ウィンドウのサイズを大きくするか、又はその両方を行う必要がある。Ｖｔウィンドウのサイズは、ウィンドウを更に負のＶｔ値に拡張し、負又は正でないＶｔ値を有する複数の状態を有することによって増加させることができる。しかしながら、これが有用であるためには、メモリデバイスは、異なる正でないＶｔ状態を区別することが可能でなければならない。
ほとんどの標準的な感知技術及びセンスアンプ構造によって負のＶｔ状態を感知することは多くの制限を有する。典型的な感知配置では、メモリセルの制御ゲートは、読み出し電圧によってバイアスされ、センスアンプに接続されたビット線は、メモリセルを介してソース線に放電され、ここで放電量は、メモリセルのＶｔに対する読み出し電圧の値によって決まる。この通常の配置では、負のＶｔ状態の読み出しは、負の読み出し電圧を使用する。しかしながら、負の電圧は、典型的には、メモリダイで利用可能ではなく、それらの導入には複雑さが伴う。代替的に、ソース電圧を上昇させることによって負のＶｔ状態を読み出すことができるが、このアプローチは、通常、かなり浅い負のＶｔ範囲にしか及ぶことができない。負のＶｔ範囲をより深く感知するために、以下では、ソースが選択されたメモリセルを介してビット線及びセンスアンプに放電され、感知動作において選択されたメモリセルを流れる電流の通常の方向を反転させる、センスアンプ構造及び技術を導入する。
より具体的には、センスアンプ構造及びセンス技術が説明され、第１の段階では、ソース線が選択されたメモリを介して対応するビット線に放電され、続いてセンスアンプに放電される。この段階で放電される電流の量は、メモリセルの導電率によって決まることになり、メモリセルの導電率がまた、選択されたメモリセルの制御ゲートに、その閾値電圧に対して供給されるワード線電圧によって決まる。放電トランジスタは、その制御ゲートが第１の段階の間にメモリセルの放電経路に接続されており、その結果、放電トランジスタの導電率は選択されたメモリセルの導電率を反映することになる。次いで、放電トランジスタの制御ゲートは、このレベルで浮動するように設定される。次に、第２の段階では、センスノードは、放電トランジスタを介して放電され、放電トランジスタの導電率が選択されたメモリセルの導電率を反映するので、センスノードが放電する速度は、メモリセルの導電率を反映する。感知期間にセンスノードを放電させた後、センスノードのレベルは読み出し結果に対してラッチされる。
感知動作の精度を向上させるために、素子をノイズレベルを低減することができるセンスアンプに含めることができる。段階間の遷移時に放電トランジスタの制御ゲートのノイズを低減するために、デカップリングコンデンサを制御ゲートに接続することができる。コンデンサを、温度等の動作条件及びデバイス処理のばらつきに合わせてバイアスすることもできる。放電トランジスタのソースノードのノイズを低減するために、補助キーパー電流を、段階間の遷移中に放電トランジスタを介して供給し、続いてセンスノード放電段階に入ることができる。
図１Ａ〜図５は、本明細書で提案される技術を実装するために使用することができるメモリシステムの例を記載する。図１Ａは、例示的メモリシステム１００の機能ブロック図である。一実施形態では、図１Ａに描画される構成要素は電気回路である。メモリシステム１００は、１つ以上のメモリダイ１０８を含む。１つ以上のメモリダイ１０８は、完全なメモリダイ又は部分的なメモリダイであり得る。一実施形態では、各メモリダイ１０８は、メモリ構造１２６、制御回路１１０、及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、列デコーダ１３２を介してビット線によりアドレス指定可能である。行デコーダ１２４は、異なるメモリ動作のためにワード線をバイアスするドライバ及び他の要素を含むことができる。読み出し／書き込み回路１２８は、ＳＢ１、ＳＢ２、．．．、ＳＢｐ（感知回路）を含む複数のセンスブロック１５０を含み、メモリセルのページが並列に読み出されるか又はプログラムされることを可能にし、ページは、データが書き込まれ及び／又は読み出される単位である。物理ページは、データが同時に書き込まれ及び／又は読み出され得る多数のセルの物理単位であり、論理ページは、物理ページに書き込まれた対応する論理単位のデータである。ＳＢ１、ＳＢ２、．．．、ＳＢｐを含むセンスブロック１５０で使用することができるセンスアンプ回路の詳細を、図１１〜図１４に関して以下に提供する。
一部のシステムでは、コントローラ１２２は、１つ以上のメモリダイ１０８と同じパッケージ（例えば、リムーバブルストレージカード）に含まれる。しかしながら、他のシステムでは、コントローラはメモリダイ１０８から分離することができる。一部の実施形態では、コントローラはメモリダイ１０８とは異なるダイにあることになる。一部の実施形態では、１つのコントローラ１２２は、複数のメモリダイ１０８と通信することになる。他の実施形態では、各メモリダイ１０８はそれ自体のコントローラを有する。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で、また、線１１８を介してコントローラ１２２と１つ以上のメモリダイ１０８との間で伝送される。一実施形態では、メモリダイ１０８は、線１１８に接続する１組の入力及び／又は出力（input and/or output、Ｉ／Ｏ）ピンを含む。
制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６でメモリ動作（例えば、書き込み、読み出し等）を実施し、ステートマシン１１２、オンチップアドレスデコーダ１１４、及び電力制御回路１１６を含む。ステートマシン１１２は、メモリ動作のダイレベル制御を提供する。一実施形態では、ステートマシン１１２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン１１２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。他の実施形態では、ステートマシン１１２をプログラム可能なマイクロコントローラに置き換えることができる。制御回路１１０はまた、レジスタ、ＲＯＭヒューズ、並びにベース電圧及び他のパラメータな等のデフォルト値を記憶するための他の記憶デバイス等のバッファも含む。
オンチップアドレスデコーダ１１４は、ホスト１４０又はコントローラ１２２によって使用されるアドレスと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール１１６は、電圧を生成するための電荷ポンプを含み得る。センスブロックは、ビット線ドライバを含む。
図２に描画される他の回路の全て又は一部と組み合せたステートマシン１１２及び／又はコントローラ１２２（又は同等に機能する回路）は、本明細書に記載する機能を実施する制御回路であるとみなすことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。
（オンチップ又はオフチップの）コントローラ１２２（一実施形態では電気回路である）は、１つ以上のプロセッサ１２２ｃ、ＲＯＭ １２２ａ、ＲＡＭ １２２ｂ、メモリインターフェース（memory interface、ＭＩ）１２２ｄ、及びホストインターフェース（host interface、ＨＩ）１２２ｅを含んでもよく、これらの全ては、相互接続されている。記憶デバイス（ＲＯＭ １２２ａ、ＲＡＭ １２２ｂ）は、１組の命令（ファームウェアを含む）等のコード（ソフトウェア）を記憶し、１つ以上のプロセッサ１２２ｃは、この１組の命令を実行して本明細書に記載する機能を提供するように動作可能である。代替的に又は追加的に、１つ以上のプロセッサ１２２ｃは、１つ以上のワード線に接続されたメモリセルの予約領域等の、メモリ構造内の記憶デバイスからコードにアクセスすることができる。ＲＡＭ １２２ｂは、キャッシュするプログラムデータ（後述する）を含む、コントローラ１２２のためのデータを記憶することができる。ＲＯＭ １２２ａ、ＲＡＭ １２２ｂ及びプロセッサ１２２ｃと通信するメモリインターフェース１２２ｄは、コントローラ１２２と１つ以上のメモリダイ１０８との間の電気的インターフェースを提供する電気回路である。例えば、メモリインターフェース１２２ｄは、信号のフォーマット又はタイミングを変更すること、バッファを提供すること、サージから隔離すること、Ｉ／Ｏをラッチすること等が可能である。１つ以上のプロセッサ１２２ｃは、メモリインターフェース１２２ｄを介して、制御回路１１０（又はメモリダイ１０８の別の構成要素）にコマンドを発することができる。ホストインターフェース１２２ｅは、ホスト１４０からコマンド、アドレス及び／又はデータを受信して、ホスト１４０にデータ及び／又はステータスを提供するために、ホスト１４０データバス１２０との電気的インターフェースを提供する。
一実施形態では、メモリ構造１２６は、ウェハ等の単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを含む。メモリ構造は、シリコン（又は他のタイプの）基板上に配置された活性領域を有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される任意のタイプの不揮発性メモリを含み得る。一例では、不揮発性メモリセルは、例えば米国特許第９，７２１，６６２号に記載されているような電荷トラップ材料を有する垂直ＮＡＮＤストリングを含み、その全体が参照により本明細書に組み込まれる。
別の実施形態では、メモリ構造１２６は、不揮発性メモリセルの２次元メモリアレイを含む。一例では、不揮発性メモリセルは、例えば米国特許第９，０８２，５０２号に記載されているような浮動ゲートを利用するＮＡＮＤフラッシュメモリセルであり、その全体が参照により本明細書に組み込まれる。他のタイプのメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
メモリ構造１２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造１２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造１２６のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、位相変化メモリ（例えばＰＣＭ）等が挙げられる。メモリ構造１２６のメモリセルアーキテクチャに適した技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイ等が挙げられる。
ＲｅＲＡＭ又はＰＣＭＲＡＭ、クロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗スイッチング素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、他の電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
磁気抵抗メモリ（Magnetoresistive memory、ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。素子は、各々が薄い絶縁層によって分離された磁化を保持することができる、２つの強磁性プレートから形成される。２つのプレートのうちの１つは、特定の極性に設定された永久磁石である。他方のプレートの磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。メモリデバイスは、このようなメモリセルのグリッドから構築される。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、セルの１つ上及び１つ下に配置された一対の書き込み線の間にある。電流がそれらを通過すると、誘導磁場が生成される。
位相変化メモリ（Phase change memory、ＰＣＭ）は、カルコゲナイドガラス特有の挙動を利用する。一実施形態は、単にレーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の調整状態を変化させることによって、非熱位相変化を達成するために、ＧｅＴｅ−Ｓｂ２Ｔｅ３超格子を使用する。したがって、プログラミングの線量はレーザーパルスである。メモリセルは、メモリセルが光を受信することをブロックすることによって抑制され得る。本書では「パルス」の使用には四角いパルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者のうちの１人によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
図１Ｂは、メモリ構造１２６の例を描画する。一実施形態では、メモリセルのアレイは、複数の平面に分割される。図１Ｂの例では、メモリ構造１２６は、平面１４１及び平面１４２の２つの平面に分割される。他の実施形態では、２つより多いか又は少ない平面を使用することができる。一部の実施形態では、各平面は多数のメモリ消去ブロックに分割される（例えば、ブロック０〜１０２３、又は別の量）。あるメモリ技術（例えば、２Ｄ／３Ｄ ＮＡＮＤ及び他の種類のフラッシュメモリ）において、メモリ消去ブロックは、消去動作のためのメモリセルの最小単位である。即ち、各消去ブロックは、単一の消去動作で共に消去される最小数のメモリセルを含む。他の消去の単位も使用することができる。本明細書で特許請求される解決策を実装する他の実施形態で使用される他のメモリ技術（例えば、ＭＲＡＭ、ＰＣＭ等）では、メモリセルは消去動作を伴わずに上書きされるため、消去ブロックは存在しないことがある。
各メモリ消去ブロックは、多数のメモリセルを含む。メモリ消去ブロックの設計、サイズ、及び組織は、メモリ構造１２６のアーキテクチャ及び設計によって決まる。本明細書で使用するように、メモリ消去ブロックは、ワード線とビット線とを共有する隣接する１組のメモリセルである。例えば、図１Ｂの消去ブロックｉは、ワード線ＷＬ０＿ｉ、ＷＬ１＿ｉ、ＷＬ２＿ｉ及びＷＬ３＿ｉを共有し、ビット線ＢＬ０−ＢＬ６９，６２３を共有するメモリセルを含む。
一実施形態では、メモリ消去ブロック（ブロックｉを参照）は、ビット線（例えば、ビット線ＢＬ０〜ＢＬ６９，６２３）及びワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３）を介してアクセスされる１組のＮＡＮＤストリングを含む。図１Ｂは、４つのメモリセルがＮＡＮＤストリングを形成するように直列に接続されていることを示す。４つのセルが、各ＮＡＮＤストリングに含まれるように描画されるが、４つより多いか又は少ないセルを使用することができる（例えば、１６個、３２個、６４個、１２８個、２５６個、又は別の数又はメモリセルをＮＡＮＤストリングで使用することができる）。ＮＡＮＤストリングの一方の端子は、ドレイン選択ゲートを介して対応するビット線に接続され、他方の端子は、ソース選択ゲートを介してソース線に接続される。図１Ｂは、６９，６２４のビット線を示しているが、異なる数のビット線も使用することができる。
各メモリ消去ブロック及び／又は各メモリ記憶ユニットは、典型的に、複数のページに分割される。一実施形態では、１ページは、プログラミング／書き込みの単位、及び読み出しの単位である。プログラミングの他のユニットも使用することができる。１つ以上のページのデータは、典型的には、１行のメモリセルに記憶される。例えば、１つ以上のページのデータが、共通ワード線に接続されたメモリセルに記憶されてもよい。１ページは、ユーザデータとオーバーヘッドデータ（システムデータとも呼ばれる）とを含む。オーバーヘッドデータは、典型的には、セクタのユーザデータから算出されたヘッダ情報とエラー訂正コード（Error Correction Code、ＥＣＣ）とを含む。コントローラ（又は他の構成要素）は、データがアレイに書き込まれているときにＥＣＣを算出し、データがアレイから読み出されているときにＥＣＣをチェックする。一実施形態では、１ページは、共通ワード線に接続された全てのメモリセルに記憶されたデータを含む。
上で論じる例では、消去の単位は、メモリ消去ブロックであり、プログラミング及び読み出しの単位はページである。他の操作の単位も使用することができる。データは、１回に１バイト、記憶／書き込み／プログラム／読み出し又は消去される１Ｋバイト、５１２Ｋ等であり得る。本明細書に記載の特許請求される解決策には、特別な操作の単位は必要とされない。一部の例では、システムのプログラム、消去、及び読み出しは、同じ操作の単位で行う。他の実装形態において、システムのプログラム、消去、及び読み出しは、異なる操作の単位で行う。一部の例では、システムが、ゼロ及び１（又は他のデータ値）をプログラム／書き込みすることができ、これにより、以前に記憶された情報を上書きすることができるので、他の例ではシステムがプログラム／書き込みを行うだけでよいように、システムは、消去することを必要とせずにプログラム／書き込み及び消去を行う。
本明細書で使用するように、メモリ記憶ユニットは、メモリ構造１２６にデータを記憶／書き込み／プログラムするために、メモリ技術に対する最小の動作の記憶単位を表すメモリセルの組である。例えば、一実施形態では、メモリ記憶ユニットは、４ＫＢのデータを保持するサイズのページである。特定の実施形態では、完全なメモリ記憶ユニットは、メモリ構造１２６の行を横切る物理メモリセルの数に一致するようなサイズにされる。一実施形態では、不完全なメモリ記憶ユニットは、完全なメモリ記憶ユニットより少ない物理メモリセルを有する。
図２は、コントローラ１２２のより詳細な一実施形態を描画する例示的メモリシステム１００のブロック図である。本明細書で使用するように、フラッシュメモリコントローラは、フラッシュメモリに記憶されたデータを管理し、コンピュータ又は電子デバイス等のホストと通信するデバイスである。フラッシュメモリコントローラは、本明細書に記載する特定の機能に加えて、様々な機能を有することができる。例えば、フラッシュメモリコントローラは、フラッシュメモリをフォーマットしてメモリが適切に動作していることを確実にし、不良のフラッシュメモリセルを打ち出し、将来の故障セルと置換される予備メモリセルを割り当てることができる。予備セルの一部は、フラッシュメモリコントローラを動作させ、他の機能を実装するためのファームウェアを保持するために使用することができる。動作面では、ホストがデータをフラッシュメモリから読み出すか又はデータをフラッシュメモリに書き込む必要があるとき、ホストはフラッシュメモリコントローラと通信する。ホストがデータを読み出し／書き込むべき論理アドレスを提供する場合、フラッシュメモリコントローラは、ホストから受信される論理アドレスをフラッシュメモリの物理アドレスに変換することができる。（代替的に、ホストが物理アドレスを提供することもできる）。フラッシュメモリコントローラはまた、これだけに限定されないが、ウェアレベリング（さもなければ繰り返し書き込まれる特定のメモリブロックの消耗を回避するために書き込みを分散させること）及びガーベッジコレクション（ブロックが満杯となった後、全ブロックを消去し再利用することができるように有効なデータページのみを新たなブロックに移すこと）等の様々なメモリ管理機能も実施することができる。
コントローラ１２２と不揮発性メモリダイ１０８との間のインターフェースは、トグルモード２００、４００、又は８００等の任意の適切なフラッシュインターフェースであってもよい。一実施形態では、メモリシステム１００は、セキュアデジタル（secure digital、ＳＤ）又はマイクロセキュアデジタル（マイクロＳＤ）カード等のカードによるシステムであってもよい。代替の実施形態では、メモリシステム１００は、埋め込みメモリシステムの一部であってもよい。例えば、フラッシュメモリは、ホスト内に埋め込まれてもよい。他の例では、メモリシステム１００は、個体ドライブ（solid-state drive、ＳＳＤ）の形態であり得る。
一部の実施形態では、不揮発性メモリシステム１００は、コントローラ１２２と不揮発性メモリダイ１０８との間に単一のチャネルを含み、本明細書に記載する主題は単一のメモリチャネルを有することに限定されない。例えば、一部のメモリシステムアーキテクチャでは、コントローラの能力に応じて、コントローラとメモリダイとの間に２、４、８、又はそれ以上のチャネルが存在してもよい。本明細書に記載する実施形態のいずれにおいても、たとえ単一のチャネルが図面に示されていたとしても、コントローラとメモリダイとの間に単一より多いチャネルが存在することがある。
図２に描画するように、コントローラ１２２は、ホストとインターフェースするフロントエンドモジュール２０８と、１つ以上の不揮発性メモリダイ１０８とインターフェースするバックエンドモジュール２１０と、本明細書で詳細に説明することになる機能を実施する様々な他のモジュールを含む。
図２に描画するコントローラ１２２の構成要素は、他の構成要素と共に使用するように設計されるパッケージ化された機能ハードウェアユニット（例えば、電気回路）、（マイクロ）プロセッサ若しくは関連機能の特定の機能を通常実施する処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部、又は例えば、より大きいシステムとインターフェースする自己完結型のハードウェア若しくはソフトウェア構成要素の形態を取り得る。例えば、各モジュールは、特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、書替え可能ゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）、回路、デジタル論理回路、アナログ回路、ディスクリート回路の組み合せ、ゲート、他の任意の種類のハードウェア、又はそれらの組み合せを含み得る。代替的に又は追加的に、各モジュールは、本明細書に記載する機能をコントローラ１２２が実施するためにプロセッサをプログラムするための、プロセッサ可読デバイス（例えば、メモリ）に記憶されるソフトウェアを含んでもよい。図２に描画するアーキテクチャは、図１Ａに描画したコントローラ１２２の構成要素（即ち、ＲＡＭ、ＲＯＭ、プロセッサ、インターフェース）を使用してもよい（又は使用しなくてもよい）実装形態の一例である。
コントローラ１２２のモジュールを再び参照し、バッファマネージャ／バスコントロール２１４が、ランダムアクセスメモリ（random access memory、ＲＡＭ）２１６内のバッファを管理し、コントローラ１２２の内部バスの調停を制御する。読み出し専用メモリ（read only memory、ＲＯＭ）２１８は、システム起動コードを記憶する。図２ではコントローラ１２２から離れて位置しているものとして図示するが、他の実施形態では、ＲＡＭ ２１６及びＲＯＭ ２１８の一方又は両方がコントローラ内に位置し得る。更に、他の実施形態では、ＲＡＭ及びＲＯＭの一部がコントローラ１２２内及びコントローラ外の両方に位置し得る。更に、一部の実装形態では、コントローラ１２２、ＲＡＭ ２１６、及びＲＯＭ ２１８が別個の半導体ダイ上に位置し得る。
フロントエンドモジュール２０８は、ホスト又は次のレベルの記憶域コントローラとの電気的インターフェースを提供するホストインターフェース２２０及び物理層インターフェース（physical layer interface、ＰＨＹ）２２２を含む。ホストインターフェース２２０の種類の選択は、使用されているメモリの種類によって決まり得る。ホストインターフェース２２０の例として、これだけに限定されないが、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩｅ、及びＮＶＭｅが挙げられる。ホストインターフェース２２０は、典型的に、データ、制御信号、及びタイミング信号の転送を促進する。
バックエンドモジュール２１０は、ホストから受信したデータバイトを符号化し、不揮発性メモリから読み出したデータバイトを復号してエラーを訂正するエラー訂正コード（ＥＣＣ）エンジン２２４を含む。コマンドシーケンサ２２６は、不揮発性メモリダイ１０８に伝送されるプログラムコマンドシーケンス及び消去コマンドシーケンス等のコマンドシーケンスを生成する。ＲＡＩＤ（Redundant Array of Independent Die、独立ダイの冗長アレイ）モジュール２２８はＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、不揮発性メモリシステム１００内に書き込まれているデータのための完全性保護の更なるレベルとして使用してもよい。場合によっては、ＲＡＩＤモジュール２２８がＥＣＣエンジン２２４の一部であり得る。ＲＡＩＤパリティは、通称によって暗示されるように追加のダイとして加えてもよいが、例えば、追加の平面、追加のブロック、又はブロック内の追加のワード線として既存のダイ中に加えてもよいことに留意されたい。メモリインターフェース２３０は、コマンドシーケンスを不揮発性メモリダイ１０８に提供し、不揮発性メモリダイ１０８からステータス情報を受信する。一実施形態では、メモリインターフェース２３０は、トグルモード２００、４００、又は８００インターフェース等のダブルデータレート（double data rate、ＤＤＲ）インターフェースであり得る。フラッシュ制御層２３２は、バックエンドモジュール２１０の全体的な動作を制御する。
一実施形態は、メモリセルの書き込み及び読み出しを（メモリダイ上の回路と共に）管理するために使用することができる書き込み／読み出しマネージャ２３６を含む。一部の実施形態では、書き込み／読み出しマネージャ２３６は、後述するフロー図に描画するプロセスを実施する。
図２に図示するシステム１００の追加の構成要素は、不揮発性メモリダイ１０８のメモリセルのウェアレベリングを実施するメディア管理層２３８を含む。システム１００はまた、外部の電気的インターフェース、外部のＲＡＭ、抵抗、コンデンサ、又はコントローラ１２２とインターフェースし得る他の構成要素等の他のディスクリート構成要素２４０も含む。代替の実施形態では、物理層インターフェース２２２、ＲＡＩＤモジュール２２８、メディア管理層２３８、及びバッファ管理／バスコントローラ２１４のうちの１つ以上が、コントローラ１２２内で不要である任意選択的な構成要素である。
フラッシュエラー及びホストとのインターフェースを扱い得るフラッシュ管理の一部として、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）２３８が統合され得る。具体的には、ＭＭＬはフラッシュ管理内のモジュールであってもよく、ＮＡＮＤ管理の内部的特性に関与してもよい。具体的には、ＭＭＬ ２３８は、ホストからの書き込みをダイ１０８のメモリ構造１２６への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含み得る。ＭＭＬ ２３８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造１２６がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造１２６はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ ２３８は、ホストにとって可視でない可能性があるメモリ構造１２６のこれらの潜在的制約を理解する。したがって、ＭＭＬ ２３８は、ホストからの書き込みをメモリ構造１２６内への書き込みに変換しようと試みる。後述するように、ＭＭＬ ２３８を使用して不安定ビットを識別及び記録してもよい。この不安定ビットの記録は、ブロック及び／又はワード線（ワード線上のメモリセル）の正常性を評価するために使用することができる。
コントローラ１２２は、１つ以上のメモリダイ１０８とインターフェースし得る。一実施形態では、コントローラ１２２及び複数のメモリダイ（共に不揮発性記憶システム１００を含む）が、固体ドライブ（ＳＳＤ）を実装し、ＳＳＤは、ＮＡＳデバイス等として、ラップトップ、タブレット、サーバ等のホスト内のハードディスクドライブをエミュレートし、置換し、又はその代わりに使用され得る。加えて、ＳＳＤはハードドライブとして機能するように作られなくてもよい。
不揮発性記憶システムのうちの一部の実施形態は、１つのコントローラ１２２に接続された１つのメモリダイ１０８を含むことになる。しかし、他の実施形態は、１つ以上のコントローラ１２２と通信する複数のメモリダイ１０８を含み得る。一例では、複数のメモリダイをメモリパッケージの組にグループ化することができる。各メモリパッケージは、コントローラ１２２と通信する１つ以上のメモリダイを含む。一実施形態では、メモリパッケージは、１つ以上のメモリダイが搭載されたプリント回路基板（又は同様の構造）を含む。一部の実施形態では、メモリパッケージは、メモリパッケージのメモリダイを収容するための成形材料を含むことができる。一部の実施形態では、コントローラ１２２は、メモリパッケージのいずれかから物理的に分離されている。
図３は、複数のメモリセルを含む、モノリシック３次元メモリ構造１２６の例示的な一実施形態の一部の斜視図である。例えば、図３は、１つのメモリのブロックの一部を示している。描画される構造は、交互の誘電体層及び導電層のスタックの上に位置決めされた１組のビット線ＢＬを含む。例えば、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされる。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。１組の実施形態は、１０８〜２１６個の交互の誘電体層と導電層との間に、例えば９６個のデータワード線層、８個の選択層、４個のダミーワード線層、及び１０８個の誘電体層を含む。１０８〜２１６個よりも多いか又は少ない層を使用することもできる。以下に説明するように、交互の誘電体層及び導電層は、ローカルインターコネクトＬＩ（アイソレーション領域）によって、４つの「フィンガ」に分割される。図３は、２つのフィンガ及び２つのローカルインターコネクトＬＩのみを示している。以下、交互の誘電体層及びワード線層は、ソース線層ＳＬである。メモリホールは、交互の誘電体層及び導電層のスタック内に形成される。例えば、メモリホールの１つはＭＨとしてマークされる。図３では、誘電体層がシースルーとして描画されているので、読者は交互の誘電体層及び導電層のスタックに位置決めされたメモリホールを見ることができる。一実施形態では、メモリセルの垂直列を生成するために、メモリホールを電荷トラップ層を含む材料で充填することによって、ＮＡＮＤストリングが形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。３次元モノリシックメモリ構造１２６の更なる詳細は、図４に関して提供される。
図４は、例示的３Ｄ ＮＡＮＤ構造を描画し、ブロック全体にわたって走る物理的ワード線ＷＬＬ０〜ＷＬＬ４７を示す。図４の構造は、ビット線３１１、３１２、３１３、３１４、．．．、３１９を含む、図１Ｂのブロックのうちの１つの部分に対応することができる。ブロック内では、各ビット線は４つのＮＡＮＤストリングに接続される。ドレイン側選択線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、４つのＮＡＮＤストリングのうちのどれが関連するビット線に接続するかを決定するために使用される。ブロックはまた、４つのサブブロックＳＢ０、ＳＢ１、ＳＢ２、及びＳＢ３に分割されていると考えることができる。サブブロックＳＢ０は、ＳＧＤ０及びＳＧＳ０によって制御されるそれらの垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ１は、ＳＧＤ１及びＳＧＳ１によって制御されるそれらの垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ２は、ＳＧＤ２及びＳＧＳ２によって制御されるそれらの垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ３は、ＳＧＤ３及びＳＧＳ３によって制御されるそれらの垂直ＮＡＮＤストリングに対応する。
図５は、図１Ａの構造１２６に使用することができる別のメモリ構造を示す。図５は、３次元垂直クロスポイント構造を図示し、ワード線は依然として水平方向に走り、ビット線は垂直方向に走るように配向されている。
図５は、第２のメモリレベル４１０の下に位置する第１のメモリレベル４１２を含む、モノリシック３次元メモリアレイ構造１２６の一部の一実施形態を描画する。描画するように、ローカルビット線ＬＢＬ１１〜ＬＢＬ３３は、第１の方向（即ち、垂直方向）に配置され、ワード線ＷＬ１０〜ＷＬ２３は第１の方向と直交する第２の方向に配置される。モノリシック３次元メモリアレイにおける垂直ビット線のこの配置は、垂直ビット線メモリアレイの一実施形態である。描画するように、各ローカルビット線と各ワード線との交差部の間には、特定のメモリセルが配置されている（例えば、メモリセルＭ１１１がローカルビット線ＬＢＬ１１とワード線ＷＬ１０との間に配置されている）。この構造は、多数の異なるメモリセル構造と共に使用することができる。一例では、特定のメモリセルは、浮動ゲートデバイス又は電荷トラップデバイス（例えば、窒化シリコン材料を使用する）を含んでもよい。別の例では、特定のメモリセルは、可逆抵抗スイッチング材料、金属酸化物、位相変化メモリ（ＰＣＭ）材料、又はＲｅＲＡＭ材料を含んでもよい。グローバルビット線ＧＢＬ１〜ＧＢＬ３は、第１の方向及び第２の方向の両方に垂直である、第３の方向に配置される。垂直薄膜トランジスタ（vertical thin film transistor、ＶＴＦＴ）等の１組のビット線選択デバイス（例えば、Ｑ１１〜Ｑ３１）を使用して、１組のローカルビット線（例えば、ＬＢＬ１１〜ＬＢＬ３１）を選択してもよい。描画するように、ビット線選択デバイスＱ１１〜Ｑ３１は、ローカルビット線ＬＢＬ１１〜ＬＢＬ３１を選択し、列選択線ＳＧ１を使用して、ローカルビット線ＬＢＬ１１〜ＬＢＬ３１をグローバルビット線ＧＢＬ１〜ＧＢＬ３に接続するために使用される。同様に、ビット線選択デバイスＱ１２〜Ｑ３２は、行選択線ＳＧ２を使用してローカルビット線ＬＢＬ１２〜ＬＢＬ３２をグローバルビット線ＧＢＬ１〜ＧＢＬ３に選択的に接続するために使用され、ビット線選択デバイスＱ１３〜Ｑ３３は、行選択線ＳＧ３を使用してローカルビット線ＬＢＬ１３〜ＬＢＬ３３をグローバルビット線ＧＢＬ１〜ＧＢＬ３に選択的に接続するために使用される。
図５を参照すると、ローカルビット線ごとに単一のビット線選択デバイスのみが使用されるので、特定のグローバルビット線の電圧のみが、対応するローカルビット線に印加され得る。したがって、第１の組のローカルビット線（例えば、ＬＢＬ１１〜ＬＢＬ３１）がグローバルビット線ＧＢＬ１〜ＧＢＬ３にバイアスされる場合、他のローカルビット線（例えば、ＬＢＬ１２〜ＬＢＬ３２及びＬＢＬ１３〜ＬＢＬ３３）は、同じグローバルビット線ＧＢＬ１〜ＧＢＬ３に駆動されるか、又は浮動されるかのいずれかでなければならない。一実施形態では、メモリ動作中、メモリアレイ内の全てのローカルビット線は、グローバルビット線の各々を１つ以上のローカルビット線に接続することによって、まず選択されていないビット線電圧にバイアスされる。ローカルビット線が選択されていないビット線電圧にバイアスされた後、第１の組のローカルビット線ＬＢＬ１１〜ＬＢＬ３１のみがグローバルビット線ＧＢＬ１〜ＧＢＬ３を介して１つ以上の選択されたビット線電圧にバイアスされ、他方のローカルビット線（例えば、ＬＢＬ１２〜ＬＢＬ３２及びＬＢＬ１３〜ＬＢＬ３３）が浮動される。１つ以上の選択されたビット線電圧は、例えば、読み出し動作中の１つ以上の読み出し電圧、又はプログラミング動作中の１つ以上のプログラミング電圧に対応し得る。
上述したメモリシステムは、消去、プログラム／書き込み及び読み出しが可能である。良好なプログラミングプロセスの最後に、適切な場合には、メモリセルの閾値電圧は、プログラムされたメモリセルの閾値電圧の１つ以上の分布内、又は消去されたメモリセルの閾値電圧（Ｖｔｓ）の分布内にあるべきである。図６は、各メモリセルがマルチレベルセル（multi-level cell、ＭＬＣ）フォーマットのデータの２ビット以上、この場合は３ビットのデータを記憶する場合のメモリセルアレイの例示的な閾値電圧分布を図示する。しかしながら、他の実施形態は、メモリセル当たり他のデータ容量（例えば、メモリセル当たり１、２、４、又は５ビットのデータ等）を使用し得る。図６は、８つのデータ状態に対応する８つの閾値電圧分布を示す。第１の閾値電圧分布（データ状態）Ｓ０は、消去されるメモリセルを表す。他の７つの閾値電圧分布（データ状態）Ｓ１〜Ｓ１７はプログラムされるメモリセルを表し、したがってプログラムされた状態とも呼ばれる。各閾値電圧分布（データ状態）は、データビットの組に対する所定の値に対応する。メモリセルにプログラムされたデータとセルの閾値電圧レベルとの間の特定の関係は、そのセルに採用されたデータ符号化方式によって決まる。一実施形態では、データ値は、グレーコード割り当てを使用して閾値電圧範囲に割り当てられ、その結果、メモリの閾値電圧がその隣の物理状態に誤ってシフトした場合に、１ビットのみが影響を受けるようになる。
図６はまた、メモリセルからデータを読み出すための、７つの読み出し基準電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、及びＶｒ７を示す。所与のメモリセルの閾値電圧がこの７つの読み出し基準電圧よりも高いか低いかを試験する（例えば、感知動作を実施する）ことによって、システムは、メモリセルがどのデータ状態（即ち、Ｓ０、Ｓ１、Ｓ２、Ｓ３、．．．）にあるのかを判定することができる。
図６はまた、７つの検証基準電圧Ｖｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、及びＶｖ７を示す。メモリセルをデータ状態Ｓ１にプログラムするとき、システムは、それらのメモリセルがＶｖ１以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ２にプログラムするとき、システムは、メモリセルがＶｖ２以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ３にプログラムするとき、システムは、メモリセルがＶｖ３以上の閾値電圧を有するかどうかを判定する。メモリセルをデータ状態Ｓ４にプログラムするとき、システムは、それらのメモリセルがＶｖ４以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ５にプログラムするとき、システムは、それらのメモリセルがＶｖ５以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ６にプログラムするとき、システムは、それらのメモリセルがＶｖ６以上の閾値電圧を有するかどうかを試験する。メモリセルをデータ状態Ｓ７にプログラムするとき、システムは、それらのメモリセルがＶｖ７以上の閾値電圧を有するかどうかを試験する。
フルシーケンスプログラミングとして知られる一実施形態では、メモリセルを、消去されたデータ状態Ｓ０からプログラムされたデータ状態Ｓ１〜Ｓ７のいずれかに直接的にプログラムすることができる。例えば、プログラムされることになるメモリセルの母集団は、母集団の全てのメモリセルが消去されたデータ状態Ｓ０になるように、まず消去されることがある。次いで、プログラミングプロセスを使用して、メモリセルをデータ状態Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及び／又はＳ７に直接的にプログラムする。例えば、いくつかのメモリセルがデータ状態Ｓ０からデータ状態Ｓ１にプログラムされる一方で、他のメモリセルは、データ状態Ｓ０からデータ状態Ｓ２へプログラムされ、且つ／又はデータ状態Ｓ０からデータ状態Ｓ３にプログラムされ、以下同様である。６図の矢印は、このフルシーケンスプログラミングを表している。本明細書に記載する技術はまた、フルシーケンスプログラミング（これに限定されるわけではないが、複数の段階／フェーズのプログラミングを含む）に加えて、他の種類のプログラミングと共に使用することもできる。一部の実施形態では、データ状態Ｓ１〜Ｓ７は、重複することができ、コントローラ１２２は、ＥＣＣに応じて、記憶されている正しいデータを識別する。
図７Ａは、コントローラ１２２によって実施されるプログラミングのプロセスの一実施形態を説明するフロー図である。一部の実施形態では、専用コントローラを有するのではなく、ホストがコントローラの機能を実施することができる。ステップ７０２において、コントローラ１２２は、データをプログラムするために、１つ以上のメモリダイ１０８に命令を送信する。ステップ７０４において、コントローラ１２２は、１つ以上のアドレスを１つ以上のメモリダイ１０８に送信する。１つ以上の論理アドレスは、データをどこでプログラムするかを示す。ステップ７０６において、コントローラ１２２は、プログラムされるべきデータを１つ以上のメモリダイ１０８に送信する。ステップ７０８において、コントローラ１２２は、１つ以上のメモリダイ１０８からプログラミングの結果を受信する。例示的な結果は、データが正常にプログラムされたこと、プログラミング動作が失敗したことの指示、及びデータがプログラムされたが、異なる場所でプログラムされたことの指示、又は他の結果を含む。ステップ７１０において、ステップ７０８で受信した結果に応答して、コントローラ１２２は、それが維持するシステム情報を更新する。一実施形態では、システムは、各ブロックのステータス情報を示すデータのテーブルを維持する。この情報は、ブロック／ワード線が開／閉される（又は部分的に開／閉される）、ブロック／ワード線が不良である等の、論理アドレスの物理アドレスへのマッピングを含み得る。
一部の実施形態では、当技術分野で公知であり、詳細に後述するように、ステップ７０２の前に、コントローラ１２２は、ホストデータ及びホストからのプログラム命令を受信し、コントローラはＥＣＣエンジン２２４を実行して、ホストデータからコードワードを作成することになる。これらのコードワードは、ステップ７０６で送信されたデータである。コントローラ１２２（例えば、書き込み／読み出しマネージャ２３６）は、メモリ内のデータをプログラミングする前にデータをスクランブルすることもできる。
図７Ｂは、プログラミングのためのプロセスの一実施形態を説明するフロー図である。図７Ｂのプロセスは、図７Ａのステップに応答して（即ち、コントローラ１２２からの命令、データ及びアドレスに応答して）、メモリダイによって実施される。例示的な一実施形態では、図７Ｂのプロセスは、ステートマシン１１２の方向で、上述の１つ以上の制御回路（図１を参照）を使用してメモリダイ１０８上で実施される。図７Ｂのプロセスはまた、上述のフルシーケンスプログラミングを実装するために使用することもできる。図７Ｂのプロセスはまた、多段階プログラミングプロセスの各段階を実装するために使用することができる。
典型的には、プログラム動作中に（選択されたワード線を介して）制御ゲートに印加されるプログラム電圧は、一連のプログラムパルスとして印加される。プログラミングパルス同士の間には、１組の検証パルスが存在して検証を実施する。多くの実装では、プログラムパルスの大きさは、所定のステップサイズだけ、各連続するパルスにあわせて増加する。図７Ｂのステップ７７０において、プログラミング電圧（Ｖｐｇｍ）が開始量（例えば、約１２〜１６Ｖ又は別の適切なレベル）に初期化され、ステートマシン１１２によって維持されるプログラムカウンタＰＣが、１に初期化される。ステップ７７２において、プログラム信号Ｖｐｇｍのプログラムパルスが、選択されたワード線（プログラミングのために選択されたワード線）に印加される。一実施形態では、同時にプログラムされるメモリセルのグループが全て、同じワード線（選択されたワード線）に接続される。選択されていないワード線は、１つ以上の昇圧電圧（例えば、約７〜１１ボルト）を受け取って、当技術分野で公知の昇圧方式を実施する。メモリセルがプログラムされようとしている場合、対応するビット線が接地される。一方で、メモリセルがその現在の閾値電圧に留まろうとしている場合、対応するビット線はＶｄｄに接続されてプログラミングを阻止する。ステップ７７２において、プログラムパルスが、選択されたワード線に接続された全てのメモリセルに同時に印加され、その結果、選択されたワード線に接続された全てのメモリセルが同時にプログラムされる。即ち、それらのメモリセルは、同時に、又は重複する時間の間に（どちらも同時であるとみなされる）プログラムされる。このようにして、選択されたワード線に接続された全てのメモリセルは、プログラミングからロックアウトされない限り、同時にそれらの閾値電圧を変化させる。
ステップ７７４において、１つ以上の検証動作を実施するのに適切な検証基準電圧の組を使用して、適切なメモリセルが検証される。一実施形態では、検証プロセスは、プログラミングのために選択されたメモリセルの閾値電圧が適切な検証基準電圧に達したどうかの試験を適用することによって、実施される。
ステップ７７６において、全てのメモリセルがそれらのターゲット閾値電圧に達したか（合格）について判定される。そうである場合、プログラミングプロセスは完了し成功である、というのも、選択されたメモリセルの全てがそれらのターゲット状態にプログラム及び検証されたからである。ステップ７７８において、「合格」の状態が報告される。７７６において、全てのメモリセルがそれらのターゲット閾値電圧に達していない（不合格）という判定がなされた場合、プログラミングプロセスはステップ７８０に続く。
ステップ７８０において、システムは、それぞれのターゲット閾値電圧分布にまだ達していないメモリセルの数をカウントする。即ち、システムは、これまで検証プロセスに失敗したメモリセルの数をカウントする。このカウントは、ステートマシン、コントローラ、又は他の論理部品によって行うことができる。一実施形態では、センスブロックの各々が、それぞれのセルの状態（合格／不合格）を記憶することになる。一実施形態では、１つの合計カウントが存在し、これは、最後の検証ステップを失敗した現在プログラムされているメモリセルの総数を反映している。別の実施形態では、データ状態ごとに別個のカウントが維持される。
ステップ７８２において、ステップ７８０でのカウントが所定の限界値以下であるかどうかの判定がなされる。一実施形態では、所定の限界値は、メモリセルのページについての読み出しプロセスの間に、エラー訂正コード（ＥＣＣ）によって訂正することができるビットの数である。失敗したメモリセルの数が所定の限界値以下である場合、プログラミングプロセスは停止することができ、「合格」の状態がステップ７７８で報告される。この状況では、十分な数のメモリセルが正確にプログラムされており、その結果、完全にプログラムされていない残りの僅かのメモリセルは、読み出しプロセスの間に、ＥＣＣを使用して訂正することができる。一部の実施形態では、ステップ７８０は、各セクタ、各ターゲットデータ状態、又は他の単位ごとに失敗したセルの数をカウントし、これらのカウント値はステップ７８２で個別に又は集合的に閾値と比較される。
別の実施形態では、所定の限界値は、今後の誤りを見越して、読み出しプロセスの間にＥＣＣによって訂正することができるビットの数より小さくすることができる。１ページに対する全てのメモリセルよりも少ないメモリセルをプログラムする場合、又は、１つのデータ状態のみ（又は全ての状態よりも少ない状態）に対するカウントを比較する場合、所定の限界値は、メモリセルのページの読み出しプロセスの間にＥＣＣによって訂正することができるビットの数の（比例した、又は比例しない）一部とすることができる。一部の実施形態では、限界値は予め決められていない。代わりに、限界値は、そのページについて既にカウントされた誤りの数、実施されるプログラム−消去のサイクル数、又は他の基準に基づいて変化する。
失敗したメモリセルの数が所定の限界値以上である場合、プログラミングプロセスはステップ７８４に進み、プログラムカウンタＰＣはプログラム限界値（program limit value、ＰＬ）と照合される。プログラム限界値の例としては、１２、２０及び３０が挙げられるが、他の値を使用することもできる。プログラムカウンタＰＣがプログラム限界値ＰＬ以上である場合、プログラムプロセスは失敗したとみなされ、不合格の状態がステップ７８８で報告される。これは、プログラム故障の一例である。プログラムカウンタＰＣがプログラム限界値ＰＬ未満である場合、プロセスはステップ７８６に進み、このステップの間に、プログラムカウンタＰＣは１だけインクリメントされ、プログラム電圧Ｖｐｇｍは次の大きさにステップアップされる。例えば、次のパルスは、１ステップサイズだけ（例えば、０．１〜０．５ボルトのステップサイズ）、前のパルスよりも大きな大きさを有する。ステップ７８６の後、このプロセスはステップ７７２にループして戻り、別のプログラムパルスが選択されたワード線に印加され、その結果、図７Ｂのプログラミングプロセスの別の反復（ステップ７７２〜７８６）が実施される。
一般に、検証動作及び読み出し動作の間には、選択されたワード線は、電圧（基準信号の一例）に接続され、電圧のレベルは、関連しているメモリセルの閾値電圧がこのようなレベルに達しているかどうかを判定するために、読み出し動作（例えば、図６の読み出し基準電圧Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、及びＶｒ７を参照）又は検証動作（図６の検証動作基準電圧Ｖｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、及びＶｖ７を参照）ごとに指定される。ワード線電圧を印加した後、メモリセルの伝導電流を測定して、ワード線に印加された電圧に応答してメモリセルがオンになっている（電流が流れている）かどうかを判定する。伝導電流がある値よりも大きいと測定された場合、メモリセルがオンにされ、ワード線に印加される電圧がメモリセルの閾値電圧よりも大きいと仮定する。伝導電流が所定の値より大きいと測定されない場合、メモリセルはオンにならず、ワード線に印加される電圧はメモリセルの閾値電圧以下であると仮定する。読み出し又は検証プロセスの間、選択されていないメモリセルには、それらの制御ゲートにおいて１つ以上の読み出しパス電圧が提供され、その結果、これらのメモリセルは、パスゲートとして動作することになる（例えば、プログラムされているか消去されているかにかかわらず電流を流す）。
読み出し又は検証動作中にメモリセルの伝導電流を測定する多くの方法がある。一例では、メモリセルの伝導電流は、センスアンプ内の専用コンデンサを放電又は充電する速度によって測定される。別の例では、選択されたメモリセルの伝導電流は、メモリセルを含むＮＡＮＤストリングが対応するビット線を放電することを可能にする（又は可能にできない）。ビット線の電圧は、それが放電されたかどうかを調べるために一定時間後に測定される。本明細書に記載される技術は、検証／読み出しのための当該技術分野で公知の様々な方法と共に使用され得ることに留意されたい。当技術分野で公知の他の読み出し及び検証技術も使用することができる。
一部の実施形態では、コントローラ１２２は、ホストデータ（ホストから受信したデータ）をメモリシステムにプログラムするために、ホスト（又はクライアント、ユーザ等）からの要求を受信する。一部の実施形態では、コントローラ１２２は、プログラムされるホストデータをデータの単位に配置する。例えば、コントローラ１２２は、ホストデータをページ、部分的なページ（ページのサブセット）、ワード線単位、ブロック、ジャンボブロック、又は他の単位に配置することができる。
図７Ｂのステップ７７２は、選択されたワード線にプログラム電圧パルスを印加することを含む。図７Ｂのステップ７７４は、一部の実施形態において、選択されたワード線に検証基準電圧を印加することを含む検証を含む。ステップ７７２及び７７４が反復ループの一部であるとき、プログラム電圧は、大きさがステップアップする一連の電圧パルスとして印加される。電圧パルス同士の間に、検証基準電圧が印加される。これは、図７Ｃに描画され、プログラム電圧パルス７９２、７９４、及び７９６が、ステップ７７２の３回の連続した反復の間に印加される。プログラム電圧パルス７９２、７９４、及び７９６の間で、システムは、メモリセルを試験して、検証基準電圧を検証パルスとして印加することによって、メモリセルの閾値電圧がそれぞれの検証基準電圧よりも大きいかどうかを判定する。
図８は、メモリセルからデータを読み出すために実施される感知動作を説明するフロー図である。ステップ８００において、ＮＡＮＤストリング上の選択されていないメモリセルが導通するように、選択されていないワード線にパス電圧が印加され、これにより、システムは選択されたメモリセルが読み出し基準電圧に応答して導通するかどうかを試験することができる。このパス電圧は、Ｖｒｅａｄと呼ばれることが多い。ステップ８０２において、Ｖｃｇｒとも呼ばれる適切な読み出し基準電圧が、選択されたワード線に印加される。メモリセル当たり１ビットを記憶するシステムの一例では、Ｖｃｇｒ＝０ｖ、又は０ｖに近い小さい電圧を記憶する。ステップ８０４において、全てのビット線がプリチャージされる。例示的な一実施形態では、ビット線は、センスアンプ内のコンデンサを充電し、次に、ビット線が充電されるように、ビット線を充電されたコンデンサと通信状態にすることによってプリチャージされる。ステップ８０６において、例えばコンデンサを放電することによって、ビット線が放電できるようになる。「積分時間」又は「ストローブ時間」と呼ばれる所定の時間の後、それぞれのメモリセルがステップ８１０で導通したかどうかを確認するために、コンデンサの電圧が、サンプリングされる。メモリセルがＶｃｇｒに応答して導通する場合、メモリセルの閾値電圧はＶｃｇｒよりも小さい。Ｖｃｇｒ＝０ｖであり、メモリセルがオンになる場合、メモリセルは消去状態にあり、記憶されるデータは１である。Ｖｃｇｒ＝０Ｖであり、メモリセルがオンにならない場合、メモリセルはプログラムされた状態にあり、記憶されるデータは０である。
図１Ｂ、図３、図４、又は図５等のメモリ回路の記憶密度は、セルの各々に、より多くのデータ状態を記憶することによって増加させることができる。例えば、図６は、各メモリセルが８つの異なるデータ状態のうちの１つを記憶することができる、セル当たり３ビットルの例を示す。セル当たり８つ以上の状態を記憶することは、異なる状態分布をより密接して記憶する必要があるか、閾値電圧のより大きい範囲（又は「Ｖｔウィンドウ」）を使用する必要があるか、又はその両方のいずれかにより、多くの困難をもたらす。しかしながら、メモリセルの状態を互いにより密接してプログラムすることは、十分にタイトで十分に分離された分布を取得することが性能を著しく低下させるので、ますます複雑になる。正確なデータ保持は、閾値電圧ドリフトの量が少ないほどデータの読み出しを困難又は不可能にさえする可能性があるため、より困難である。Ｖｔウィンドウを増加させることに関しては、より高い閾値電圧にすることにより、高いＶｔ端でより多くの状態を追加することができるが、動作電圧を増加させることにより、電力消費を増加させ、場合によってはデバイス寿命を短くする。代替的に、Ｖｔウィンドウを更に負の閾値電圧にまで拡張することによって、Ｖｔウィンドウを増加させることができる。
図６の例では、Ｓ０の最も低いか又は消去されたデータ状態の分布のみが、０Ｖより下の閾値電圧を有する。負の閾値でより多くの状態を記憶すると、Ｖｔウィンドウが増加し得る。これは、図９Ａ及び図９Ｂに図示されている。
図９Ａは、図６と同様であるが、最も低い閾値状態Ｓ０及び最も高い閾値状態ＳＮのみを示す。この例の有効Ｖｔウィンドウは、約−１Ｖ又は低い側で１ボルト小さい数十分の１から高い側で数ボルト（例えば、５Ｖ等の４〜６Ｖの範囲）であり、他の状態分布はこれらの２つの値の間に収まる。Ｓ０が、そのＶｔが０Ｖより低い唯一の状態である場合、図８のフローのステップ８０２で、メモリセルの制御ゲートを接地させるように設定することによって、これを読み取ることができる。図９Ｂは、Ｖｔウィンドウの下端をより深く負のＶｔ値に下げることを図示している。この例では、Ｓ０分布は、Ｖｔ＝２．５Ｖ〜１．５Ｖ（例えば、約２Ｖ程度）以下であり、Ｖｔウィンドウに約１Ｖを追加すると、Ｓ１によって図示されるように、より多くのデータ状態に追加の余白を提供する。しかしながら、負の閾値を有する異なるデータ状態を区別することは、歴史的に困難であった。したがって、図１０Ａ〜図１０Ｃは、負のＶｔ値を感知するためのいくつかの技術を提示する。
図１０Ａ〜図１０Ｃは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に直列に接続されたメモリセルを１つだけ有するＮＡＮＤストリングを示す簡略化された表現である。図を簡略化するために、ＮＡＮＤストリングの他の選択されていないメモリセルは示されていないが、それらのメモリセルがいずれかの記憶されたデータ状態に対して導通することを可能にする読み出しパス電圧でバイアスされることになる。ＮＡＮＤストリングは、ソース端でソース線ＳＲＣに接続され、ドレイン側でビット線に接続され、更にビット線がセンスアンプに接続される。
図１０Ａは、負の閾値を感知するために負のワード線電圧ＣＧＲＶを使用するメモリセルに対する感知動作を図示する。負のワード線電圧とは別に、ＮＡＮＤストリングは、正の閾値電圧値を読み取るために共通であるようにバイアスされる。ドレイン及びソース選択ゲートは、十分に高い電圧を制御線に沿ってそれらのゲートＳＧＤ＝Ｈ及びＳＧＤ＝Ｈに印加することによってオンに設定され、ソース線電圧ＶＳＲＣは接地、ＶＳＲＣ＝０Ｖ、又は他の低電圧に設定される。ビット線は、ＶＳＲＣよりも高い正の電圧にプリチャージされる。例えば、ＶＢＬは０．５Ｖ等の０．２Ｖ〜１．０Ｖの範囲、又はそれよりも低い範囲にあり得る。次いで、ビット線は電流Ｉｃｅｌｌによって放電され、放電の速度はメモリセルの閾値電圧及びその制御ゲートのワード線電圧ＣＧＲＶに基づく。積分時間の後、ビット線に接続されたセンスアンプが結果をラッチする。この手法は、負のＶｔ状態に対して使用することができるが、図１０Ａに図示するＣＧＲＶ＝−１．５Ｖ等の負の電圧を使用する必要がある。しかしながら、負の電圧は、典型的には、生成するために追加の回路を必要とし、維持することが困難であることが多いので、メモリデバイス上では使用されない。追加的に、−１．５Ｖ付近又はそれより低い負の電圧レベルは生成するのが困難であり、Ｖｔウィンドウを深く下向きに拡張することができる程度を制限する。
負のＶｔ状態を感知するが負の電圧を有さない別の手法が、図１０Ｂに図示されている。図１０Ｂでは、ＮＡＮＤストリングのバイアスは、負のＶｔ状態を感知するために、ＣＧＲＶ＝０Ｖ等の負でない電圧を使用できるように変更される。ＮＡＮＤストリングの選択ゲート（及び任意の選択されていないメモリセル）は、再びオンになるようにバイアスされるが、ここでソース線は接地より上にある。例えば、ＶＳＲＣは、約１Ｖ又はそれよりも少し高いような、０．８〜１．５Ｖの範囲内にあり得る。これは、選択されたメモリセルのソースをＶＳＲＣに置き、負でないワード線電圧を用いた負のＶｔ感知を可能にする。選択されたメモリセルを介してＩｃｅｌｌによってビット線を放電するために、ビット線はソース線の上のレベルまでプリチャージされる。例えば、ＶＢＬは、約１．５ボルト等の、１．２ボルト〜１．８ボルトの範囲とし、ＶＳＲＣより数十ボルト上に置くことができる。感知間隔にビット線を放電した後、その結果は、読み出し結果のために、対応するセンスアンプによってラッチされる。この技術は、負の電圧を伴わず負のＶｔ感知を可能にするが、約−１．１Ｖよりも負のＶｔ値に深く進むことはない。
図１０Ｃは、負でない電圧のみを使用しながら、より深い負のＶｔ値に感知を拡張することができる別の手法を図示する。図１０Ｃの感知構成では、ソース線は、ビット線電圧レベルＶＳＲＣ＞ＶＢＬ＞０Ｖを超える電圧レベルまで上昇される。選択されたメモリセルがビット線をメモリセルを介してソース線に放電することによって導通しているかどうかを判定するのではなく、ここで、ソース線はメモリセルを介してビット線及びセンスアンプに放電される。図１０Ｃは、これを、図１０Ａ及び図１０Ｂのように、ソース線に向かって下向きではなく、ビット線に向かって上向きに流れる電流Ｉｃｅｌｌによって図示する。例えば、ソース線は、小さい２Ｖ等のＶＳＲＣ＝２．０〜２．５Ｖの範囲内に設定することができ、ビット線電圧ＶＢＬは、１ボルト少ない数十分の１（例えば、０．２〜０．４Ｖ）に設定することができる。ＣＧＲＶ＝０Ｖの場合、これにより、ＶＳＲＣ及びＶＢＬレベルに応じて、例えば約−１．８Ｖまで又は更に、Ｖｔを感知することが可能になる。図１０Ｃの手法は、深い負の閾値電圧の感知に使用することができる以下のセンスアンプの実施形態、及びそのような感知動作で発生する可能性のあるノイズを低減するための技術で利用される。
図１１は、図１０Ｃの手法を使用して感知動作を実施するために使用することができるセンスアンプ１１１０の実施形態を示す。センスアンプ１１１０は、図１ＡのセンスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ １５０のうちの１つに対応することができる。選択されたメモリセル１１０１は、ソース線ＳＲＣ １１０３とビット線ＢＬ １１０５との間に接続されている。他のメモリセル（例えば、同じＮＡＮＤストリングの）がまた、ソース線ＳＲＣ １１０３とビット線ＢＬ １１０５との間に接続される。ただし、それらの他のメモリセルは図１１に描画されていない。センスアンプ１１１０は、典型的には、図１１に示されていない列デコード回路を介して複数のビット線に選択的に接続可能である。選択されたビット線ＢＬ １１０５は、直列に接続されたスイッチＢＬＣ２ １１１１及びＢＬＣ １１１３を介して「ＢＬ経路」と記された経路を介して放電トランジスタＤＴ １１１５に放電され、続いて、放電トランジスタＤＴ １１１５を介して放電ノードＳＲＣＧＮＤに放電され得る。放電トランジスタＤＴ １１１５の制御ゲートは、ＢＬＣ２ １１１１とＢＬＣ １１１３との間の内部（センスアンプに対して）ビット線ノードＢＬＩにダイオード型構成で接続されている。ＢＬＣ２ １１１１とＢＬＣ １１１３との両方がオンであるとき、メモリセル１１０１からビット線ＢＬ １１０５に流れる電流は、ＢＬ経路に沿って放電ノードＳＲＣＧＮＤに放電することができる。ＢＬＣ２ １１１１とＢＬＣ １１１３の両方がオフになると、放電ＢＬ経路は遮断され、ＤＴ １１１５の制御ゲートはＢＬＣ２ １１１１とＢＬＣ １１１３との間のノードＢＬＩのレベルで浮動したままである。
図１１の右側において、「ＳＥＮ経路」と記された第２の放電経路は、感知ノードＳＥＮがスイッチＸＸＬ １１２１を介して放電トランジスタＤＴ １１１５に放電することも可能にする。ＸＸＬ １１２１がオンであるとき、コンデンサＣｓｅｎ １１２３に蓄積された電荷は、放電トランジスタＤＴ １１１５の制御ゲート電圧によって決定される速度で放電することになる。感知期間にわたって放電した後、ノードＳＥＮのレベルに基づく感知結果をラッチ１１２５において設定し、データバスＤＢＵＳを介してシフトアウトすることができる。ＳＥＮノードは、ラッチ１１２５によってプリチャージすることができる。
図１１のスイッチの電圧レベル及びタイミングは、図１Ａの読み出し／書き込み回路１２８及びセンスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ １５０等のメモリアレイ上の素子によって制御され、ここでは制御ブロック１１３１のバイアス回路によって表される。読み出し又は検証等の感知動作は、２段階で行われる。ソース線ＳＲＣ、ビット線ＢＬ、選択されたメモリ及び他の素子（ＮＡＮＤ実施形態では選択ゲート及び選択されていないメモリセル等）の初期バイアスの後、スイッチＢＬＣ２ １１１１及びＢＬＣ １１１３はオンにされ、ビット線は放電経路を介してＢＬ経路に沿って放電される。放電の程度、又は電流が全く放電されていないかどうかは、選択されたメモリセルの制御ゲートのワード線電圧ＣＧＲＶ及び選択されたメモリセルの閾値電圧Ｖｔによって決まる。したがって、ノードＢＬＩの電圧は、メモリセルのデータ状態、及びこのデータ状態が選択されたメモリセルをバイアスする読み出しレベルＣＧＲＶにどのように対応するかによって決まる。ノードＢＬＩの電圧レベルが十分に安定した後、スイッチＢＬＣ２ １１１１及びＢＬＣ １１１３はオフにされ、ノードＢＬＩ、ひいては放電トランジスタＤＴ １１１５の制御ゲートを、ビット線放電段階中に設定されたレベルで浮動させたままにする。
スイッチＢＬＣ２ １１１１及びＢＬＣ １１１３がオフにされ、放電トランジスタＤＴ １１１５のゲートがビット線放電段階中に設定されたレベルで浮動すると、トランジスタＤＴ １１１５の導電率は、選択されたメモリセルの導電率に基づく。センスノード放電段階では、スイッチＸＸＬ １１２１がオンにされ、以前に充電されたセンスノードＳＥＮ及びセンスノードコンデンサＣｓｅｎ １１２３は、ＳＥＮ経路に沿って放電トランジスタＤＴ １１１５を介して放電することができる。放電時間後、ＳＥＮノードの値はラッチ１１２５によって捕捉され得る。ＳＥＮ経路に沿った放電率は放電トランジスタＤＴ １１１５のゲート電圧によって決まり、放電トランジスタＤＴ １１１５のゲート電圧はまた、選択されたメモリセルの状態によって決まるので、ラッチされた値はデータ状態に対応している。図１０Ｃに図示するように、バイアスされたメモリセルの場合、最も低い（即ち、最も負の）データ状態を感知するためにＶＣＧＲ＝０Ｖが使用され、ＶＣＧＲ値は、より高いＶｇ状態、より負でないＶｔ状態と正のＶｔ状態との両方を感知するために増加される。
図１１のいくつかの変形例が可能である。例えば、示すように、ＢＬ １１０５と中央ＳＣＯＭノードとの間に直列に接続されたスイッチＢＬＣ２ １１１１及びＢＬＣ １１１３を有するのではなく、これらのうちの１つをノードＢＬＩと放電トランジスタＤＴ １１１５のゲートとの間に移動させることができる。この配置により、放電トランジスタＤＴ １１１５の制御ゲートのレベルを、両方のスイッチがオンであるときのＢＬＩノードの電圧レベルによって設定し、ＢＬ経路を遮断し、両方のスイッチがオフになると、放電トランジスタＤＴ １１１５の制御ゲートを浮動させたままにすることができるようになる。別の変形例では、ＢＬ経路及びＳＥＮ経路は、異なるトランジスタを介して放電することができるが、両方のゲートは互いに接続されている。これら及び他の変形例は、図１１の実施形態及び後述する他の実施形態に組み込むことができる。
より正確にデータ値を感知するために、特に、より多くの状態が利用可能なＶｔウィンドウと共に記憶される場合には、感知プロセス中のノイズを実用的な程度まで最小限に抑える必要がある。この目的のために、図１１に図示するセンスアンプの実施形態にいくつかの技術を適用して、改善された製品の信頼性及び性能を提供することができる。２つのノイズ源は、図１１の放電トランジスタＤＴ １１１５に関連し、トランジスタのゲート、又は等価的にノードＢＬＩのいずれかのノイズ、及びトランジスタを通る電流経路に沿ったノイズが、感知プロセスを誤らせることがある。
放電トランジスタＤＴ １１１５を通る電流経路のノイズを低減するために、クランプデバイス及び補助電流源、又は「キーパー電流」が、感知中に放電トランジスタＤＴ １１１５のドレイン電圧をクランプするようにセンスアンプ回路に導入することができる。これは、放電トランジスタＤＴ １１１５を介して起こり得るノイズをブロックし、放電トランジスタＤＴ １１１５を通ってノードＳＲＣＧＮＤに流れる電流を提供するのに役立ち得る。ノードＳＲＣＧＮＤは、典型的に、感知動作中に、接続されたセンスアンプの全てがＳＲＣＧＮＤ線に電流を放電し得るように、センスアンプ及び他のセンスアンプが接続される共通に調整されたＳＲＣＧＮＤ線のノードになることになる。補助キーパー電流の導入は、感知中にＳＲＣＧＮＤノードのクリティカルノイズを除去するのに役立つ。
放電トランジスタＤＴ １１１５の制御ゲートにおけるノイズを低減するために、スイッチＢＬＣ２ １１１１及びＢＬＣ １１１３がスイッチオフしてセンスノードの放電に備えているときの考えられる結合を補償及び補正するために、デカップリングコンデンサを導入することができる。この解決策は、放電トランジスタＤＴ １１１５のゲートへの、場合によっては望ましくない結合を補正するのに役立ち、より正確な感知結果を提供する。デカップリングコンデンサは、より正確な感知結果を取得するために、温度等の動作条件及びデバイスコーナーを追跡することができる。これは、Ｖｔが負になることがどのように感知され得るかのレベルが温度及びデバイスコーナーに依存し得るので、温度依存性及びデバイスコーナーで正確な感知結果を提供するために有用であり得る。
図１２は、ノイズを低減するために直ぐ上に記載されたこれらの要素、及び図１ＡのセンスブロックＳＢ１、ＳＢ２、．．．、ＳＢｐ １５０に組み込むことができるようなセンスアンプ回路のための様々な実施形態に組み込むことができる他の要素を含む。図１２では、図１１の要素は、ノードＢＬＩに接続されたデカップリングコンデンサＣｄｅｃｏｐ １２１２及び補助電流源ＮＬＯ １２１８と共に、感知段階への遷移中にＳＲＣＧＮＤノードを安定させるのを支援するために反復される。
より明確には、図１２は、ソース線ＳＲＣ １２０３とビット線ＢＬ １２０５との間に接続されたメモリセル１２０１を図示する。メモリセル１２０１は、図３及び図４に関して説明したような、電荷蓄積メモリセルのＮＡＮＤストリングの一部であり得、図５に関して上述したような位相変化メモリ材料（ＰＣＭ）に基づくか、又は他のメモリ技術のメモリセルであり得る。ビット線ＢＬ １２０５は、ここではビット線選択（bit line select、ＢＬＳ）スイッチ１２０６によって表されるデコード回路を介してセンスアンプに接続される。（この説明では、スイッチは、一般に、バイアス制御回路からの制御信号に従って名付けられ、その結果、例えば、スイッチ１２０６の制御信号ＢＬＳもその名前のために使用される。）
ビット線選択スイッチＢＬＳ １２０６の後、ビット線ＢＬ １２０５は、スイッチＢＬＣ２ １２１１を介して内部ビット線ＢＬＩに接続され、次に、スイッチＢＬＣ １２１３を介して中央のコメント感知ノードＳＣＯＭに接続される。ノードＳＣＯＭは、放電トランジスタＤＴ １２１５を介して接続されて、ノードＳＣＯＭがＳＲＣＧＮＤに放電することを可能にする。図１１と同様に、これは、ＳＲＣ １２０３から選択されたメモリセル１２０１を介して選択されたビット線まで、続いて直列接続スイッチＢＬＣ２ １２１１及びＢＬＣ １２１３を介して放電トランジスタＤＴ １２１５まで、最終的にＳＲＣＧＮＤに至る、ＢＬ経路と記された放電経路を提供する。ＤＴ １２１５の制御ゲートはやはりＢＬＩのノードに接続され、その結果、スイッチＢＬＣ２ １２１１及びＢＬＣ １２１３がオフになると、ＤＴ１２１５の制御ゲートはＢＬＩのレベルで浮動したままになることになる。
図１２の右側において、コンデンサＣｓｅｎ １２２３を有するＳＥＮノードは、スイッチＸＸＬ １２２１を介してＳＣＯＭノードに接続され、次に、放電トランジスタＤＴ１２１５に接続されて、２回目の感知動作のために、ＳＥＮノードからＳＲＣＧＮＤへの第２の放電経路（ＳＥＮ経路）を提供する。ＳＥＮノードはまた、ラッチ１２２５に接続されて、感知動作の結果をラッチし、ラッチ１２２５はまた、データバスＤＢＵＳに接続される。実施形態に応じて、ラッチ１２２５は、多状態の読み出し及び書き込み又は他のデータ操作に使用するための多数の個々のラッチを含むことができる。これまで説明した図１２の要素は、図１２を単純化するために、様々なスイッチの制御信号を提供するバイアス制御ブロック（図１１の１１３１）が図示されていない（ただし、デバイスに含めるべきである）ことを除いて、主に図１１に関して上述したとおりである。後述するように、図１２の要素に提供される波形のいくつかが、後述するように、図１３に示されている。
図１２は、図１１には示されていないが、様々な実施形態で追加することができるいくつかの要素を明示的に示している。スイッチＮＬＯ２ １２０７は、ＳＲＣＧＮＤと、ＢＬＳ １２０６及びＢＬＣ２ １２１１の間のノードとの間に接続され、ＢＬ １２０５又はＢＬＩがＳＲＣＧＮＤからの様々な電圧レベルにプリチャージ又は設定されることを可能にする。スイッチＩＮＶ １２１６は放電トランジスタＤＴ １２１５の間に接続され、ＳＲＣＧＮＤノードは多数の他のセンスアンプによって共通に共有される線に接続され得るので、センスアンプをＳＲＣＧＮＤから選択的に絶縁することができる。スイッチＧＲＳ １２１７はＤＴ １２１５と並列に接続され、例えば、ＢＬＩのレベルが低く、その結果、ＤＴ １２１５がオフであり、センスアンプがＤＴ １２１５のＤＣＯＭノードをＳＲＣＧＮＤに放電する必要がある場合、ＤＴ １２１５をバイパスすることを可能にする。センスアンプ回路にこれら及び他の様々なスイッチを追加して、動作及び汎用性を改善することができる。
図１２の実施形態はまた、本明細書に記載の主な感知動作に直接入らないが、その汎用性を高めることもできるいくつかの追加の要素も含む。スイッチＢＩＡＳ １２０４は、ビット線を、様々なメモリ動作のために選択されたビット線をバイアスする際に使用することができるレベルＢＬＢＩＡＳに接続することができる。また、中央のＳＣＯＭノードへの別の経路は、スイッチＢＬＸ １２４１（場合によっては追加のスイッチ）を介して高センスアンプ電圧ＶＨＳＡに提供される。本明細書に主に記載した感知動作（全てのデータ状態がＳＲＣ線１２０３をメモリセル１２０１を介してセンスアンプに放電することによって感知される）では使用されないが、図１０Ａに図示するようなより標準的な感知動作（センスアンプ／ビット線がメモリセル１２０１を介してＳＲＣ １２０３に放電する）は、スイッチＢＬＸ １２４１を使用することができる。例えば、図１０Ｃによって図示するように、全ての状態を感知するのではなく、ＣＧＲＶを０Ｖから様々な読み出し値まで連続的に上昇させる場合には、図１０Ｃの手法を負のＶｔ状態に使用し、次いで、図１０Ａの手法を使用するときに負のＣＧＲＶ値を必要としない負でないＶｔ状態についての図１０Ａの手法に切り替えることができる。
図１１に関して上述したように、図１２のセンスアンプ配置は、第１の放電経路「ＢＬ経路」を使用して第１の段階によって選択されたメモリセルに対して感知動作を実施して、ソース線１２０３を選択されたメモリセル１２０１を介して、続いて放電トランジスタＤＴ １２１５を介してＳＲＣＧＮＤに放電するために使用することができる。これは、対応するワード線の電圧レベルＣＧＲＶに対するメモリのデータ状態に応じた電圧レベルに、ＢＬＩのノード及びＤＴ １２１５の制御ゲートを設定することになる。ＢＬＩノードのレベルが安定すると、スイッチＢＬＣ２ １２１１及びＢＬＣ １２１３は、ＤＴ １２１５の制御ゲートを浮動させたままオフにされ、ＤＴ １２１５の導電率は選択されたメモリセル１２０１の導電率によって判定される。第２の段階では、スイッチＸＸＬ １２２１がオンにされて、プリチャージされたノードＳＥＮをＤＴ １２１５を介してＳＲＣＧＮＤに、ＤＴ １２１５の導電率に基づく速度で放電し、この速度はまた、メモリセル１２０１の導電率に基づく。放電期間の後、ＳＥＮのレベルがラッチ１２２５によって捕捉されて、感知結果が得られる。
ＢＬＩノード及び放電トランジスタＤＴ １２１５のゲートのノイズを低減するために、遷移中にスイッチＢＬＣ２ １２１１及びＢＬＣ １２１３がオフになると、デカップリングコンデンサＣｄｅｃｏｐ １２１２が導入される。このコンデンサは、放電トランジスタＤＴ １２１５のゲートへの望ましくない結合の可能性を補償及び補正するのに役立ち、より正確な感知結果を提供する。より正確な感知結果を提供するために、Ｃｄｅｃｏｐ １２１２の下部プレートは、ＢＬＩノードに接続され、上部プレートは、デカップリングコンデンサＣｄｅｃｏｐ １２１２が温度等の動作条件及びデバイスコーナーを追跡することを可能にすることができるレベルＢＬＩ＿ＢＳＴに接続される。一部の実施形態では、Ｃｄｅｃｏｐ １２１２は、ソース及びドレインの両方がＢＬＩノードに接続され、その制御ゲートがレベルＢＬＩ＿ＢＳＴに接続されたトランジスタとして実装され得る。
段階間の遷移の間の別のノイズ源、及びＳＥＮノードの後続の放電は、ＳＲＣＧＮＤレベルのノイズから生じる可能性があり、ＳＲＣＧＮＤ線は、典型的には、ＳＲＣＧＮＤ線に電流を同時にダンプするであろう多数のセンスアンプによって共有されることになる。スイッチＮＬＯ １２１８を通る補助電流源は、センスアンプ電圧ＬＶＳＡに接続されて、放電トランジスタ１２１５を介してキーパー電流を提供する。クランプデバイスＤＣＬ １２１９は、感知中に放電トランジスタＤＴ １２１５のドレイン電圧（ノードＤＣＯＭにおける）をクランプする。これらのデバイスは、放電トランジスタＤＴ １２１５を通る可能性のあるノイズをブロックし、共通に調整されたノードＳＲＣＧＮＤに一定の電流を流すのに役立つ。これは、感知中にＳＲＣＧＮＤノードで有害なノイズを除去するのに役立つ。
図１３は、感知動作の一実施形態における、図１２の制御信号のいくつかのバイアス回路からの制御信号の波形を図示する。波形は時刻ｔ０〜ｔ１０でマークされ、ｔ０〜ｔ３は準備期間である。ｔ３〜ｔ６は、ソース線ＳＲＣ １２０３がセンスアンプに放電され、放電トランジスタＤＴ １２１５の制御ゲートのレベルが設定される第１の段階である。ｔ６〜ｔ８は段階間の遷移である。ｔ８〜ｔ９は、ＳＥＮノードが第２の放電経路即ちＳＥＮ経路に沿って放電される第２の段階である。ｔ９〜ｔ１０は、ＳＥＮノードの値がラッチされるときのストローブ期間である。
図１２のデバイスのうちの一部の制御信号は、図１３の波形には含まれていない。ＩＮＶ １２１６はオンであり、ＧＲＳ １２１７は示される全ての期間にわってオフである。ビット線選択スイッチＢＬＳ １２０６は、期間全体にわたって、又は少なくとも第１の段階がｔ６で終了するまでオンである。上述したように、スイッチＢＩＡＳ １２０４及びＢＬＸ １２４１は、図１３に関して説明した感知動作においてアクティブではなく、両方ともオフである。ＤＣＬ １２１９は、ノードＤＣＯＭの電圧クランプとして作用し、この目的のためにゲートが設定される。
図１３のＢＬ １２０５のｔ０から開始すると、ノードＢＬＩ、ＳＣＯＭ、ＳＥＮ、及びＳＲＣＧＮＤは全て低であり、ＮＬＯ２ １２０７、ＢＬＣ２ １２１１、ＢＬＣ １２１３、ＸＸＬ １２２１、Ｃｓｅｎ １２２３のプレートへのＣＬＫ信号、及びＮＬＯの制御信号のとおりである。ｔ０とｔ１との間で、アレイはバイアスされる。これは、アレイのアーキテクチャに応じて、ＳＲＣ線１２０３、選択されたワード線及び選択されていないワード線、選択ゲート、又は選択されたメモリセル１２０１をバイアスするのに必要な他のレベルを設定することを含むことができる。
ｔ１とｔ２との間で、センスアンプの初期レベルが設定される。ＳＲＣＧＮＤ線は初期の高い値に上げられ、ＢＬＣ２ １２１１と同様にＮＬＯ２ １２０７がオンにされる。これはＢＬ １２０５の値とＢＬＩのノードを高に設定する。ビット線及び内部ビット線が設定されると、ｔ２とｔ３との間で、ＮＬＯ２はオフにされ、ＳＲＣＧＮＤは、後続の放電段階で使用されるレベルまで低下する。
図１１及び図１２において、ソース線ＳＲＣ １２０３が選択されたメモリセル１２０１を介してセンスアンプに放電するときの、ＢＬ経路と記された第１の放電経路に沿った第１の放電段階は、ＢＬＣ １２１３がオンになるｔ３から開始し、中央の共通センスノードＳＣＯＭをＢＬＩに接続する。ＳＣＯＭが充電されている間に、ビット線ＢＬ １２０５及びＢＬＩは、ｔ３とｔ４との間で放電を開始する。これら３つの全てのトレースのレベルは、選択されたメモリセルの導電率によって決まり、ここで、ＨＣは高導電性セルであり、ＭＣは中導電性セルであり、ＮＣは非導電性セルである。示されているように、ＢＬ、ＢＬＩ、及びＳＣＯＭは、導電セルが最も高く、非導通セルが最も低く、中間の中間状態であるｔ４で安定することになる。次の段階を準備するために、ｔ４でＳＥＮノードがプリチャージされ、これはラッチ１２２５から行われる場合があり、続いて、ｔ５でＣＬＫ信号をＣｓｅｎ １２２３に上昇させ、ＳＥＮのレベルを更に上昇させる。ｔ６によって、ＢＬＩ（及びＤＴ １２１５の制御ゲート）のレベルは、選択されたメモリセルの導電率に基づくレベルで安定化され、ＳＥＮノードがプリチャージされ、第２の放電段階の条件を設定する。
ｔ６で、ＢＬＣ２ １２１１及びＢＬＣ １２１３はオフにされ、ＢＬＩノードを分離し、その結果、ｔ７からオンになり、ＢＬＩは、メモリセルの導電率に基づくレベルで浮動している（破線で表される）。これにより、ソース線ＳＲＣ １２０３からの放電経路が遮断され、ビット線１２０５が高になり、これは残りのプロセスのために維持されることになり、ＳＣＯＭが放電トランジスタＤＴ １２１５を介して放電してバウンスする。これはまた、図１３にｔ６とｔ８との間のＢＬＩレベルのギザギザな輪郭で図示するように、ＢＬＩ及びＤＴ １２１５のゲートにカップリングノイズをもたらす。デカップリングコンデンサＣｄｅｃｏｐ １２１２は、このノイズを補正するのを支援するために使用され、Ｃｄｅｃｏｐ １２１２の上部プレートのレベルＢＬＩ＿ＢＳＴは、より正確な感知結果を提供するために温度及びデバイスコーナーを追跡することができる。
ＳＣＯＭノード及びＢＬＩノードの変動はまた、ｔ６とｔ７の間のＳＲＣＧＮＥのギザギザの輪郭で示すように、ノイズに非常に敏感であり得るＳＲＣＧＮＤにもノイズを導入する。このノイズを除去するために、ＤＣＯＭのレベルを維持するＮＬＯ １２１８及びクランプＤＣＬ １２１９からの補助電流が、ＳＲＣＧＮＤノード及びＳＣＯＭノードを安定させるのに役立つ。一番下のトレースに示すように、ＮＬＯ １２１８がオンにされて、ｔ７で補助キーパー電流が提供される。
ｔ６で、ＳＥＮノードがプリチャージされ、ＤＴ １２１５及びＳＲＣＧＮＤの制御ゲートが安定化されている。次に、ＸＸＬ １２２１をオンにして、ＳＥＮノードを放電させる。ＸＸＬ １２２１の遷移は、ＮＬＯ １２１８からのキーパー電流が安定化するのにも役立つであろう、ＳＲＣＧＮＤにノイズを再び導入することができる。ｔ８でＸＸＬ １２２１がオンにされると、ＳＣＯＭ及びＳＥＮは、ＤＴ １２１５のゲート電圧によって決定される速度で放電を開始し、この速度はまた、メモリセルの導電率によって設定される。示すように、ｔ８とｔ９との間では、ＨＣ状態は最も急速に放電し、ＮＣ状態はほとんど放電を示さず、ＭＣ状態は中央に位置する。ｔ９〜ｔ１０で、ＳＥＮのレベルがラッチされ、その後、感知動作が完了する。
図１４は、図１３の波形を使用して図１２のセンスアンプの感知動作のプロセスの一実施形態を説明するフロー図である。ステップ１４０１から開始し、選択されたメモリセル１２０１、ソース線１２０３、及び任意の他のアレイ素子（選択ゲート、同一のＮＡＮＤストリングの選択されていないメモリセル等）は、感知動作に備えてバイアスされる。これは、図１３のｔ０〜ｔ１セクションに相当する。ステップ１４０３において、図１３のｔ１〜ｔ３の期間に対応して、ビット線ＢＬ １２０５及び内部ビット線ＢＬＩが充電される。次いで、ステップ１４０５において、第１の放電段階が開始する。
ステップ１４０５において、スイッチＢＬＣ １２１３がオンにされ、ソースＳＲＣ １２０３は、第１の放電経路（ＢＬ経路）に沿って選択されたメモリセル１２０１を介して第１の放電段階を開始し、最終的に、選択されたメモリセル１２０１の導電率に応じたレベルで安定する。このプロセス中のＢＬＩのレベルもまた、ステップ１４０７に対応する放電トランジスタＤＴ １２１５の制御ゲートのレベルである。ステップ１４０５及び１４０７は、図１３の期間ｔ３〜ｔ６の間である。
ＳＥＮノードが、ステップ１４０９でプリチャージされる。図１３の実施形態では、これは、ＢＬ経路に沿った第１の放電段階の期間ｔ４〜ｔ６の間に生じる。他の実施形態は、ＳＥＮノードがステップ１４１５におけるＳＥＮ経路に沿った後続の放電のために準備されている限り、このステップを早めるか又は遅らせることができる。
ステップ１４１１及び１４１３は、図１３の実施形態の期間ｔ６〜ｔ８に対応する、２つの段階間の遷移の一部である。ステップ１４１１で、放電のためのＢＬ経路が遮断され、ＤＴ １２１５の制御ゲートは、スイッチＢＬＣ２ １２１１及びＢＬＣ １２１３をオフにすることによってＢＬＩのレベルで浮動するように設定される。コンデンサＣｄｅｃｏｐ １２１２は、ＢＬＩのノイズを低減するのに役立ち、上部プレートをＢＬＩ＿ＢＳＴのレベルに接続させることは、動作条件又はプロセスコーナーによる変動に役立つことができる。ステップ１４１３で、ＮＬＯ １２１８からの補助キーパー電流が開始し、ＳＲＣＧＮＤの安定化を支援する。
期間ｔ８〜ｔ９に対応する第２の放電経路、即ちＳＥＮ経路の第２の放電段階は、ステップ１４１５で開始する。スイッチＸＸＬ １２２１がオンにされ、ＳＥＮノードは、ＤＴ １２１５を介して放電し、ＤＴ １２１５の制御ゲートはステップ１４０７で選択されたメモリセル１２０１の導電率に基づいて設定される。図１３の実施形態では、ＳＲＣＧＮＤノイズを抑えるために、この期間中、キーパー電流が流れているままである。ステップ１４１７で、ＳＥＮのレベルがラッチされて、感知結果を提供し、感知動作を終了する。
第１の組の態様によれば、装置は、放電トランジスタと、第１の放電経路と、第２の放電経路と、バイアス回路とを備える。第１の放電経路は、選択されたビット線を放電トランジスタに接続するように構成され、第２の放電経路は、センスノードを放電トランジスタに接続するように構成される。バイアス回路は、放電トランジスタのゲート電圧を第１の放電経路の電圧レベルで設定し、続いて、放電トランジスタのゲート電圧を電圧レベルで浮動させたままにしながら、第１の放電経路を遮断し、放電トランジスタを介して第２の放電経路を介してセンスノードを放電することによって、選択されたビット線に接続されたメモリセルを感知するように構成されている。
他の態様では、装置は、トランジスタと、第１、第２、及び第３のスイッチとを含む。選択されたメモリセルとトランジスタとの間に第１のスイッチと第２のスイッチが直列に接続され、トランジスタの制御ゲートは第１のスイッチと第２のスイッチとの間のノードに接続される。第１のスイッチ及び第２のスイッチは、第１のスイッチ及び第２のスイッチが、同時にオンであるときに、トランジスタを介して選択されたメモリセルを放電するように構成され、第１のスイッチ及び第２のスイッチが同時にオフであるときに、トランジスタの制御ゲートを第１のスイッチと第２のスイッチとの間のノードの電圧レベルで浮動するように設定するように構成されている。第３のスイッチは、センスノードとトランジスタとの間に接続され、第３のスイッチは、第１のスイッチと第２のスイッチとの間のノードの電圧レベルで浮動するように設定されたトランジスタの制御ゲートを用いて、トランジスタを介してセンスノードを放電するように構成されている。
他の態様は、第１の放電経路を経由してセンスアンプを介して、選択されたメモリセルを放電することと、放電トランジスタの制御ゲートの電圧を第１の放電経路に沿った電圧レベルに設定することであって、電圧レベルが、選択されたメモリセルのデータ状態によって決まる、設定することと、を含む。続いて、補助電流が放電トランジスタを介して提供され、放電トランジスタを介して補助電流を提供しながら、選択されたメモリセルのデータ状態に応じた電圧レベルに設定された放電トランジスタの制御ゲートを用いて、放電トランジスタを介してセンスノードを放電する。
更なる態様は、第１のトランジスタ、第１のスイッチ、第２のスイッチ、及び電流源を含むシステムを含む。第１のスイッチは、選択されたメモリセルと第１のトランジスタのゲートとの間に接続された第１のスイッチであって、第１のスイッチが、選択されたメモリセルのデータ状態に対応する第１のトランジスタのゲートの電圧レベルを設定するように構成されている。第２のスイッチは、センスノードと第１のトランジスタとの間に接続され、第１のトランジスタを介して、選択されたメモリセルのデータ状態に対応する電圧レベルに設定された第１のトランジスタのゲートを用いて、センスノードを放電するように構成されている。選択されたメモリセルのデータ状態に対応する第１のトランジスタのゲートの電圧レベルを設定した後、かつ第１のトランジスタを介してセンスノードを放電する前に、第１のトランジスタを介して補助電流を供給するように構成されている、電流ソース。
更に別の態様は、センスアンプ回路は、放電ノードに接続されたトランジスタと、前記センスアンプ回路の放電経路を介して、選択されたメモリセルを放電する手段と、選択されたメモリセルを放電しながら、放電経路のノードにおいて、トランジスタの制御ゲートを選択されたメモリセルのデータ状態に応じた電圧レベルに設定する手段と、トランジスタの制御ゲートが、選択されたメモリセルのデータ状態に応じた電圧レベルに設定されている間に、トランジスタを介してセンスノードを放電する手段とを、備える。
選択されたメモリセルを放電する手段の実施形態は、メモリセルと、ソースと、ビット線とを含むメモリアレイの選択された素子をバイアスするのに必要な素子を含むことができ、その結果、メモリセルが導電性であれば、メモリセルは、そのソース線についてそのビット線及びセンスアンプに放電することになる、これは、図１Ｂ及び図３〜図５に図示するようなアレイ構造の必要性に応じて、ブロック１２４、１２８及び１３２の様々なドライバ及びデコード要素をカンする。センスアンプ内で、選択されたメモリセルを放電する手段のための手段は、これらのスイッチが選択されたビット線の放電経路を提供するためのスイッチ及びバイアス制御回路を含むことができ、図１１及び図１２に図示した、ＢＬＣ２ １１１１／１２１１、ＢＬＣ １１１３／１２１３、及びＤＴ １１１５／１２１５等のビット線ＢＬからの経路についてのトポロジを含むが、スイッチ及びトランジスタの他のトポロジ及び配置を使用することができる。トランジスタの制御ゲートを電圧レベルに設定する手段の実施形態は、図１１及び図１２に示すように、ＤＴ １１１５／１２１５のゲートを接続する等、トランジスタのゲートをメモリセルの導電性を反映するレベルに、若しくはメモリセルが放電されることによって経路の別の地点に、又はメモリセルの放電に使用される別のトランジスタのゲート等のメモリセルの状態に基づく他のレベルに、接続することを含むことができる。センスノードを放電する手段の実施形態は、センスノードを放電トランジスタに接続するスイッチ、例えばＸＸＬ １１２１／１２２１と、センスノード上に電荷を保持するプリチャージ手段、例えばキャパシタＣｓｅｎ １１２３／１２２３とを含むことができる。
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ又は複数の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体等の数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
本明細書の目的のために、物体の「組」という用語は、複数の物体のうちの１つ又は複数の物体の「組」を指すことがある。
前述の詳細な説明は、例示及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。範囲は、本明細書に添付の請求項によって規定されることが意図されている。

Claims (20)

  1. 装置であって、
    放電トランジスタと、
    選択されたビット線を前記放電トランジスタに接続するように構成された第１の放電経路と、
    センスノードを前記放電トランジスタに接続するように構成された第２の放電経路と、
    前記放電トランジスタのゲート電圧を前記第１の放電経路の電圧レベルで設定し、続いて、前記放電トランジスタの前記ゲート電圧を前記電圧レベルで浮動させたままにしながら、前記第１の放電経路を遮断し、前記放電トランジスタを介して前記第２の放電経路を介して前記センスノードを放電することによって、前記選択されたビット線に接続されたメモリセルを感知するように構成されたバイアス回路と、を備える、装置。
  2. 前記放電トランジスタを介して補助電流を提供するように構成された電流ソースを更に備え、前記バイアス回路が、前記第１の放電経路を遮断した後、かつ前記センスノードを放電する前に、前記電流ソースをオンにして、前記放電トランジスタを介して前記補助電流を提供し、かつ、前記放電トランジスタを介して前記センスノードを放電しながら、前記放電トランジスタを介して前記補助電流を提供し続けるように更に構成されている、請求項１に記載の装置。
  3. 前記放電トランジスタのゲートに接続された第１のプレートを有するコンデンサを更に備え、前記バイアス回路が、動作条件に応じた電圧レベルを前記コンデンサの第２のプレートに印加するように更に構成されている、請求項１に記載の装置。
  4. 装置であって、
    トランジスタと、
    選択されたメモリセルと前記トランジスタとの間に直列に接続された第１のスイッチ及び第２のスイッチであって、前記トランジスタの制御ゲートが、前記第１のスイッチと前記第２のスイッチとの間のノードに接続され、前記第１のスイッチ及び前記第２のスイッチが、同時にオンであるときに、前記トランジスタを介して前記選択されたメモリセルを放電するように構成され、前記第１のスイッチ及び前記第２のスイッチが同時にオフであるときに、前記トランジスタの前記制御ゲートを前記第１のスイッチと前記第２のスイッチとの間の前記ノードの電圧レベルで浮動させるよう設定するように構成されている、第１のスイッチ及び第２のスイッチと、
    センスノードと前記トランジスタとの間に接続された第３のスイッチであって、前記第１のスイッチと前記第２のスイッチとの間の前記ノードの前記電圧レベルで浮動するように設定された前記トランジスタの前記制御ゲートを用いて、前記トランジスタを介して前記センスノードを放電するように構成されている、第３のスイッチと、を備える、装置。
  5. 前記第１及び第２のスイッチをオフにした後、かつ前記第３のスイッチをオンにする前に、前記トランジスタを介して補助電流を提供するように構成された補助電流ソースを更に備える、請求項４に記載の装置。
  6. 前記トランジスタの前記制御ゲートに接続された第１のプレートを有するデカップリングコンデンサを更に備える、請求項４に記載の装置。
  7. 前記第１及び第２のスイッチをオフにした後、かつ前記第３のスイッチをオンにする前に、動作条件に応じた電圧レベルを前記デカップリングコンデンサの第２のプレートに印加するように構成されたバイアス回路を更に備える、請求項６に記載の装置。
  8. ビット線であって、前記選択されたメモリセルは、前記ビット線を介して前記第１及び第２のスイッチに接続されている、ビット線と、
    ソース線であって、前記選択されたメモリセルが、前記ソース線と前記ビット線との間に接続されている、ソース線と、
    感知動作中に、前記ソース線を前記ビット線よりも高い電圧に設定するように構成されたバイアス回路と、を更に備える、請求項４に記載の装置。
  9. 前記選択されたメモリセルの制御ゲートに接続されたワード線であって、前記バイアス回路が、負ではない電圧を前記ワード線に印加することによって、負の閾値電圧状態に対する感知動作を実施するように構成されている、ワード線を更に備える、請求項８に記載の装置。
  10. 前記バイアス回路が、前記メモリセルを介して前記ソース線に前記ビット線を放電することによって、正の閾値電圧状態に対する感知動作を実施するように更に構成されている、請求項９に記載の装置。
  11. 前記装置が、前記選択されたメモリセルを含むメモリセルがシリコン基板上の複数の物理レベルに配置され、かつ電荷蓄積媒体を含む、モノリシック３次元半導体メモリデバイスのメモリアレイを含む、請求項４に記載の装置。
  12. 前記選択されたメモリセルが、位相変化メモリ材料を含む、請求項４に記載の装置。
  13. 方法であって、
    第１の放電経路を経由してセンスアンプを介して、選択されたメモリセルを放電することと、
    放電トランジスタの制御ゲートの電圧を前記第１の放電経路に沿った電圧レベルに設定することであって、前記電圧レベルが、前記選択されたメモリセルのデータ状態によって決まる、設定することと、
    続いて、前記放電トランジスタを介して補助電流を提供することと、
    前記放電トランジスタを介して前記補助電流を提供しながら、前記選択されたメモリセルの前記データ状態に応じた前記電圧レベルに設定された前記放電トランジスタの前記制御ゲートを用いて、前記放電トランジスタを介してセンスノードを放電することと、を含む、方法。
  14. 前記センスノードが放電されるクランプトランジスタを介して、前記放電トランジスタに前記補助電流を提供することと、
    前記クランプトランジスタと前記放電トランジスタとの間のノードで一定の電圧レベルを維持するように、前記クランプトランジスタをバイアスすることと、を更に含む、請求項１３に記載の方法。
  15. 装置であって、
    第１のトランジスタと、
    選択されたメモリセルと前記第１のトランジスタのゲートとの間に接続された第１のスイッチであって、前記選択されたメモリセルのデータ状態に対応する前記第１のトランジスタの前記ゲートの電圧レベルを設定するように構成されている、第１のスイッチと、
    センスノードと前記第１のトランジスタとの間に接続され、前記選択されたメモリセルの前記データ状態に対応する前記電圧レベルに設定された前記第１のトランジスタの前記ゲートを用いて、前記第１のトランジスタを介して前記センスノードを放電するように構成された第２のスイッチと、
    前記選択されたメモリセルの前記データ状態に対応する前記第１のトランジスタの前記ゲートの前記電圧レベルを設定した後、かつ前記第１のトランジスタを介して前記センスノードを放電する前に、前記第１のトランジスタを介して補助電流を供給するように構成された電流ソースと、を備える、装置。
  16. ビット線であって、前記選択されたメモリセルは、前記ビット線を介して前記第１のスイッチに接続されている、ビット線と、
    ソース線であって、前記選択されたメモリセルが、前記ソース線と前記ビット線との間に接続されている、ソース線と、
    感知動作中に、前記ソース線を前記ビット線よりも高い電圧に設定するように構成されているバイアス回路と、を更に備える、請求項１５に記載の装置。
  17. 前記選択されたメモリセルの制御ゲートに接続されたワード線であって、前記バイアス回路が、負でない電圧を前記ワード線に印加することによって、負の閾値電圧状態に対する感知動作を実施するように構成されている、ワード線を更に備える、請求項１６に記載の装置。
  18. 前記選択されたメモリセルの制御ゲートに接続されたワード線であって、前記バイアス回路が、複数の対応する負でない電圧のうちの１つを前記ワード線に印加することによって、複数の閾値電圧状態に対する感知動作を実施するように構成されている、ワード線を更に備える、請求項１６に記載の装置。
  19. 第２のトランジスタであって、前記補助電流は、前記第２のトランジスタを介して前記第１のトランジスタに供給され、前記センスノードは、前記第２のトランジスタを介して前記第１のトランジスタを介して放電される、第２のトランジスタを更に備え、前記バイアス回路が、前記第１のトランジスタと前記第２のトランジスタとの間のノードで一定の電圧レベルを維持するように構成されている、請求項１６に記載の装置。
  20. センスアンプ回路であって、
    放電ノードに接続されたトランジスタと、
    前記センスアンプ回路の放電経路を介して、選択されたメモリセルを放電する手段と、
    前記選択されたメモリセルを放電しながら、前記放電経路のノードにおいて、前記トランジスタの制御ゲートを前記選択されたメモリセルのデータ状態に応じた電圧レベルに設定する手段と、
    前記トランジスタの前記制御ゲートが、前記選択されたメモリセルの前記データ状態に応じた前記電圧レベルに設定されている間に、前記トランジスタを介してセンスノードを放電する手段と、を備える、センスアンプ回路。
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