JP6571295B2 - プログラム性能の改良のためのプログラム検証中の注入型擾乱の制御がカスタマイズされる不揮発性メモリ - Google Patents

Description

半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、電子医療機器、モバイルコンピューティングデバイスおよび不揮発性コンピューティングデバイスなどの様々な電子デバイスにおいて広く利用されている。半導体メモリが、不揮発性メモリまたは揮発性メモリを備えることが可能である。不揮発性メモリは、不揮発性メモリが（バッテリなどの）電源に接続されていない場合においても情報を格納および保持することを可能にする。不揮発性メモリの例に、（ＮＡＮＤ型およびＮＯＲ型フラッシュメモリなどの）フラッシュメモリおよび、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）が含まれる。

データ状態を表す電荷を蓄積するために、不揮発性メモリ装置に電荷捕捉材料を使用することが可能である。電荷捕捉材料を、三次元（３Ｄ）積層されたメモリ構造内に垂直に配置することが可能である。３Ｄメモリ構造の一例が、導電層と誘電体層とが交互に積層されたビットコストスケーラブル（Bit Cost Scalable）（ＢｉＣＳ）アーキテクチャである。メモリホールが前記積層内に形成され、次に、電荷捕捉層を含む材料をメモリホール内に充填することによって垂直なＮＡＮＤストリングが形成されて、複数のメモリセルからなる垂直列を生成する。各メモリセルが、１つまたは複数のデータビットを記憶することが可能である。

メモリシステムが電子装置内に配置されている場合には、メモリシステムを、データのプログラミング、データの読み出しおよび／またはデータの削除に使用することが可能である。

異なる複数の図面において、同様の番号の要素は共通の部品を言及するものである。

３Ｄ積層された不揮発性メモリ装置の斜視図である。

図１の３Ｄ積層された不揮発性メモリ装置１００などのメモリ装置の機能ブロック図である。

コントローラの一実施形態を図示したブロック図である。

三次元モノリシックメモリ構造の一実施形態の一部分の斜視図である。

２つの平面を有するメモリ構造のブロック図である。

複数のメモリセルからなるブロックの一部分の上面図である。

複数のメモリセルからなるブロックの一部分の断面図である。

複数の選択ゲート層および複数のワードライン層を図示したものである。

複数のメモリセルからなる垂直列の断面図である。

複数のＮＡＮＤストリングの概略図である。

しきい電圧の分布を図示したものである。

データ状態へのデータ値の割り当ての一例を記載した表である。

しきい電圧の分布を図示したものである。

プログラミングのためのプロセスの一実施形態を記載したフローチャートである。

プログラミングのためのプロセスの一実施形態を記載したフローチャートである。

プログラミングを検証するためのプロセスの一実施形態を記載したフローチャートである。

検証動作中の様々な信号の挙動の例を図示したタイミング図である。 検証動作中の様々な信号の挙動の例を図示したタイミング図である。 検証動作中の様々な信号の挙動の例を図示したタイミング図である。 検証動作中の様々な信号の挙動の例を図示したタイミング図である。 検証動作中の様々な信号の挙動の例を図示したタイミング図である。 検証動作中の様々な信号の挙動の例を図示したタイミング図である。

ブースティングを防止／軽減するためのプロセスの一実施形態を記載したフローチャートである。

読み出しのためのプロセスの一実施形態を記載したフローチャートである。

ブースティングを防止／軽減するためのプロセスの一実施形態を記載したフローチャートである。

プログラミングプロセスの一環として、プログラミングの実行の成功をメモリシステムが検証する。検証プロセスは、様々な感知動作の実行を含む。感知中のデータ擾乱を防止するために、メモリシステムが、未選択のメモリセルのチャネルをブーストする。このブースティングが熱電子注入型の擾乱を引き起こす可能性があることから、ブースティングを一時的に中断して、熱電子注入型の擾乱を軽減することが可能である。しかしながら、ブースティングの中断は、検証プロセスを減速させるおそれがあり、また全てのメモリセルが同じ量の中断を必要とするわけではない。したがって、メモリセルの位置に基づいてブースティングの中断をカスタマイズすることによって、中断の使用を最小限にすると共に、パフォーマンスの問題を軽減することが提案される。

一実施形態が、複数のメモリセルをプログラムすると共に、プログラミングを検証するように構成された１つまたは複数の制御回路を含む。プログラムされたメモリセルを検証することが、未選択のメモリセルに関連するチャネル領域のブースティングを実行するための１つまたは複数の電圧を印加すること、１つまたは複数の電圧を印加している間の一部の時間においては、チャネル領域のブースティングを可能にすること、１つまたは複数の電圧を印加している間の、検証のために選択されたメモリセルの位置に基づく時間においては、チャネル領域のブースティングを防止／中断すること、検証のために選択されたメモリセルに比較信号を印加することおよび、比較信号に応答して、検証のために選択されたメモリセルに対する感知動作を実行することを含む。

図１〜図４Ｆは、本発明で提案される技術を実施するために使用可能なメモリシステムの一例を図示している。図１は、三次元（３Ｄ）積層された不揮発性メモリ装置の斜視図である。メモリ装置１００が、基板１０１を有する。基板上に、複数のメモリセル（不揮発性記憶要素）からなるブロックの例であるＢＬＫ０およびＢＬＫ１が配置されている。基板１０１上には、ブロックによって使用される支持回路を有する周辺領域１０４も設けられている。基板１０１のブロックの下に、複数の回路および、これらの回路の信号を伝送するための導電路の形にパターニングされた１つまたは複数の下側金属層が配置されていてもよい。ブロックは、メモリ装置の中間領域１０２内に形成されている。メモリ装置の上部領域１０３内に、１つまたは複数の上側金属層が、これらの回路の信号を伝送するための導電路の形にパターニングされている。各ブロックが、複数のメモリセルからなる積層領域を備え、これらの積層の交互に重なったレベルが、ワードラインを表している。２つのブロックが例として図示されているが、ｘ方向および／またはｙ方向に延伸するさらなるブロックが使用されてもよい。

一実施形態においては、ｘ方向における平面の長さが、ワードライン用の信号経路が延伸する方向（ワードライン方向またはＳＧＤライン方向）を表し、ｙ方向における平面の長さが、ビットライン用の信号経路が延伸する方向（ビットライン方向）を表す。ｚ方向は、メモリ装置の高さを表す。

図２は、図１の３Ｄ積層された不揮発性メモリ装置１００などのメモリ装置の一例の機能ブロック図である。図２に図示された複数の部品は、電気回路である。メモリ装置１００が、１つまたは複数のメモリダイ１０８を有する。各メモリダイ１０８が、（複数のメモリセルからなる３Ｄアレイなどの）複数のメモリセルからなる三次元メモリ構造１２６、制御回路１１０および読み出し／書き込み回路１２８を有する。別の複数の実施形態においては、複数のメモリセルからなる二次元アレイを使用してもよい。メモリ構造１２６は、行デコーダ１２４を介してワードラインにより、および列デコーダ１３２を介してビットラインによりアドレス可能である。読み出し／書き込み回路１２８は、ＳＢ１、ＳＢ２、．．．ＳＢｐ（感知回路）を有する複数の感知ブロック１５０を有し、複数のメモリセルからなる１つのページを並列に読み出しまたはプログラミングすることを可能にする。幾つかのシステムにおいては、コントローラ１２２が（取外し可能な記憶カードなどの）同じメモリ装置１００内に、１つまたは複数のメモリダイ１０８として含まれている。別の複数のシステムにおいては、コントローラがメモリダイ１０８から離間していてもよい。幾つかの実施形態においては、コントローラがメモリダイとは異なるダイである。幾つかの実施形態においては、１つのコントローラ１２２が複数のメモリダイ１０８と通信を行う。別の複数の実施形態においては、各メモリダイ１０８が自身のコントローラを有する。命令およびデータが、データバス１２０を介してホスト１４０とコントローラ１２２との間で、また回線１１８を介してコントローラ１２２と１つまたは複数のメモリダイ１０８との間で伝送される。一実施形態においては、メモリダイ１０８が、回線１１８に接続する一組の入力および／または出力（Ｉ／Ｏ）ピンを有する。

メモリ構造１２６が、３Ｄアレイを含む１つまたは複数のメモリセルアレイを備えてもよい。メモリ構造が、ウェハなどの単一の基板の（中ではなく）上に複数のメモリレベルが形成され、介在する基板のないモノリシックな三次元メモリ構造を備えてもよい。メモリ構造が、シリコン基板上に設けられたアクティブな領域を有する複数のメモリセルアレイの１つまたは複数の物理レベル内にモノリシックに形成された任意の種類の不揮発性メモリを備えてもよい。メモリ構造が、メモリセルの動作と関連する回路を基板上または基板内に有する不揮発性メモリ装置内に設けられていてもよい。

制御回路１１０が、読み出し／書き込み回路１２８と協働して、メモリ構造１２６に対する（削除、プログラミング、読み出しなどの）メモリ動作を実行し、状態機械１１２、オンチップアドレスデコーダ１１４および電力管理モジュール１１６を有する。状態機械１１２は、メモリ動作のチップレベルでの制御を行う。温度検出回路１１３が、温度を検出するように構成されており、当業で周知のいかなる好適な温度検出回路であってもよい。一実施形態においては、状態機械１１２は、ソフトウェアによりプログラム可能である。別の複数の実施形態においては、状態機械１１２がソフトウェアを使用せず、（電気回路などの）ハードウェア内に完全に実装されている。一実施形態においては、制御回路１１０が、基準電圧およびその他のパラメータを記憶するためのレジスタ、ＲＯＭヒューズおよびその他の記憶装置を有する。

オンチップアドレスデコーダ１１４は、ホスト１４０またはコントローラ１２２によって使用されるアドレスと、デコーダ１２４および１３２によって使用されるハードウェアアドレスとの間のアドレスインタフェースとして機能する。電力管理モジュール１１６は、メモリ動作中にワードラインおよびビットラインに供給される電力および電圧を制御する。電力管理モジュール１１６が、（後述の）３Ｄ構造のワードライン層用のドライバ、（後述のＳＧＳおよびＳＧＤトランジスタなどの）選択トランジスタならびにソースラインを有してもよい。電力管理モジュール１１６が、電圧を生成するためのチャージポンプを有してもよい。感知ブロックがビットラインドライバを有する。ＳＧＳトランジスタは、ＮＡＮＤストリングのソース端における選択ゲートトランジスタであり、ＳＧＤトランジスタは、ＮＡＮＤストリングのドレイン端における選択ゲートトランジスタである。

制御回路１１０、状態機械１１２、デコーダ１１４／１２４／１３２、温度検出回路１１３、電力管理モジュール１１６、感知ブロック１５０、読み出し／書き込み回路１２８およびコントローラ１２２のうちの任意の１つまたは任意の組み合わせが、本明細書に記載の機能を実行する１つまたは複数の制御回路（または管理回路）とみなされてもよい。

（一実施形態においては電気回路である）（オンチップまたはオフチップの）コントローラ１２２が、プロセッサ１２２ｃ、ＲＯＭ１２２ａ、ＲＡＭ１２２ｂおよびメモリインタフェース１２２ｄを備え、これらの全てが相互に接続されていてもよい。プロセッサ１２２ｃは、制御回路の一例である。別の複数の実施形態が、１つまたは複数の機能を実行するように設計された状態機械またはその他のカスタム回路を使用してもよい。記憶装置（ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ）が、一組の命令などのコードを備え、プロセッサ１２２ｃが、一組の命令を実行して本明細書に記載の機能を実現することが可能である。あるいはまたはさらに、プロセッサ１２２ｃが、１つまたは複数のワードラインに接続されたメモリセルの予約領域などのメモリ構造内の記憶装置からコードにアクセスしてもよい。ＲＯＭ１２２ａ、ＲＡＭ１２２ｂおよびプロセッサ１２２ｃと通信を行うメモリインタフェース１２２ｄは、コントローラ１２２とメモリダイ１０８とを電気的にインタフェースする電気回路である。例えば、メモリインタフェース１２２ｄが、信号のフォーマットまたはタイミングの変更、バッファの提供、サージからの隔離、Ｉ／Ｏラッチなどを行ってもよい。プロセッサ１２２Ｃが、メモリインタフェース１２２ｄを介して、制御回路１１０（または任意のその他のメモリダイ１０８の部品）に対して命令を発してもよい。

メモリ構造１２６内の複数のメモリ素子が、相互に直列接続されるように構成されているか、または各素子が個々にアクセス可能であるように構成されていてもよい。非限定的な一例として、ＮＡＮＤ構成（ＮＡＮＤフラッシュメモリ）を有するフラッシュメモリ装置は、典型的には直列接続された複数のメモリ素子を有する。ＮＡＮＤストリングは、直列接続された複数のメモリセルおよび複数の選択ゲートトランジスタからなるセットの一例である。

ＮＡＮＤフラッシュメモリアレイが、それぞれが単一のビットラインを共有し、グループとしてアクセスされる複数のメモリセルから構成された１つのＮＡＮＤストリングの、その複数のＮＡＮＤストリングから構成されていてもよい。あるいは、複数のメモリ素子が、それぞれが個々にＮＯＲメモリアレイなどにアクセス可能であるように構成されていてもよい。ＮＡＮＤメモリ構成およびＮＯＲメモリ構成は例示的なものであり、メモリセルが他の構成を有していてもよい。

複数のメモリセルが、複数の行および／または複数の列などの規則正しいアレイとして、単一のメモリ装置レベル内に配置されていてもよいが、メモリ素子が不規則なまたは非直交な構成のアレイであっても、あるいはアレイとはみなされない構造であってもよい。

三次元アレイが、複数のメモリセルが複数の平面または複数のメモリ装置レベル内に配置されていることにより、三次元構造（即ち、基板の主面に対してｚ方向が実質的に直交し、ｘおよびｙ方向が実質的に平行であるｘ、ｙおよびｚ方向の構造）を形成するように設けられている。

非限定的な一例として、三次元メモリ構造が、複数の二次元メモリ装置レベルを積層したものとして垂直に配置されていてもよい。別の非限定的な一例として、三次元メモリアレイが、（基板の主面に対して実質的に鉛直、即ちｙ方向に延伸する複数の列などの）複数の垂直な列として配置され、各列が複数のメモリセルを有してもよい。複数の垂直な列が、ｘ−ｙ平面などの二次元形状に配置されていることにより、複数の垂直に積層されたメモリ平面上に複数のメモリセルが三次元的に配置されていてもよい。複数のメモリ素子のその他の三次元形状が、三次元メモリアレイを構成してもよい。

非限定的な一例として、三次元ＮＡＮＤメモリアレイにおいて、複数のメモリ素子が相互に結合されて、複数の水平なメモリ装置レベルを横断する複数の垂直なＮＡＮＤストリングを形成してもよい。一部のＮＡＮＤストリングが単一のメモリレベル内のメモリ素子を含み、その他のストリングが複数のメモリレベルにわたるメモリ素子を含む、別の三次元形状も包含されてもよい。三次元メモリアレイが、ＮＯＲ形状およびＲｅＲＡＭ形状に設計されていてもよい。

本明細書に記載の技術が特定の一メモリ構造に限定されるものではなく、本明細書に記載され、当業者によって理解される技術の趣旨および範囲から逸脱することなく数多くの適切なメモリ構造を包含することが、当業者に理解されよう。

図３は、メモリシステム１００の一例のブロック図であり、コントローラ１２２をより詳細に図示したものである。本明細書で用いられるフラッシュメモリコントローラは、フラッシュメモリ上に記憶されているデータを管理する装置であり、コンピュータまたは電子装置などのホストとの通信を行う。フラッシュメモリコントローラが、本明細書に記載の特定の機能に加えて様々な機能を有してもよい。例えば、フラッシュメモリコントローラが、フラッシュメモリが正しく動作していることを確認するためにメモリをフォーマットし、不良なフラッシュメモリセルをマッピングし、予備のメモリセルを不良セルの代わりに割り当ててもよい。予備のセルの一部を、フラッシュメモリコントローラを動作させるためのファームウェアの保持およびその他の機能の実行のために使用してもよい。動作の際には、ホストが、フラッシュメモリとの間でのデータの読み出しまたは書き込みを必要としている場合に、フラッシュメモリコントローラと通信を行う。データの読み出し／書き込み対象の論理アドレスをホストが提供すると、フラッシュメモリコントローラが、ホストから受け取った論理アドレスをフラッシュメモリ内で物理アドレスへと変換してもよい。（あるいは、ホストが物理アドレスを提供してもよい）。フラッシュメモリコントローラがさらに、（メモリの特定のブロックの頻回書き込みによる消耗を回避するために書き込みを分配する）ウェアレベリングおよび、（ブロックが一杯となった後に、有効なデータページのみを新たなブロックへと移動させることにより、ブロック全体の削除および再利用を可能とする）ガベージコレクションなどを非限定的に含む様々なメモリ管理機能を実行してもよい。

コントローラ１２２と不揮発性メモリダイ１０８との間のインタフェースが、トグルモード２００、４００または８００などの任意の好適なフラッシュインタフェースであってもよい。一実施形態においては、メモリシステム１００が、セキュアデジタル（ＳＤ）またはマイクロセキュアデジタル（ｍｉｃｒｏ−ＳＤ）カードなどのカードを利用したシステムであってもよい。別の一実施形態においては、メモリシステム１００が、組み込みメモリシステムの一部分であってもよい。例えば、フラッシュメモリが、パーソナルコンピュータ内にインストールされたソリッドステートディスク（ＳＳＤ）などの形でホスト内に組み込まれていてもよい。

幾つかの実施形態においては、不揮発性メモリシステム１００が、コントローラ１２２と不揮発性メモリダイ１０８との間の単一のチャネルを有するが、本明細書に記載の主題は単一のメモリチャネルを有することに限定されない。例えば、幾つかのメモリシステムアーキテクチャにおいては、コントローラの性能により、２つ、４つ、８つまたはそれ以上のチャネルが、コントローラとメモリダイとの間に存在していてもよい。図面には単一のチャネルが図示されているが、本明細書に記載の任意の実施形態において、コントローラとメモリダイとの間に複数のチャネルが存在していてもよい。

図３に図示されるように、コントローラ１１２は、ホストとインタフェースするフロントエンドモジュール２０８、１つまたは複数の不揮発性メモリダイ１０８とインタフェースするバックエンドモジュール２１０および、以下に詳細に記載する機能を実行する様々なその他のモジュールを有する。

図３に図示されるコントローラ１２２の複数の部品が、別の複数の部品と共に使用されるように設計された（電気回路などの）パッケージ化された機能ハードウェアユニット、通常は複数の関連する機能のうちの特定の一機能のみを実行する（マイクロ）プロセッサまたは処理回路によって実行可能な（ソフトウェアまたはファームウェアなどの）プログラムコードの一部分あるいは、例えばより大きなシステムとインタフェースする自己完結型のハードウェアまたはソフトウェアの形を取ってもよい。例えば、各モジュールが、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、回路、デジタル論理回路、アナログ回路、複数の離散回路の組み合わせ、ゲートまたは任意のその他の種類のハードウェアあるいはこれらの組み合わせを含んでもよい。あるいはまたはさらに、各モジュールが、（メモリなどの）プロセッサ可読装置内に記憶され、コントローラ１２２用のプロセッサを本明細書に記載の機能を実行するためにプログラムするソフトウェアを有してもよい。図３に示すアーキテクチャは、図２に示すコントローラ１２２の部品（即ち、ＲＡＭ、ＲＯＭ、プロセッサ、インタフェース）を使用してもよい（またはしなくてもよい）一実施形態である。

コントローラ１２２が、メモリの複数のメモリセルまたはブロックの再調整に使用される再調整回路２１２を有してもよい。再調整が、以下に記載の異常なワードラインの補修作業の一環として、データを現在の位置でリフレッシュすることまたは、データを新たなワードラインまたはブロックへと再プログラミングすることを含んでもよい。

ここで再びコントローラ１２２のモジュールについて言及すると、バッファマネージャ／バスコントローラ２１４が、ランダムアクセスメモリ（ＲＡＭ）２１６内のバッファを管理すると共に、コントローラ１２２の内部バス調停を制御する。読み出し専用メモリ（ＲＯＭ）２１８が、システムブートコードを記憶する。図３には、コントローラ１２２から離間して配置されているものとして記載されているが、別の複数の実施形態においては、ＲＡＭ２１６およびＲＯＭ２１８の一方または双方が、コントローラ内に配置されていてもよい。さらに別の複数の実施形態においては、ＲＡＭおよびＲＯＭの複数の部分が、コントローラ１２２内およびコントローラ外部の双方に配置されていてもよい。さらに幾つかの実施形態においては、コントローラ１２２、ＲＡＭ２１６およびＲＯＭ２１８が別個の半導体ダイ上に配置されていてもよい。

フロントエンドモジュール２０８が、ホストまたは次のレベルの記憶コントローラとの電気的なインタフェースを行うホストインタフェース２２０および物理層インタフェース（ＰＨＹ）２２２を有する。ホストインタフェース２２０の種類は、使用されるメモリの種類に応じて選択される。ホストインタフェース２２０の例が、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩｅおよびＮＶＭｅを非限定的に含む。ホストインタフェース２２０は、典型的にはデータ、制御信号およびタイミング信号の転送を容易にする。

バックエンドモジュール２１０が、ホストから受け取られたデータバイトを符号化し、不揮発性メモリから読み出されたデータバイトを復号化およびエラー補正するエラー補正コントローラ（ＥＣＣ）エンジン２２４を有する。コマンドシーケンサ２２６が、不揮発性メモリダイ１０８に送信されるプログラムなどのコマンドシーケンスを生成および削除する。ＲＡＩＤ（独立ダイの冗長アレイ）モジュール２２８が、ＲＡＩＤパリティの生成および障害データの回復を管理する。ＲＡＩＤパリティを、不揮発性メモリシステム１００に書き込まれるデータのさらなる完全性保護レベルとして使用してもよい。幾つかの場合においては、ＲＡＩＤモジュール２２８が、ＥＣＣエンジン２２４の一部分であってもよい。ＲＡＩＤパリティが、一般名によって暗示される１つまたは複数の付加的なダイとして追加されてもよいが、付加的な平面または付加的なブロックとして、あるいはブロック内の付加的なＷＬとして、既存のダイ中に追加されてもよい。メモリインタフェース２３０が、コマンドシーケンスを不揮発性メモリダイ１０８に供給し、不揮発性メモリダイ１０８から状態情報を受け取る。一実施形態においては、メモリインタフェース２０３が、トグルモード２００、４００または８００などのダブルデータレート（ＤＤＲ）インターフェ−スであってもよい。フラッシュ制御層２３２が、バックエンドモジュール２１０の全体的な動作を制御する。

図３に示すシステム１００のさらなる複数の部品が、不揮発性メモリダイ１０８のメモリセルのウェアレベリングを実行する媒体管理層２３８を有する。システム１００はさらに、外部電気的インタフェース、外部ＲＡＭ、レジスタ、キャパシタまたはその他のコントローラ１２２とインタフェース可能な部品などの、その他の複数の離散部品２４０を有する。別の複数の実施形態においては、物理層インタフェース２２２、ＲＡＩＤモジュール２２８、媒体管理層２３８およびバッファ管理／バスコントローラ２１４のうちの１つまたは複数が、コントローラ１２２においては必要とされない任意の部品である。

フラッシュ変換層（ＦＴＬ）または媒体管理層（ＭＭＬ）２３８が、フラッシュエラーおよびホストとのインタフェースに対処可能なフラッシュ管理の一部分として組み込まれていてもよい。詳細には、ＭＭＬがフラッシュ管理における一モジュールであり、ＮＡＮＤ管理を実質上担当してもよい。詳細には、ＭＭＬ２３８が、ホストからの書き込みをダイ１０８のフラッシュメモリ１２６への書き込みへと変換するアルゴリズムをメモリ装置ファームウェア内に有してもよい。ＭＭＬ２３８が、１）フラッシュメモリの耐久性が限られているため、２）フラッシュメモリ１２６の書き込みが複数ページにわたってのみ可能であるため、および／または、３）フラッシュメモリ１２６が、ブロックとして削除されるまでは書き込み不可能であるという理由で必要であってもよい。ＭＭＬ２３８は、ホストからは見えない可能性のあるフラッシュメモリ１２６のこれらの潜在的な制約を理解する。このように、ＭＭＬ２３８が、ホストからの書き込みのフラッシュメモリ１２６への書き込みへの変換を試みる。後述のように、ＭＭＬ２３８を用いて障害ビットが特定および記録される。障害ビットの記録を、ブロックおよび／またはワードライン（ワードライン上のメモリセル）の健全性の評価のために使用してもよい。

コントローラ１２２が、１つまたは複数のメモリダイ１０８とインタフェースしてもよい。一実施形態においては、コントローラ１２２および（不揮発性記憶システム１００を全体として有する）複数のメモリダイが、ＮＡＳ装置などとしてホスト内のハードディスクドライブをエミュレートするか、置き換えるかまたはその代わりに使用されるソリッドステートドライブ（ＳＳＤ）を具現化している。加えて、ＳＳＤはハードドライブとして機能するように作成される必要がない。

一実施形態において、図７〜図１２Ｂとの関連において後述するとおりコントローラ１２２は、以前に記録されたエラーコードに基づいてユーサビリティをテストするために不良ブロック候補を判断し、ユーサビリティについて不良ブロック候補のテストを実施させてまだ使用可能であると判断されたブロック候補において情報を記憶させる。

図４は、複数のメモリセルを有するモノリシック三次元メモリ構造１２６の一部を示す透視図である。例えば図４は、メモリの１ブロックの一部を示している。図示された構造は、誘電レイヤと導電レイヤが交互にスタックされた上に配置された一連のビットラインＢＬを有する。例示的な目的において誘電レイヤの１つがＤ、導電レイヤ（ワードラインレイヤとも称される）の１つがＷと示されている。交互の誘電レイヤと導電レイヤの数は、特定の実現要求に基づいて変更することができる。ある一連の実施形態では、１０８から２１６の交互の誘電レイヤと導電レイヤ、９６のデータ・ワードラインレイヤ、８の選択レイヤ、４のダミー・ワードラインレイヤおよび１０８の誘電レイヤを有する。１０８から２１６以上あるいはそれ以下のレイヤを用いることも可能である。後述するように、交互の誘電レイヤと導電レイヤは、ローカル・インターコネクトＬＩによって４つの「フィンガー」に分割される。図４においては２つのフィンガーと２つのローカル・インターコネクトＬＩのみ示されている。交互の誘電レイヤとワードラインレイヤの下にはソースラインレイヤＳＬがある。交互の誘電レイヤと導電レイヤのスタックにはメモリホールが形成される。例えばメモリホールの１つがＭＨとして示されている。なお、図４において誘電レイヤはシースルーとして示されているため、読者は交互の誘電レイヤと導電レイヤのスタックに配置されたメモリホールを目視することが可能である。一実施形態においてメモリホールに電荷トラップレイヤを含む材料を充填することによってＮＡＮＤストリングが形成され、これによってメモリセルの垂直カラムが形成されている。各メモリセルは、１つあるいはそれ以上のデータビットを記憶し得る。この三次元モノリシックメモリ構造１２６のさらなる詳細は、図４Ａ〜図４Ｆとの関連において後述される。

図４Ａは、２つの面３０２および３０４に分割されるメモリ構造１２６の１つの例示的な構成を説明するためのブロック図である。各面は、Ｍ個のブロックに分割される。一例において各面はおよそ２０００のブロックを有する。しかしながら異なる数のブロックおよび面を使用することも可能である。一実施形態において２つの面メモリについてブロックＩＤは通常、偶数のブロックが１つの面に、また奇数のブロックが別の面に所属するようにされているため、したがって面３０２はブロック０、２、４、６、．．．、面３０４はブロック１、３、５、７、．．．を含むものである。一実施形態において、メモリセルの１ブロックは、消去の単位である。すなわち１ブロックの全てのメモリセルは共に消去される。別の実施形態においては、例えば信号および選択回路を作動させるようにメモリ構造１２６を構成するなど、メモリセルを別の理由でブロックへとグループ分けすることが可能である。

図４Ｂから図４Ｆは、例示的な三次元ＮＡＮＤ構造を示している。図４Ｂは、メモリ構造１２６の１ブロックの部分の上面図を示すブロック図である。図４Ｂに示されるブロックの部分は、図４Ａのブロック２の部分３０６に対応する。図４Ｂにおいて見受けられるように、図４Ｂに示されるブロックは、３３２の方向に延伸する。一実施形態においてメモリアレイは６０レイヤを有するであろう。他の実施形態では６０以上あるいはそれ以下のレイヤを有する。しかしながら図４Ｂは一番上のレイヤのみを示している。

図４Ｂは、垂直カラムを表す複数の円が示している。各垂直カラムは、複数の選択トランジスタと複数のメモリセルを有する。一実施形態において各垂直カラムは、１つのＮＡＮＤストリングを実行する。例えば、図４Ｂは、垂直カラム４２２、４３２、４４２および４５２を示している。垂直カラム４２２は、ＮＡＮＤストリング４８２を実行する。垂直カラム４３２は、ＮＡＮＤストリング４８４を実行する。垂直カラム４４２は、ＮＡＮＤストリング４８６を実行する。垂直カラム４５２は、ＮＡＮＤストリング４８８を実行する。垂直カラムの詳細は後述される。図４Ｂに示されるブロックは、矢印３３０の方向と矢印３３２の方向に延伸するため、このブロックは図４Ｂに示されているよりもたくさんの垂直カラムを有する。

さらに図４Ｂにおいてビットライン４１１、４１２、４１３、４１４、．．．４１９を含む一連のビットライン４１５が示されている。図４Ｂにおいてブロックの一部のみが示されているため、２４のビットラインが示されている。このブロックの垂直カラムに対して２４以上のビットラインが接続されていることが予期される。垂直カラムを表す各円は、１つのビットラインに対して接続されていることを示すために「×」が付されている。例えばビットライン４１４は、垂直カラム４２２、４３２、４４２および４５２に対して接続されている。

図４Ｂに示されるブロックは、様々なレイヤを垂直カラムの下におけるソースラインに接続する一連のローカル・インターコネクト４０２、４０４、４０６、４０８および４１０を有する。ローカル・インターコネクト４０２、４０４、４０６、４０８および４１０は、さらにブロックの各レイヤを４つの領域に分ける機能を有する：例えば図４Ｂに示される一番上のレイヤは、フィンガーと称される領域４２０、４３０、４４０および４５０に分割されている。メモリセルを実行するブロックのレイヤにおいてこの４つの領域は、ローカル・インターコネクトによって分割されるワードラインフィンガーと称される。一実施形態においてブロックの共通のレベルにおけるワードラインフィンガーは、ブロックの端部において１つに接続されて一本のワードラインを形成する。別の実施形態において同一レベルにおけるワードラインフィンガーは、互いに接続されていない。ある例示的な実施形態において１つのビットラインは各領域４２０、４３０、４４０および４５０において１つの垂直カラムにのみ接続する。この実施形態において各ブロックは１６行のアクティブカラムを有し、各ビットラインは各ブロックにおける４つの行に接続される。一実施形態において共通のビットラインに接続される４つ全ての行は、（互いに接続されている、同一レベルにおける異なるワードラインフィンガーを介して）同一のワードラインに接続されるため、システムはソース側の選択ラインとドレイン側の選択ラインを用いて４つのうち１つ（あるいは別のサブセット）を選択してメモリ操作（プログラム、検証、読み出しおよび／または消去）の対象とする。

図４Ｂは、４行の垂直カラムを有する各領域、すなわち１つのブロックにおいて４つの領域および１６行の垂直カラムを示しているものの、これらの具体的な数字は例示的な実施形態である。他の実施形態は、１ブロックにつきこれ以上あるいはこれ以下の領域、１領域につきこれ以上あるいはこれ以下の垂直カラムの行、さらには１ブロックにつきこれ以上あるいはこれ以下の垂直カラムの行を有し得る。

図４Ｂは、さらにジグザグ状にされた垂直カラムを示している。別の実施形態において違うジグザグパターンを用いることが可能である。いくつかの実施形態において垂直カラムはジグザグ状ではない。

図４Ｃは、図４Ｂの線ＡＡに沿った横断面図を示す、三次元メモリ構造１２６の実施形態の一部を示すものである。この横断面図は、垂直カラム４３２および４３４ならびに領域４３０を通るものである（図４Ｂ参照）。図４Ｃの構造は、４つのドレイン側の選択レイヤＳＧＤ０、ＳＧＤ１、ＳＧＤ２およびＳＧＤ３、４つのソース側の選択レイヤＳＧＳ０、ＳＧＳ１、ＳＧＳ２およびＳＧＳ３、４つのダミー・ワードラインレイヤＤＤ０、ＤＤ１、ＤＳ０およびＤＳ１ならびにデータメモリセルに接続するための４８のデータ・ワードラインレイヤＷＬＬ０からＷＬＬ４７を有する。他の実施形態は、４つ以上あるいはそれ以下のドレイン側の選択レイヤ、４つ以上あるいはそれ以下のソース側の選択レイヤ、４つ以上あるいはそれ以下のダミー・ワードラインレイヤおよび４８以上あるいはそれ以下のデータ・ワードラインレイヤ（例えば９６のワードラインレイヤ）を実行し得る。垂直カラム４３２および４３４は、ドレイン側の選択レイヤ、ソース側の選択レイヤ、ダミー・ワードラインレイヤおよびワードラインレイヤを突き抜けるように示されている。一実施形態において各垂直カラムは１つのＮＡＮＤストリングを有する。例えば垂直カラム４３２はＮＡＮＤストリング４８４を有する。垂直カラムと以下に記すレイヤの下には基板１０１、基板上の絶縁膜４５４およびソースラインＳＬがある。垂直カラム４３２のＮＡＮＤストリングは、スタックの一番下にソースエンド、スタックの一番上にドレインエンドを有する。図４Ｂと同様、図４Ｃは、垂直カラム４３２がコネクタ４１５を介してビットライン４１４に接続されているのを示している。ローカル・インターコネクト４０４および４０６も示されている。

参照しやすいようにドレイン側の選択レイヤＳＧＤ０、ＳＧＤ１、ＳＧＤ２およびＳＧＤ３、ソース側の選択レイヤＳＧＳ０、ＳＧＳ１、ＳＧＳ２およびＳＧＳ３、ダミー・ワードラインレイヤＤＤ０、ＤＤ１、ＤＳ０およびＤＳ１ならびにワードラインレイヤＷＬＬ０からＷＬＬ４７は、集合的に導電レイヤと称される。一実施形態において、これら導電レイヤは、ＴｉＮとタングステンの組み合わせからなる。他の実施形態において導電レイヤを製造するのに例えばドープポリシリコンあるいはタングステンや金属シリサイドなどの金属など、他の材料を用いることが可能である。いくつかの実施形態において異なる材料を用いて異なる導電レイヤを形成することが可能である。導電レイヤ間には誘電レイヤＤＬ０からＤＬ５９がある。例えば誘電レイヤＤＬ４９は、ワードラインレイヤＷＬＬ４３の上にあり、ワードラインレイヤＷＬＬ４４の下にある。一実施形態において誘電レイヤはＳｉＯ２からなる。他の実施形態において誘電レイヤを製造するのに他の誘電材料を用いてもよい。

不揮発性メモリセルは、スタックにおいて交互に設けられる導電および誘電レイヤを通って延伸する垂直カラムに沿って形成される。一実施形態においてメモリセルはＮＡＮＤストリングに配置されている。ワードラインレイヤＷＬＬ０からＷＬＬ４７は、メモリセル（データメモリセルとも称される）に接続する。ダミー・ワードラインレイヤＤＤ０、ＤＤ１、ＤＳ０およびＤＳ１は、ダミーメモリセルに接続する。ダミーメモリセルは、ユーザデータを記憶しないのに対してデータメモリセルはユーザデータを記憶するのに適している。ドレイン側の選択レイヤＳＧＤ０、ＳＧＤ１、ＳＧＤ２およびＳＧＤ３は、ＮＡＮＤストリングをビットラインに対して電気的に接続または切断するために用いられる。ソース側の選択レイヤＳＧＳ０、ＳＧＳ１、ＳＧＳ２およびＳＧＳ３は、ＮＡＮＤストリングをソースラインＳＬに対して電気的に接続または切断するために用いられる。

図４Ｄは、図４Ｃにおいて部分的に示されるブロックに関する導電レイヤ（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３、ＤＤ０、ＤＤ１、ＤＳ０、ＤＳ１およびＷＬＬ０からＷＬＬ４７）の論理表現を示している。図４Ｂとの関連において前述したとおり、一実施形態においてローカル・インターコネクト４０２、４０４、４０６、４０８および４１０は、各導電レイヤを４つの領域またはフィンガーに分割する。例えばワードラインレイヤＷＬＬ３１は、領域４６０、４６２、４６４および４６６に分割される。ワードラインレイヤ（ＷＬＬ０からＷＬＬ３１）についてこれらの領域はワードラインフィンガーと称され、例えばワードラインレイヤＷＬＬ４６は、領域４６０、４６２、４６４および４６６に分割される。一実施形態において同一レベル上にある４つのワードラインフィンガーは、互いに接続される。別の実施形態において各ワードラインフィンガーは、別個のワードラインとして作動する。

ドレイン側の選択ゲートレイヤＳＧＤ０（一番上のレイヤ）もまた、フィンガーあるいは選択ラインフィンガーとして知られる領域４２０、４３０、４４０および４５０に分割される。一実施形態において同一レベル上にある４つの選択ラインフィンガーは、互いに接続される。別の実施形態において各選択ラインフィンガーは、別個のワードラインとして作動する。

図４Ｅは、垂直カラム４３２の一部を含む図４Ｃにおける領域４２９の横断面図を示している。一実施形態において垂直カラムは丸く、４つのレイヤを含むものであるが、別の実施形態において４つ以上あるいはそれ以下のレイヤを有したり別の形状を用いたりすることが可能である。一実施形態において垂直カラム４３２は、例えばＳｉＯ２などの誘電体からなるインナーコアレイヤ４７０を有する。他の材料を用いてもよい。インナーコア４７０の周りにポリシリコンチャネル４７１がある。ポリシリコン以外の材料を用いてもよい。なお、ビットラインに対して接続するのはチャネル４７１である。チャネル４７１の周りにトンネリング誘電体４７２がある。一実施形態においてトンネリング誘電体４７２は、ＯＮＯ構造を有する。トンネリング誘電体４７２の周りに例えば窒化シリコンなどの電荷トラッピングレイヤ４７３がある。他のメモリ材料および構造を用いることも可能である。ここで説明される技術は、いかなる特定の材料または構造に限定されるものではない。

図４Ｅは、誘電レイヤＤＬＬ４９、ＤＬＬ５０、ＤＬＬ５１、ＤＬＬ５２およびＤＬＬ５３ならびにワードラインレイヤＷＬＬ４３、ＷＬＬ４４、ＷＬＬ４５、ＷＬＬ４６およびＷＬＬ４７を示している。各ワードラインレイヤは、自身はブロッキング酸化（ＳｉＯ２）レイヤ４７８に囲まれている酸化アルミニウムレイヤ４７７に囲まれているワードライン領域４７６を含む。ワードラインレイヤが垂直カラムと物理的に相互作用することによってメモリセルが形成される。したがって一実施形態においてメモリセルは、チャネル４７１、トンネリング誘電体４７２、電荷トラッピングレイヤ４７３、ブロッキング酸化レイヤ４７８、酸化アルミニウムレイヤ４７７およびワードラインレイヤ４７６を有する。例えばワードラインレイヤＷＬＬ４７と垂直カラム４３２の一部がメモリセルＭＣ１を構成する。ワードラインレイヤＷＬＬ４６と垂直カラム４３２の一部がメモリセルＭＣ２を構成する。ワードラインレイヤＷＬＬ４５と垂直カラム４３２の一部がメモリセルＭＣ３を構成する。ワードラインレイヤＷＬＬ４４と垂直カラム４３２の一部がメモリセルＭＣ４を構成する。ワードラインレイヤＷＬＬ４３と垂直カラム４３２の一部がメモリセルＭＣ５を構成する。別の構成においてメモリセルは、異なった構造を有し得るが、それでもメモリセルは記憶装置である。

メモリセルがプログラムされていると、電子がメモリセルと関連付けられる電荷トラッピングレイヤ４７３の一部に格納される。これら電子は、ワードライン領域４７６に対する適切な電圧に応じてチャネル４７１からトンネリング誘電体４７２を通って電荷トラッピングレイヤ４７３へと導入される。メモリセルの閾値電圧（Ｖｔｈ）は、蓄積電荷量と比例するように増加される。一実施形態においてプログラミングは、電子を電荷トラッピングレイヤへとファウラー・ノルドハイム・トンネリングすることによって達成される。消去操作の間、電子はチャネルに戻るか、電子と再結合するために電荷トラッピングレイヤへの正孔注入が実施される。一実施形態において消去は、例えばゲート誘起ドレイン漏洩（ＧＩＤＬ）などの物理機構を介して電荷トラッピングレイヤへの正孔注入を用いて得られる。

図４Ｆは、全ブロックにわたって延伸する物理ワードラインＷＬＬ０からＷＬＬ４７を示している。図４Ｇの構造は、ビットライン４１１、４１２、４１３、４１４．．．４１９を含む、図４Ａ〜図４Ｆのブロック２における部分３０６に対応する。このブロック内において各ビットラインは、４つのＮＡＮＤストリングに接続されている。ドレイン側の選択ラインＳＧＤ０、ＳＧＤ１、ＳＧＤ２およびＳＧＤ３は、４つのＮＡＮＤストリングのうちどれが関連するビットラインに接続するかを判断するために用いられる。さらにこのブロックは、４つのサブブロックＳＢ０、ＳＢ１、ＳＢ２およびＳＢ３に分割されていると考えることもできる。サブブロックＳＢ０は、ＳＧＤ０およびＳＧＳ０によって制御される垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ１は、ＳＧＤ１およびＳＧＳ１によって制御される垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ２は、ＳＧＤ２およびＳＧＳ２によって制御される垂直ＮＡＮＤストリングに対応し、さらにサブブロックＳＢ３は、ＳＧＤ３およびＳＧＳ３によって制御される垂直ＮＡＮＤストリングに対応する。

図４〜図４Ｆの例示的なメモリシステムは、電荷トラッピング材料の垂直ＮＡＮＤストリングを含む三次元メモリ構造であるものの、ここに説明される技術を用いてその他の（二次元および三次元）メモリ構造を用いることも可能である。例えばフローティングゲートメモリ（例えばＮＡＮＤ型およびＮＯＲ型フラッシュメモリＲｅＲａｍメモリ）、電気抵抗メモリ（例えばＭＲＡＭ）および相変化メモリ（例えばＰＣＲＡＭ）なども用いられ得る。

ＲｅＲＡＭメモリの一例は、ＸラインとＹライン（例えばワードラインとビットライン）によってアクセスされるクロスポイント配列に配置される可逆抵抗スイッチング素子を含むものである。別の実施形態においてメモリセルは、導電性ブリッジメモリ素子を有し得る。導電性ブリッジメモリ素子は、プログラム可能なメタリゼーションセルとも称される。導電性ブリッジメモリ素子は、固体電解質内におけるイオンの物理的配置転換に基づく状態変化素子として用いられ得る。場合によって導電性ブリッジメモリ素子は、２つの電極間の固体電解質の薄膜内において一方が比較的不活性（例えばタングステン）で他方が電気化学的に活性（例えば銀または銅）であるような２つの固体金属電極を有し得る。温度が上昇するとイオンの移動性も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって導電性ブリッジメモリ素子は、温度に対する幅広いプログラミング閾値を有し得る。

電気抵抗メモリ（ＭＲＡＭ）は、電気記憶素子によってデータを記憶する。これら素子は、それぞれが薄い絶縁層によって分離される磁化を保持し得、２つの磁性平板を用いて形成される。２つの平板のうち一方は特定の極性に設定される永久磁石であり、他方の平板の磁化は、メモリを記憶するための外場の磁化に合致するように変えることができる。この構造はスピン値として知られており、ＭＲＡＭビットにおける最も単純な構造である。メモリ装置は、このようなメモリセルのグリッドを用いて製造される。一実施形態においてプログラミングのために各メモリセルは、互いに垂直に、一方がセルの上で他方がセルの下であるようにセルに対して平行に配置される一対の書き込みラインの間に設けられる。電流がこれらを通過すると誘起磁場が生じる。

相変化メモリ（ＰＣＲＡＭ）は、カルコゲナイトガラスの特異な性質を利用するものである。一実施形態は、ゲルマニウム原子の配置状態をレーザパルス（あるいは別のソースからの光パルス）によって変えるだけでＧｅＴｅ−Ｓｂ２Ｔｅ３超格子を用いて非熱性相転移を得る。したがってプログラミングの線量は、レーザパルスである。メモリセルは、メモリセルが光を受信しないようにブロックすることによって阻止することが可能である。なお、本書において「パルス」を用いた場合、方形波は必要ではなく（連続的または非連続的な）音、電流、電圧、光またはその他の波の振動やバーストを含む。

有効な（検証を含む）プログラミングプロセスの最後に、メモリセルの閾値電圧は、必要に応じてプログラムされたメモリセルの閾値電圧の１つまたはそれ以上の分布内あるいは消去されたメモリセルの閾値電圧の分布内にあるべきである。図５は、各メモリセルが３つのデータビットを記憶している場合の例示的なメモリセルアレイの閾値電圧分布を示すものである。しかしながら他の実施形態において１メモリセルにつき異なるデータ容量を用いてもよい（例えば１メモリセルにつき１、２、４あるいは５データビットなど）。図５は、８つのデータ状態に対応する８つの電圧分布を示している。１つ目の閾値電圧分布（データ状態）Ｓ０は、消去されたメモリセルを表す。残り７つの閾値電圧分布（データ状態）Ｓ１からＳ１７は、プログラムされたメモリセルを表しており、よってプログラムされた状態とも称される。各閾値電圧分布（データ状態）は、一連のデータビットのための所定の値に対応する。メモリセルにプログラムされたデータとセルの閾値電圧レベルの特定の関係は、セルに適用されるデータ符号化スキームに依存する。一実施形態においてデータ値は、グレイコード割り当てを用いて閾値電圧範囲に割り当てられるため、メモリの閾値電圧が誤って隣接する物理状態にシフトした場合であっても１つのビットのみがその影響を受ける。

また図５は、メモリセルからデータを読み取るための７つの読み取り基準電圧Ｖｒ１、Ｖｒ２、Ｖｒ３，Ｖｒ４、Ｖｒ５、Ｖｒ６およびＶｒ７を示している。与えられたメモリセルの閾値電圧がこれら７つの読み取り基準電圧より上か下かをテストすることでシステムはそのメモリセルがどのデータ状態（すなわちＳ０、Ｓ１、Ｓ２、Ｓ３、．．．）にあるのかを判断することができる。

さらに図５は、７つの検証基準電圧Ｖｖ１、Ｖｖ２、Ｖｖ３，Ｖｖ４、Ｖｖ５、Ｖｖ６およびＶｖ７を示している。メモリセルをデータ状態Ｓ１にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ１より上か等しいかをテストする。メモリセルをデータ状態Ｓ２にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ２より上か等しいかをテストする。メモリセルをデータ状態Ｓ３にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ３より上か等しいかをテストする。メモリセルをデータ状態Ｓ４にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ４より上か等しいかをテストする。メモリセルをデータ状態Ｓ５にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ４より上か等しいかをテストする。メモリセルをデータ状態Ｓ６にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ６より上か等しいかをテストする。メモリセルをデータ状態Ｓ７にプログラムする場合、システムはこれらメモリセルの閾値電圧がＶｖ７より上か等しいかをテストする。

フルシーケンスプログラミングとして知られる一実施形態において、メモリセルは消去されたデータ状態Ｓ０から直接プログラムされたデータ状態Ｓ１からＳ７のうちいずれかにプログラムされ得る。例えば、プログラムされるメモリセル集団を最初に消去して集団における全てのメモリセルを消去されたデータ状態Ｓ０とする。次に、プログラミングプロセスを用いてメモリセルを直接データ状態Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６および／またはＳ７にプログラミングする。例えばいくつかのメモリセルがデータ状態Ｓ０からデータ状態Ｓ１へとプログラムされる一方、他のメモリセルは、データ状態Ｓ０からデータ状態Ｓ２および／またはデータ状態Ｓ０からデータ状態Ｓ３、などとプログラムされる。図５における矢印は、フルシーケンスプログラミングを表す。よってここで説明した技術は、（多段・多相プログラミングを含むもののこれに限定されない）フルシーケンスプログラミングに加えて他の種類のプログラミングにおいても用いることが可能である。いくつかの実施形態においてデータ状態Ｓ１からＤ７は重複し得、コントローラ１２２はＥＣＣに依拠して記憶される正しいデータを識別する。

図５Ａは、データ状態へのデータ値の割当ての一例を説明する表である。図５Ａの表において、Ｓ０＝１１１、Ｓ１＝１１０、Ｓ２＝１００、Ｓ３＝０００、Ｓ４＝０１０、Ｓ５＝０１１、Ｓ６＝００１およびＳ７＝１０１である。他のデータ符号化を用いることもできる。本明細書で開示される技術では、特定のデータ符号化は要求されない。

図６Ａは、コントローラ１２２によって実行されるプログラミング処理の一実施形態を説明するフロー図である。いくつかの実施形態において、専用コントローラを有することなくホストはコントローラの機能を実行できる。ステップ７０２において、コントローラ１２２は１つ以上のメモリダイ１０８に命令を送信してデータをプログラムする。ステップ７０４において、コントローラ１２２は１つ以上の論理アドレスを１つ以上のメモリダイ１０８に送信する。１つ以上の論理アドレスは、どこにデータをプログラムするかを示す。ステップ７０６において、コントローラ１２２はプログラムされるデータを１つ以上のメモリダイ１０８に送信する。ステップ７０８において、コントローラ１２２はプログラミング結果を１つ以上のメモリダイ１０８から受け取る。結果の例は、データがうまくプログラムされたこと、プログラミング動作が失敗したことの指示、およびデータはプログラムされたが異なる場所であったかまたは他の結果であったことの指示を含む。ステップ７１０において、ステップ７０８で受け取った結果に応じて、コントローラ１２２は維持しているシステム情報を更新する。一実施形態において、システムは各ブロックのステータス情報を示すデータの表を維持する。この情報は、物理アドレスへの論理アドレスのマッピングを含んでいてもよく、そのブロック／ワードラインは開／閉（または部分的に開／閉）されるか、そのブロック／ワードラインは不良等である。

いくつかの実施形態において、ステップ７０２の前に、コントローラ１２２はプログラムするユーザデータおよび命令をホストから受け取り、コントローラはＥＣＣエンジンを実行してユーザデータからコードワードを生成できる。これらのコードワードは、ステップ７０６において送信されたデータである。コントローラはデータをスクランブルし、メモリセルに対してウェアレベリングを実現することもできる。

図６Ｂは、プログラミング処理の一実施形態を説明するフロー図である。図６Ｂの処理は、図６Ａのステップに応じて（つまり、コントローラ１２２からの命令、データおよびアドレスに応じて）メモリダイによって実行される。一例の実施形態において、図６Ｂの処理は、状態マシン１１２の方向において上で議論した１つ以上の制御回路を用いてメモリダイ１０８上で実行される。図６Ｂの処理を用いて、上で議論した全シーケンスプログラミングを実行することもできる。さらに、その処理を用いて、マルチフェーズプログラミング処理の各フェーズを実行することもできる。

一般に、プログラム動作中（選択したワードラインを介して）制御ゲートに印加されるプログラム電圧は一連のプログラムパルスとして印加される。プログラムパルスの間には、検証を実行する一組の検証パルスがある。多くの実施形態において、プログラムパルスの振幅は、所定のステップサイズによって各連続パルスと共に増大される。図６Ｂのステップ７７０において、プログラム電圧（Ｖｐｇｍ）は開始時の振幅（例えば、約１２〜１６Ｖまたは他の適切なレベルまで）に初期化され、状態マシン１１２によって維持されるプログラムカウンタＰＣは１に初期化される。ステップ７７２において、プログラム信号Ｖｐｇｍのプログラムパルスは選択されたワードライン（プログラミング用に選択されたワードライン）に印加される。一実施形態において、同時にプログラムされているメモリセル群は全て同じワードライン（選択されたワードライン）に接続される。未選択のワードラインは１つ以上のブースティング電圧（例えば、約７〜１１Ｖまで）を受け取り、従来から知られているブースティング方式を実行する。メモリセルをプログラムする場合、対応するビットラインは接地される。一方、メモリセルがその現在の閾値電圧に留まる場合、対応するビットラインはＶｄｄに接続され、プログラミングを抑制する。ステップ７７２において、プログラムパルスは、選択されたワードラインに接続された全てのメモリセルに同時に印加され、選択されたワードラインに接続された全てのメモリセルは同時にプログラムされる。つまり、それらは、同時にまたは重複した時間中にプログラムされる（両方とも同時と考えられる）。このように、選択されたワードラインに接続された全てのメモリセルは、プログラミングからロックアウトされていない限り、それらの閾値電圧を同時に変化させる。

ステップ７７４において、適切な組の検証基準電圧を用いて適切なメモリセルを検証し、１つ以上の検証動作を実行する。一実施形態において、検証処理は、プログラミング用に選択されたメモリセルの閾値電圧が適切な検証基準電圧に到達したかどうかの試験を適用することによって実行される。

ステップ７７６において、全てのメモリセルがそれらの目標閾値電圧に到達したかどうか（成功）を判定する。成功した場合、選択された全てのメモリセルがそれらの目標状態にプログラムされ検証されたので、プログラミング処理は完了し成功している。ステップ７７８でステータス「ＰＡＳＳ」が報告される。７７６において、全てのメモリセルが目標閾値電圧に到達しているわけではないことが判定された場合（失敗）、プログラミング処理はステップ７８０に継続する。

ステップ７８０において、システムはそれらの各目標閾値電圧分布にまだ到達していないメモリセル数をカウントする。つまり、システムはこれまでに検証処理に失敗したメモリセル数をカウントする。このカウントは、状態マシン、コントローラ、または他のロジックによって実行できる。一実施形態において、各検出ブロックはそれぞれのセルのステータス（成功／失敗）を格納できる。一実施形態では１つの全カウントがあり、それは現在プログラムされており、最後の検証ステップで失敗したメモリセルの全数を反映している。別の実施形態では、各データ状態に対して別個のカウントが保持される。

ステップ７８２において、ステップ７８０からのカウントが所定の制限以下であるかどうかを判定する。一実施形態において、所定の制限は、メモリセルのページに対する読込み処理中、誤り訂正符号（ＥＣＣ）によって訂正可能なビット数である。失敗したセル数が所定の制限以下である場合、プログラミング処理は停止でき、ステップ７７８でステータス「ＰＡＳＳ」が報告される。この状況では、十分なメモリセルが正確にプログラムされ、完全にプログラムされていない残りの少数のメモリセルは、読込み処理中にＥＣＣを用いて訂正できる。いくつかの実施形態において、ステップ７８０は各セクタ、各目標データ状態または他のユニットの失敗したセル数をカウントし、それらのカウントはステップ７８２において閾値に対して別個にまたはまとめて比較できる。

別の実施形態において、所定の制限は、将来の誤りを許容するために、読込み処理中にＥＣＣによって訂正可能なビットの数より少なくできる。あるページ用の全てのメモリセルより少なくプログラムするか、または１つのデータ状態だけ（または全てのデータ状態より少ない）カウントを比較する場合、所定の制限は、そのページのメモリセル用の読込み処理中、ＥＣＣによって訂正可能なビット数の一部（比例してまたは比例せず）であってもよい。いくつかの実施形態において制限は所定のものではない。代わりに、それはそのページ用に既にカウントされた誤りの数、実行されるプログラム消去サイクルの数、または他の基準に基づいて変化する。

失敗したメモリセル数が所定の制限以上である場合、プログラミング処理はステップ７８４に継続し、プログラムカウンタＰＣはプログラム制限値（ＰＬ）に対してチェックされる。プログラム制限値の例は２０および３０を含むが、他の値も使用できる。プログラムカウンタＰＣがプログラム制限値ＰＬ以上である場合、プログラム処理は失敗したと考えられ、ステップ７８８でステータスＦＡＩＬが報告される。プログラムカウンタＰＣがプログラム制限値ＰＬより少なければ、処理はステップ７８６に継続し、その間、プログラムカウンタＰＣは１ずつ増大させ、プログラム電圧Ｖｐｇｍは次の振幅までステップアップされる。例えば、次のパルスは、ステップサイズ（例えば、０．１〜０．４Ｖのステップサイズ）だけ前のパルスより大きな振幅を有してもよい。ステップ７８６の後、処理はステップ７７２に折り返し、選択されたワードラインに別のプログラムパルスが印加され、図６Ｂのプログラミング処理の別の繰返し（ステップ７７２〜７８６）が実行される。

一実施形態では、データはページ単位でプログラムされる。したがって、例えば、図６Ｂのプロセスは、１ページのデータをプログラムするために使用される。プログラミングまたは読み込み時にエラーが発生する可能性があり、データの保存中にエラーが発生する可能性があるため（例えば、電子漂流、データ保持問題または他の現象のために）、エラー訂正はデータページのプログラミングに使用される。多くのＥＣＣ符号化方式が当技術分野で周知である。

図６Ｂのステップ７７４は、検証の実行を含む。検証のプロセスは、選択されたワードライン上に検証比較電圧（例えば、Ｖｖ１、Ｖｖ２、Ｖｖ３、．．．）を印加して、選択されたメモリセルが検証比較電圧より小さいかまたは大きい閾値電圧を有するかどうかを決定することを含む。選択されたワードラインは、選択されたメモリセルおよび非選択メモリセルに接続することができるので、検証比較電圧を印加することにより、選択されたワードラインに接続された非選択メモリセルが（検証比較電圧を受けて）閾値電圧の変化を引き起こす可能性がある。これは読み出し障害と呼ばれる。検証動作中に読み出し障害を防止するために、メモリシステムは、非選択ワードラインに昇圧電圧（Ｖｒｅａｄと呼ばれる）を印加することによって、非選択ＮＡＮＤストリングのチャネルを昇圧する。結果として、非選択ＮＡＮＤストリングのチャネルは、正の電圧まで昇圧し、チャネルと制御ゲートとの間の電圧差を低減し、それによって読み出し障害の変化を低減する。

ＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ Ｓｃａｌａｂｌｅ）フラッシュメモリ構造（およびその他のメモリ構造）では、１つのブロックが複数のサブブロックで構成されている。すべてのサブブロックは同じワードライン、ビット線およびソース線バイアスを共有するが、別々の選択線（ＳＧＳおよびＳＧＤ）バイアスを有する。ＢｉＣＳメモリセルは、従来の２Ｄ ＮＡＮＤメモリセル構造とは異なり、薄いポリＳｉチャネルの厚さ（通常＜２０ｎｍ）とフローティングボディ（基板なし）を備えている。これら２つの機能により、優れたゲート制御が可能になり、ゲートとＳｉチャネル間の優れた容量結合が実現する。しかし、信号過渡期間中、２つの隣接するワードライン間の電圧信号が異なる電圧レベル間でスイッチングする必要がある場合、一時的な期間に、２つの隣接するワードライン間のチャネル電位勾配は、電子／ホール生成、ひいては電荷トラップ領域へのホット電子注入を生成するのに十分に大きく、ホット電子注入タイプの障害をもたらす。昇圧電圧Ｖｒｅａｄが上昇し始めるプログラム検証動作（図６Ｂのステップ７７４）の間、プログラム検証動作の下で、選択されたワードラインに隣接するワードラインに対して非選択ＮＡＮＤストリングにおいて厳しいホット電子注入障害が発生する可能性がある。したがって、メモリは、読み出し障害を減少させる手段（たとえば、Ｖｒｅａｄの結果としての昇圧）のためにホット電子注入障害を経験している。

このようなホット電子注入に対処する１つのアプローチは、米国特許第９，１７１，６３２号に教示されているように、Ｖｒｅａｄが上昇して昇圧を中断するときに非選択ＮＡＮＤストリング内のＳＧＤ／ＳＧＳをオンにすることを含む。しかし、この手法では、すべてのワードラインおよびすべてのプログラムパルスに対して追加のタイミング割り当てが必要となり、したがってプログラム性能が低下する。性能の低下に対処するために、メモリセルおよび／またはワードラインの位置に基づいて昇圧を中断するためのカスタマイズされたタイミング処理を実施することが提案される。

図７は、プログラミングを検証するプロセスの一実施形態のフローチャートである。図７のプロセスは、プログラミングを適用した後に実行される図６Ｂのステップ７７４の一実施形態である（例えば、ステップ７７２）。一実施形態では、図７のプロセスは、１つ以上の制御回路によって（例えば、状態機械１１２またはコントローラ１２２の方向に）実行される。

ステップ８００において、１つ以上の制御回路は、選択ゲートをオンにするために、選択されたサブブロックの選択ゲートに電圧を印加する。例えば、図４Ｆを参照すると、ステップ８００は、任意のまたはＳＧＤＳ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２またはＳＧＳ３に正のゲート電圧を印加することを含むことができる。サブブロックＳＢ０が選択されると、ステップ８００は、ＳＢ０のＮＡＮＤストリングが適切なビット線および／またはソース線と通信するように、ＳＧＤ０および／またはＳＧＳ０に信号を印加して選択ゲートをオンにすることを含む。ステップ８０２において、１つ以上の制御回路は、選択ゲートをオフにして昇圧を可能にするために、非選択サブブロックの選択ゲートに電圧を印加する。例えば、サブブロックＳＢ０が選択された場合、ステップ８０２は、ＳＢ１、ＳＢ２およびＳＢ３のＮＡＮＤストリングが適切なビット線およびソース線と通信していないように、少なくともＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ１、ＳＧＳ２およびＳＧＳ３に適切な信号を印加して、選択ゲートをオンにするステップを含む。ステップ８０４において、１つ以上の制御回路は、非選択ワードラインに１つ以上の昇圧電圧を印加して増加させ、非選択ＮＡＮＤストリングのチャネルを昇圧して読み出し障害を防止する。例えば、非選択ワードラインは、Ｖｒｅａｄと呼ばれる７ボルトと１０ボルトとの間の電圧を受け取り、非選択ワードラインに接続されたメモリセルがオンになり、パスゲートとして動作する。このように、ＮＡＮＤストリングを流れる電流は、そのＮＡＮＤストリング上の選択されたメモリセルを通る電流を表す。非選択ワードラインに昇圧電圧を印加することにより、選択ゲートがオフにされたＮＡＮＤストリング（すなわち、非選択ＮＡＮＤストリング）は、そのチャネル電圧が昇圧される。このチャネル電圧の昇圧は、チャネルと選択されたワードラインとの間の電圧差を減少させ、したがって、読み出し障害を低減する。

ステップ８０６において、ステップ８０４の昇圧電圧を増加させながら、１つ以上の制御回路は、非選択ＮＡＮＤストリングの選択ゲートを一時的にオンにして、選択されたワードラインの位置に基づいて、非選択ＮＡＮＤストリングのチャネルの昇圧を一時的に防止／停止するために、非選択ＮＡＮＤストリングに対してステップ８０２で選択ゲートに印加される電圧を一時的に変更する。これは、チャネルの昇圧を減少させる効果を有する。ステップ８０６の詳細については後述する。ステップ８０８において、１つ以上の制御回路は、選択されたワードライン（プログラミングのために選択されたメモリセルに接続されている）にデータ状態依存検証電圧（例えば、図５のＶｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、Ｖｖ７）を印加する。ステップ８１０において、１つ以上の制御回路は、検証比較電圧に応答して、選択されたＮＡＮＤストリング内の選択されたメモリセルの閾値電圧情報を検出する。例えば、システムがデータ状態Ｓ５へのプログラミングを検証しようとしている場合、ステップ８０８は、選択されたワードラインにＶｖ５を印加することを含み、ステップ８１０は、選択されたメモリセルの閾値電圧（選択されたワードラインに接続されている）がＶｖ５を上回るか下回るかを検出することを含む。例えば、ＮＡＮＤストリングがオンになり、電流を流す場合、選択されたメモリセルの閾値電圧はＶｖ５未満である。

一実施形態では、各プログラミングパルスの後（ステップ７７２）、システムはプログラミングを複数のデータ状態に検証する。したがって、検証される各データ状態についてステップ８００〜８１０を繰り返す必要がある。検証される必要のあるデータ状態がさらに存在する場合（ステップ８１２）、プロセスはステップ８００にループバックし、そうでない場合、図７のプロセスはステップ８１４に続き、検証の結果は保存され、報告される。この時点で、検証プロセスのこのインスタンスは完了する。しかし、一実施形態では、図７のプロセスは、各プログラミングパルスの後に実行される。

図８Ａ〜図８Ｆは、検証動作中の様々な信号の動作例を示すタイミング図である。図８Ａ〜図８Ｆは、図７のステップ８００〜８１０の一実施形態を提供する。図８Ａ〜図８Ｆは、信号Ｖｓｇｄ＿ｕｎｓｅｌ、Ｖｓｇｓ＿ｕｎｓｅｌ、Ｖｓｇｄ＿ｓｅｌ、Ｖｓｇｓ＿ｓｅｌ、ＷＬ＿ｕｎｓｅｌ、ＷＬ＿ｓｅｌ、Ｖｂｌ、Ｖｃｈａｎｎｅｌ＿ｓｅｌ、およびＶｃｈａｎｎｅｌ＿ｕｎｓｅｌを示す。

信号Ｖｓｇｄ＿ｕｎｓｅｌは、非選択ドレイン側選択線に印加される電圧である。例えば、ＳＢ０が選択されている場合、Ｖｓｇｄ＿ｕｎｓｅｌがＳＧＤ１、ＳＧＤ２、およびＳＧＤ３に適用される。信号Ｖｓｇｓ＿ｕｎｓｅｌは、非選択ソース側選択線に印加される電圧である。例えば、ＳＢ０が選択されている場合、ＳＧＳ１、ＳＧＳ２、およびＳＧＳ３にＶｓｇｄ＿ｕｎｓｅｌが適用される。一実施形態では、Ｖｓｇｓ＿ｕｎｓｅｌ＝Ｖｓｇｄ＿ｕｎｓｅｌである。信号Ｖｓｇｄ＿ｓｅｌは、選択されたドレイン側選択ラインに印加される電圧である。例えば、ＳＢ０が選択されている場合、Ｖｓｇｄ＿ｓｅｌがＳＧＤ０に適用される。信号Ｖｓｇｓ＿ｓｅｌは、選択されたソース側選択ラインに印加される電圧である。例えば、ＳＢ０が選択されている場合、ＳＧＳ０にＶｓｇｄ＿ｓｅｌが適用される。一実施形態では、Ｖｓｇｓ＿ｓｅｌ＝Ｖｓｇｄ＿ｓｅｌである。信号ＷＬ＿ｕｎｓｅｌは、非選択ワードラインに印加される電圧である。信号ＷＬｓｅｌは、選択されたワードラインに印加される電圧である。例えば、ＷＬ４７が選択されると、ＷＬ＿ｕｎｓｅｌがＷＬ０−ＷＬ４６に適用され、ＷＬ＿ｓｅｌがＷＬ４７に適用される。信号Ｖｂｌは、ビット線電圧である。信号Ｖｃｈａｎｎｅｌ＿ｓｅｌは、検証されるように選択されたＮＡＮＤストリングのチャネル内の電圧である。一実施形態では、Ｖｂｌ＝Ｖｃｈａｎｎｅｌｓｅｌである。信号Ｖｃｈａｎｎｅｌｕｎｓｅｌは、検証されるように非選択ＮＡＮＤストリングのチャネル内の電圧である。

図８Ａは、非選択ＮＡＮＤストリングのためのＳＧＤ選択ゲートおよびＳＧＳ選択ゲートの両方にスパイク形状の電圧（電圧スパイク）が印加されることを示す。スパイク状の電圧波形は、指令レベルに向かって増加し、急激に減少する電圧波形とすることができる。１つの手法では、電圧波形は指令レベルに達する前に低下する。１つのアプローチでは、電圧波形は、指令されたレベルに達した後に減少する。スパイク形状の電圧波形は、そのピーク振幅とその持続時間または幅によって特徴付けることができる。電圧は、電圧／信号の増加、それに続く電圧／信号の減少、または大きさの急激な増加、それに続く大きさの急激な減少として説明することもできる。

図８Ａは、Ｖｓｇｓ＿ｕｎｓｅｌおよびＶｓｇｄ＿ｕｎｓｅｌの遷移またはｔ１で始まり０Ｖから上昇し、ｔ２でＶ１のレベルを超え、ｔ３でＶ２のピークに達し、ｔ４でＶ１を下回り、続いてｔ４ａで０Ｖに戻る。具体的には、ｔ１〜ｔ３から、１つ以上の制御回路は、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓ＿ｕｎｓｅｌを指定レベルに要求する。有限応答時間およびＲＣ遅延のために、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓ＿ｕｎｓｅｌの実際のレベルは、ｔ１〜ｔ３の期間にわたって遷移する。１つのアプローチでは、期間ｔ１〜ｔ３は、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓ＿ｕｎｓｅｌが要求されたレベルに達するのに十分ではない。代わりに、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓは、ｔ３でＶ２と呼ばれるあるレベルでピークを迎える。ｔ２〜ｔ４から、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓ＿ｕｎｓｅｌは十分に高く、例えばＶ１より上であるので、ＳＧＤおよびＳＧＳ選択ゲートは導通状態に遷移する。Ｖ１は、ＳＧＤおよびＳＧＳ選択ゲートのＶｔｈを含む要因に基づいている。ＳＧＤおよびＳＧＳ選択ゲートは、ｔ２の前およびｔ４の後の非導通状態にあり、これはステップ８０２に対応する。ｔ３で、制御回路は、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓ＿ｕｎｓｅｌが０Ｖに向かって減衰するのに応答して、Ｖｓｇｄ＿ｕｎｓｅｌおよびＶｓｇｓ＿ｕｎｓｅｌを例えば０Ｖに設定することを要求する。

図８Ｂは、ｔ０で０Ｖからｔ１でＶ３（Ｖ３＞Ｖ２）と呼ばれるレベルに遷移し、ベリファイ／読み出し動作の期間、定常状態レベルであるＶ３にとどまり、ｔ１０で０Ｖに戻るＶｓｇｄ＿ｓｅｌおよびＶｓｇｓ＿ｓｅｌを示す。Ｖｓｇｄ＿ｓｅｌおよびＶｓｇｓ＿ｓｅｌはｔ１の直後に導通状態になり、これは、ステップ８００に対応する。

図８Ｃは、ステップ８０４に対応し、ｔ１での０Ｖからｔ５でのＶｒｅａｄの定常状態レベルへのＷＬｕｎｓｅｌ遷移を１回の連続的な増加で示し、ｔ５−ｔ１０からＶｒｅａｄにとどまり、ｔ１０で０Ｖに戻る。Ｖｒｅａｄは、非選択のメモリセルを導通状態にするために十分に高い。非選択ワードラインにＶｒｅａｄを印加する結果、図８Ｆに関して以下に説明するように、非選択ＮＡＮＤストリングのチャネルが昇圧される。

図８Ｄは、ステップ８０８に対応し、検証または読み出し動作の検知段階において、０ＶからＶｒｅａｄへ、０ＶへのＷＬ＿ｓｅｌの遷移、検証動作または読み出し動作の昇圧フェーズ、次いでＶｃｇｒから０Ｖへの遷移を示す。例えば、図８Ｄは、ｔ１で０Ｖから上昇し、ｔ５でＶｒｅａｄに達し、ｔ５後に０Ｖに遷移するＷＬ−ｓｅｌを示す。ＷＬセルを選択されたメモリセルのＶｔｈよりも上に上げると、選択されたメモリセルが導通状態になる。ｔ６において、ＷＬ＿ｓｅｌは０ＶからＶｃｇｒに遷移し、ｔ１０までそのレベルにとどまる。Ｖｃｇｅは、検証比較電圧（例えば、Ｖｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、Ｖｖ７）または読み出し比較電圧（例えば、Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７）のうちの１つである。

図８Ｅは、ｔ１で０ＶからＶｂｌ０（センシングに適した上昇した非ゼロレベル）に遷移し、ｔ８からｔ１０まではＶｂｌ０のままであるか、検出中に減衰する（ステップ８１０）か、ｔ１０で０Ｖに戻る、ビットライン電圧Ｖｂｌを示す。１つの例示的アプローチでは、選択されたＮＡＮＤストリングのチャネルの電圧Ｖｃｈａｎｎｅｌ＿ｓｅｌは、Ｖｓｇｄ＿ｓｅｌおよびＶｓｇ＿ｓｅｌが導通しているとき、Ｖｂｌに設定される。時間ｔ９は、各選択ＮＡＮＤストリングに関連する検知回路がＮＡＮＤストリングの導通状態を決定する検知時間（Ｔｓｅｎｓｅ）である（ステップ８１０）。ＷＬ＿ｕｎｓｅｌは、ＮＡＮＤストリング内の非選択メモリセルを導通状態にするので、検知によって決定されるＮＡＮＤストリングの導通状態は、選択されたメモリセルの導通状態を示す。Ｖｃｇｒが選択されたメモリセルに印加されると、ＮＡＮＤストリングの導通状態は、選択されたメモリセルのＶｔｈがＶｃｇｒを超えるかどうかを示す。Ｖｂ１は、波形６２４によって表されるように、ストリングが導電性であるときにｔ９でレベルＶｓｅｎｓｅ以下に減衰し、この減衰は検知回路によって検知される。波形６２２は、ストリングが導電性でない場合を表し、この場合、Ｖｂ１はＶｓｅｎｓｅより下に減衰しない。

図８Ａでは、ｔ１からｔ２まで、非選択ＮＡＮＤストリングのＳＧＤおよびＳＧＳ選択ゲートは、前述したように非導通状態にあり、チャネルが分離される。その結果、ＷＬ＿ｕｎｓｅｌが上昇すると、Ｖｃｈａｎｎｅｌ＿ｕｎｓｅｌ、非選択ＮＡＮＤストリングのチャネル電圧（波形６２６および６２８）が容量性結合によって増加する。ｔ２〜ｔ４から、非選択ＮＡＮＤストリングのＳＧＤおよびＳＧＳ選択ゲートは、非選択ＮＡＮＤストリングのＳＧＤ選択ゲートおよびＳＧＳ選択ゲートの両方にスパイク形状の電圧が印加されるために導通状態にある（図８Ａ参照）。その結果、チャネルのドレイン端は、例えば０ＶとＶｂｌ０との間のレベルにあるビット線と通信し、チャネルのソース端は、例えば０Ｖにあるソース線と通信する。Ｖｃｈａｎｎｅｌ＿ｕｎｓｅｌは、チャネルの代表的な全電圧を提供する。その正確なレベルは予測が難しいかもしれないが、反対側の駆動電圧によって支配されることとなる。一例として、図８Ｆにおいて、Ｖｃｈａｎｎｅｌ６２８は、ｔ１〜ｔ２からのＷＬ＿ｕｎｓｅｌの比較的高いレートのために、比較的高いレートでｔ１〜ｔ２から増加する。Ｖｃｈａｎｎｅｌ＿ｕｎｓｅｌの増加は、ＳＧＤおよびＳＧＳ選択ゲートが図８Ａに示すスパイク電圧のように導電性になるためにチャネルがもはや分離されないために、ｔ２〜ｔ４から中断される。ｔ４の後、ＳＧＤおよびＳＧＳ選択ゲートが非導通になるため、チャネルは再び分離される。Ｖｃｈａｎｎｅｌは、ｔ４−ｔ５から再び増加するが、ｔ４−ｔ５からのＷＬ＿ｕｎｓｅｌの割合が比較的低いため、比較的低い速度で増加する。非選択ＮＡＮＤストリングのＳＧＤおよびＳＧＳ選択ゲートをＷＬ＿ｕｎｓｅｌの増加中に一時的かつ短時間導通させることによって、ＷＬ＿ｕｎｓｅｌおよびＷＬｓｅｌからの容量結合が一時的に中断される。ｔ４の後、ＳＧＤおよびＳＧＳ選択ゲートは非導通状態にある。ＷＬ＿ｕｎｓｅｌがｔ４〜ｔ５からランプアップし続けると、Ｖｃｈａｎｎｅｌ（波形６２８）は、ＷＬ＿ｕｎｓｅｌからの容量性結合のために増加し、Ｖｃｈ０と呼ばれるレベルに達する。ＷＬ＿ｕｎｓｅｌがｔ５−ｔ１０からＶｒｅａｄで安定しているとき、定常電圧からの容量結合がないので、Ｖｃｈａｎｎｅｌ（波形６２８）は増加しない。

図８Ｆの波形６２６は、ＳＧＤまたはＳＧＳ選択ゲートのスパイクが使用されず、チャネル昇圧の完全な尺度（Ｖｃｈｌと呼ばれるレベル）が実現されるＶｃｈａｎｎｅｌの比較例を示す。Ｖｃｈ０（Ｖｂ１０＜Ｖｃｈ０＜Ｖｃｈ１）と呼ばれる最適なレベルにチャネル昇圧を低減することによって、読み出し障害は依然としてアドレスであるが、読み出し障害を低減する手段によるホット電子注入障害が低減される。

選択されたサブブロック内の選択されたメモリセルと同じワードラインまたはワードライン部分に接続されている（例えば、同じレベルにある）非選択メモリセル（非選択サブブロック内）は、Ｖｒｅａｄまたは同様のレベルが最も高い状態のメモリセルのＶｔｈを超えるため、導電状態に遷移する。その結果、非選択ＮＡＮＤストリングのチャネルは、選択されたメモリセルと同じワードラインまたはワードライン部分に接続された非選択メモリセルで切断されず、例えば、ＳＧＤ選択ゲートの一時的な導通状態は、チャネルがビット線と通信することを可能にする所望の目標を達成することができる。非選択ＮＡＮＤストリングのチャネルも同様に、他の非選択メモリセルでは遮断されない（選択されたメモリセルと同じワードラインまたはワードライン部分には接続されておらず、選択されたＮＡＮＤストリング内の非選択メモリセルと同じワードラインまたはワードライン部分に接続されている）。

図８Ａに描かれている非選択の選択ラインに電圧スパイクを印加すると、ホット電子注入障害が減少するが、それはまた、検証プロセスおよび読み出しプロセスの性能に悪影響を与える検知プロセスに時間を追加する。検証を遅くするとプログラミングが遅くなる。上述のホット電子注入障害は、異なるワードライン上のメモリセルに対して異なる重大度を有することが分かっている。共通のワードラインに接続されたメモリセルを同時にプログラムし、ソース側からドレイン側に（ワードライン単位で）プログラムするメモリシステムでは、ソース側に最も近いワードライン上のメモリセル（例えば、ＷＬ０、ＷＬ１、ＷＬ２、．．．）は、検証中に最も深刻なホットエレクトロン注入障害を経験し、ドレイン側に最も近いワードライン（例えば、ＷＬ４７、ＷＬ４６、ＷＬ４５、．．．）は、検証中に厳しいホット電子注入障害を生じないようにする。したがって、熱電子注入障害の性能と重大度とのバランスをとるために、図８Ａに示された非選択の選択ライン上の電圧スパイクの持続時間または幅を、検証または読み出されるワードラインの位置に基づいて調整することが提案される（ステップ８０６）。ワードラインの位置に電圧スパイクの持続時間または幅を設定することは、事実上、電圧スパイクの持続時間または幅をブロック内のメモリセルの位置に基づいている。一実施形態では、電圧スパイクの持続時間または幅は、電圧スパイクの開始および終了を表すｔ１からｔ４ａまで測定される。別の実施形態では、電圧スパイクの持続時間または幅は、スパイクが選択ゲートをオンにするのに十分な大きさを有するときを表すｔ２からｔ４まで測定される。別の実施形態では、電圧スパイクの持続時間または幅は、ｔ２からｔ３、ｔ１からｔ３、またはｔ１からｔ４まで測定される。他の測定も使用することができる。

一実施形態では、ブロック内の各ワードラインは、図８Ａに示すように、非選択の選択ラインに電圧スパイクを印加するための異なる持続時間に関連付けられる。他の実施形態では、ワードラインは、ワードラインのセットまたはゾーンに分割され、各セットまたはゾーンは、電圧スパイクの持続時間に関連付けられる。

図９は、昇圧を防止／緩和するためのプロセスの一実施形態を説明するフローチャートである。すなわち、図９に示すプロセスは、図７のステップ８０６の一実施形態である。図９のプロセスは、１つ以上の制御回路によって実行される。一実施形態では、図９のプロセスは、選択されたワードラインの位置に基づいて、図８Ａに示された非選択の選択ラインに電圧スパイクを持続時間印加するステップを含む。

図９のステップ９０２において、１つ以上の制御回路は、検証のために選択されたワードラインの位置を決定する。この実施形態では、ワードラインは以下の３つのゾーンに分割される。これは、（１）ソース線に最も近いソース側領域（たとえば、ＷＬ０−ＷＬ１５）、（２）がドレイン側およびビット線に近いドレイン側領域（たとえば、ＷＬ３２−ＷＬ４７）、および（３）他の２つのゾーン間にある中間ゾーン（たとえば、ＷＬ１６−ＷＬ３１）である。検証のために選択されたワードラインがソース側ゾーンにある場合、ステップ９０４において、電圧スパイクが、図８Ａに示されるように、非選択の選択ラインに第１期間にわたって印加される。検証のために選択されたワードラインがドレイン側ゾーンにある場合、ステップ９０８において、電圧スパイクが、図８Ａに示されるように、非選択の選択ラインに第２期間にわたって印加される。一実施形態では、第１の持続時間は第２の持続時間よりも長い。例としては、最初の期間は２．６４ｕｓ、２番目の期間は１．３６ｕｓである。検証のために選択されたワードラインが中間ゾーンにある場合、ステップ９０６において、１つ以上の制御回路は、プログラミングプロセスの偶数回の反復を現在実行している場合には、第１の持続時間、非選択の選択ライン（したがって、非選択ＮＡＮＤストリング）の選択ゲートに電圧スパイクを印加し、プログラミングプロセスの奇数回の反復を現在実行している場合には、第２の持続時間、非選択の選択ライン（したがって、非選択ＮＡＮＤストリング）の選択ゲートに電圧スパイクを印加する。図６Ｂを振り返ると、プログラミングプロセスは、ステップ７７２〜７８６を含むループを含む。そのループの各パフォーマンスは、プログラミングプロセスの反復である。したがって、検証のために選択されたワードラインが中間ゾーンにある場合、プログラミングプロセスの反復の半分は電圧スパイクの第１持続時間を使用し、プログラミングプロセスの反復の半分は電圧スパイクの第２持続時間を使用する。他の実施形態では、混合を５０ー５０から２つ以上の時間期間の他の組み合わせに変更することができる。他の実施形態では、３つ以上の時間期間を使用することができ、３つ以上のゾーンを使用することができる。いくつかの実施形態では、中間ゾーンは、それ自身の持続時間を有する。

図７，８Ａ〜Ｆおよび９は、読み出し障害の減少によるホット電子注入障害の検証および低減中に非選択メモリセルの読み出し障害を低減することを含むプログラミングを検証するプロセスを説明したが、低減ホット電子注入障害は、選択されたワードライン位置に基づいて障害緩和を実行する。いくつかの実施形態では、ＮＡＮＤストリングではなく、接続されたメモリセルの他のタイプのグループを使用することができることに留意されたい。

上述したように、信号過渡期間中、２つの隣接するワードライン間の電圧信号が異なる電圧レベル間でスイッチングする必要がある場合、一時的な期間に、２つの隣接するワードライン間のチャネル電位勾配は、電子／ホール生成、ひいては電荷トラップ領域へのホット電子注入を生成するのに十分に大きく、ホット電子注入タイプの障害をもたらす。昇圧電圧Ｖｒｅａｄが上昇し始める読み出し動作の間、選択されたワードラインに隣接するワードラインに対して非選択ＮＡＮＤストリングにおいて厳しいホット電子注入障害が発生する可能性がある。したがって、メモリは、読み出し障害を減少させる手段（たとえば、Ｖｒｅａｄの結果としての昇圧）のためにホット電子注入障害を経験している。

このようなホット電子注入に対処する１つのアプローチは、Ｖｒｅａｄが上昇して昇圧を中断するときに非選択ＮＡＮＤストリング内のＳＧＤ／ＳＧＳをオンにすることを含む。しかしながら、上述したように、この手法では、すべてのワードラインおよびすべてのプログラムパルスに対して追加のタイミング割り当てが必要となり、したがってプログラム性能が低下する。性能の低下に対処するために、読み出しプロセスの間、メモリセルおよび／またはワードラインの位置に基づいて昇圧を中断するためのカスタマイズされたタイミング処理を実施することが提案される。

図１０は、メモリセルからデータを読み出すプロセスの一実施形態のフローチャートである。一実施形態では、図１０のプロセスは、１つ以上の制御回路によって（例えば、状態機械１１２またはコントローラ１２２の方向に）実行される。データを読み取るプロセスは、様々な読み出し比較電圧（例えば、Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７）を感知し、どのメモリセルがどの比較電圧に応答してターンオンするかを記録し、それに応じて記憶されたデータ状態を推定することを含む。上述した図８Ａ〜図８Ｆは、図１０のステップ９５０〜９６０の一実施形態を提供するために使用することもできる。

図１０のステップ９５０において、１つ以上の制御回路は、選択ゲートをオンにするために、選択されたサブブロックの選択ゲートに電圧を印加する。例えば、図４Ｆを参照すると、ステップ９５０は、任意のまたはＳＧＤＳ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２またはＳＧＳ３に正のゲート電圧を印加することを含むことができる。サブブロックＳＢ０が選択されると、ステップ９５０は、ＳＢ０のＮＡＮＤストリングが適切なビット線および／またはソース線と通信するように、ＳＧＤ０および／またはＳＧＳ０に信号を印加して選択ゲートをオンにすることを含む。図８Ｂは、ステップ９５０の実施形態を示す。ステップ９５２において、１つ以上の制御回路は、選択ゲートをオフにして昇圧を可能にするために、非選択サブブロックの選択ゲートに電圧を印加する。例えば、サブブロックＳＢ０が選択された場合、ステップ９５２は、ＳＢ１、ＳＢ２およびＳＢ３のＮＡＮＤストリングが適切なビット線およびソース線と通信していないように、少なくともＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ１、ＳＧＳ２およびＳＧＳ３に適切な信号を印加して、選択ゲートをオンにするステップを含む。図８Ａの時間ｔ１の前および時間ｔ４ａの後の非選択の選択ラインに印加されるゼロボルトは、ステップ９５２の実施形態を提供する。

ステップ９５４において、１つ以上の制御回路は、非選択ワードラインに１つ以上の昇圧電圧を印加して増加させ、非選択ＮＡＮＤストリングのチャネルを昇圧して読み出し障害を防止する。例えば、非選択ワードラインは、Ｖｒｅａｄと呼ばれる７ボルトと１０ボルトとの間の電圧を受け取り、非選択ワードラインに接続されたメモリセルがオンになり、パスゲートとして動作する。このように、ＮＡＮＤストリングを流れる電流は、そのＮＡＮＤストリング上の選択されたメモリセルを通る電流を表す。非選択ワードラインに昇圧電圧を印加することにより、選択ゲートがオフにされたＮＡＮＤストリング（すなわち、非選択ＮＡＮＤストリング）は、そのチャネル電圧が昇圧される。このチャネル電圧の昇圧は、チャネルと選択されたワードラインとの間の電圧差を減少させ、したがって、読み出し障害を低減する。図８Ｃは、ステップ９５４の実施形態を示す。

ステップ９５６において、ステップ９５４の昇圧電圧を増加させながら、１つ以上の制御回路は、非選択ＮＡＮＤストリングの選択ゲートを一時的にオンにして、選択されたワードラインの位置に基づいて、非選択ＮＡＮＤストリングのチャネルの昇圧を一時的に防止／停止（さもなくば、遮断）するために、非選択ＮＡＮＤストリングに対してステップ９５２で選択ゲートに印加される電圧を一時的に変更する。これは、チャネルの昇圧を減少させる効果を有する。図８Ａの時間ｔ１と時間ｔ４ａとの間の電圧スパイクは、ステップ９５６の実施形態を提供し、選択されたメモリセルおよび／または選択されたワードラインの位置に基づいて、１つ以上の制御回路によって電圧スパイクの持続時間が調整される。ステップ９５８において、１つ以上の制御回路は、選択されたワードライン（プログラミングのために選択されたメモリセルに接続されている）にデータ状態依存読み出し電圧（例えば、図５のＶｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、Ｖｒ７）を印加する。図８Ｄは、ステップ９５８の実施形態を示す。ステップ９６０において、１つ以上の制御回路は、読み出し比較電圧に応答して、選択されたＮＡＮＤストリング内の選択されたメモリセルの閾値電圧情報を検出する。図８Ｅは、ステップ９６０のｏｄの検出例を示す。ステップ９６０の検知は、ステップ９５６における昇圧の緩和の後に実行される。

一実施形態では、検知動作が、プログラムされたデータ状態（たとえば、Ｓ１〜Ｓ７）の各々に対して実行される。したがって、各プログラムされたデータ状態についてステップ９５０〜９６０を繰り返す必要がある。検証される必要のあるデータ状態がさらに存在する場合（ステップ９６２）、プロセスはステップ９５０にループバックし、そうでない場合、図１０のプロセスはステップ９６４に続き、読み出しの結果が処理されて、読み出しメモリセルのそれぞれがどのデータ状態にあるかを決定する。その結果は保存され、報告される。

上述のホット電子注入障害は、異なるワードライン上のメモリセルに対して異なる重大度を有することが分かっている。したがって、熱電子注入障害の性能と重大度とのバランスをとるために、図８Ａに示された非選択の選択ライン上の電圧スパイクの持続時間または幅を、読み出されるワードラインの位置に基づいて調整することが提案される（ステップ９５６）。一実施形態では、ブロック内の各ワードラインは、図８Ａに示すように、非選択の選択ラインに電圧スパイクを印加するための異なる持続時間に関連付けられる。他の実施形態では、ワードラインは、ワードラインのセットまたはゾーンに分割され、各セットまたはゾーンは、電圧スパイクの持続時間に関連付けられる。

ソース側（例えば、ＷＬ０、ＷＬ１、ＷＬ２、．．．）またはドレイン側（例えば、ＷＬ４７、ＷＬ４６、ＷＬ４５、．．．）に最も近いワードライン上のメモリセルは、読み出し中に、最も深刻なホット電子注入障害を受け、中間のワードライン（例えば、ＷＬ２９、ＷＬ３０、ＷＬ３１、．．．）は、読み出し中にそれほど重大ではないホット電子注入障害を受ける。ブロックの両端（ソース側またはドレイン側）のワードラインは、エッジワードラインと考えることができる。図４６の例では、ＷＬ０およびＷＬ４７はエッジワードラインである。他の実施形態では、エッジワードラインは、各辺の遠端に２本以上のワードラインを含むことができる。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ４５、ＷＬ４６、ＷＬ７はエッジワードラインと考えることができる。１つの例示的な実施形態では、エッジワードラインは、図８Ａの電圧スパイクに対して中間ワードラインよりも異なる持続時間で読み出される。一実施形態では、ブロックは１つ以上の端部領域と中間領域とを有し、その結果、端部領域が電圧スパイクの第１の持続時間で読み取られ、中間領域が電圧スパイクの異なる持続時間で読み取られる。

図１１は、昇圧を防止／緩和するためのプロセスの一実施形態を説明するフローチャートである。すなわち、図１に示すプロセスは、図１０のステップ８５６の一実施形態である。図１１のプロセスは、１つ以上の制御回路によって実行される。一実施形態では、図１１のプロセスは、選択されたワードラインの位置および／または選択されたメモリセルの位置に基づいて、図８Ａに示された非選択の選択ラインに電圧スパイクを持続時間印加するステップを含む。図１１のステップ９９０において、１つ以上の制御回路は、読み出しのために選択されたワードラインの位置を決定する。この実施形態では、ワードラインは、エッジワードラインと中間ワードラインの２つのグループに分割される。選択されたワードライン（選択されたワードラインに接続されたメモリセルが読み出されることを意味する読み出しのために選択されたワードライン）がエッジワードラインである場合、図１０のステップ９５６において、１つ以上の制御回路は、第１の持続時間に等しい持続時間を有する非選択の選択ラインに電圧スパイク（図８Ａ参照）を印加する。選択されたワードライン（選択されたワードラインに接続されたメモリセルが読み出されることを意味する読み出しのために選択されたワードライン）がエッジ中間ラインである場合、図１０のステップ９５６において、１つ以上の制御回路は、第２の持続時間に等しい持続時間を有する非選択の選択ラインに電圧スパイク（図８Ａ参照）を印加する。第１の持続時間（たとえば、２．６４ｕｓ）は、第２の持続時間（たとえば、１．３６ｕｓ）より大きい。図１０、図１１および図８は、選択されたワードラインの位置に基づいてホット電子注入障害を低減することを含む、不揮発性メモリセルの検知を説明する。

一実施形態は、不揮発性記憶装置であって、複数の不揮発性メモリセルと、前記メモリセルと通信する１つ以上の制御回路とを備え、１つ以上の制御回路は、メモリセルをプログラムし、プログラミングを検証するように構成される。プログラミングを検証するには、１つ以上の制御回路は、非選択メモリセルに関連するチャネル領域の昇圧を行うために１つ以上の電圧を印加し、１つ以上の電圧を印加している間にある時間の間チャネル領域の昇圧を可能にし、検証のために選択されたメモリセルの位置に基づいて、１つ以上の電圧をある期間にわたって印加しながら、チャネル領域の昇圧を防止し、検証のために選択されたメモリセルと非選択のメモリセルに比較信号を印加し、比較信号に応答して検証のために選択されたメモリセルに対して検知動作を実行するように構成される。

１つの実施形態は、さらに、１つ以上の選択ゲートに接続されたワードラインおよび選択ラインを含む。不揮発性メモリセルは、１つ以上の選択ゲートを含むＮＡＮＤストリング内に配置される。ワードラインは、ＮＡＮＤストリングの不揮発性メモリセルに接続される。１つ以上の制御回路は、選択されたＮＡＮＤストリングに対して１つ以上の選択ラインに電圧を印加して選択されたＮＡＮＤストリングに対して１つ以上の選択ゲートをオンにし、非選択ＮＡＮＤストリングのための１つ以上の選択ゲートに電圧を印加して、非選択ＮＡＮＤストリングのための１つ以上の選択ゲートをオフにし、非選択のワードラインが選択されたＮＡＮＤストリングおよび非選択ＮＡＮＤストリングに接続されるように、非選択のワードラインに昇圧電圧を印加して上昇させて非選択のＮＡＮＤストリングのチャネルを昇圧し、選択されたＮＡＮＤストリングおよび非選択ＮＡＮＤストリングに接続された選択されたワードラインに比較電圧を印加し、比較電圧に応答して前記選択されたＮＡＮＤストリング内の選択されたメモリセルの閾値電圧を検知し、通過電圧を上げながら、非選択のＮＡＮＤストリングの選択ラインに印加される電圧を一時的に変化させて、非選択ＮＡＮＤストリングの選択ゲートを一時的にオンにし、選択されたワードラインの位置に基づいて、非選択ＮＡＮＤストリングのチャネルの昇圧をある時間継続することを防止することにより、プログラミングを検証するように構成されている。

一実施形態は、不揮発性記憶装置を動作させる方法であって、不揮発性メモリセルをプログラムすることと、プログラミングを検証することを含む。プログラミングを検証することは、メモリセルの選択されたグループのための１つ以上の選択ゲートに電圧を印加して、メモリセルの選択されたグループのための１つ以上の選択ゲートをオンにし、非選択のメモリセルグループのための１つ以上の選択ゲートに電圧を印加して、非選択のメモリセルグループの１つ以上の選択ゲートをオフにし、非選択の制御線に昇圧電圧を印加して上昇させて、非選択のメモリセル群のチャネルを昇圧し、非選択の制御線は、メモリセルの選択されたグループおよび非選択のメモリセルのグループに接続され、メモリセルの選択されたグループおよびメモリセルの非選択のグループに接続された選択された制御線に比較電圧を印加し、比較電圧に応答してメモリセルの選択されたグループ内の選択されたメモリセルの閾値電圧を検知し、昇圧電圧を上昇させながら非選択メモリセル群の選択ゲートに印加される電圧を一時的に変化させて非選択メモリセル群の選択ゲートを一時的にオンにし、選択された制御線の位置に基づいて、メモリセルの非選択のグループのチャネルの昇圧をある時間継続することを防止することを含む。

一実施形態は、不揮発性記憶装置を含み、複数の不揮発性メモリセルと、ワードラインと、選択線と、ビット線とを含む三次元メモリ構造と、不揮発性メモリセルをプログラムするための手段と、検証中に非選択メモリセルの読み出し障害を低減する手段を含むプログラミングを検証する手段と、読み出し障害を低減する手段によるホット電子注入障害を低減するための手段とを備え、ホット電子注入障害を低減する手段は、選択されたワードラインの位置に基づいて障害緩和を実行する。

本明細書の目的上、明細書中の「一実施形態」、「一実施形態」、「一部の実施形態」または「別の実施形態」は、異なる実施形態または同じ実施形態を説明するために使用され得る。

この文書の目的上、接続は、直接接続または間接接続（例えば、１つ以上の他の部分を介して）であり得る。ある要素が他の要素に接続または結合されていると言われる場合、その要素は他の要素に直接接続されてもよく、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接接続されていると言われる場合、その要素と他の要素との間に介在要素は存在しない。２つのデバイスは、直接的または間接的に接続され、それらのデバイス間で電子信号を通信できるようにする場合、「通信中」となる。

この文書の目的上、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。

この文章の目的のために、追加の文脈なしに、「第１の」オブジェクト、「第２の」オブジェクト、および「第３の」オブジェクトなどの数値的用語の使用は、オブジェクトの順序付けを意味するものではなく、識別目的のために異なるオブジェクトを識別するために代わりに使用されてもよい。

この文書の目的のために、オブジェクトの「セット」という用語は、１つ以上のオブジェクトの「セット」を参照することができる。

前述の詳細な説明は、例示および説明のために提示されたものである。包括的であること、または開示された正確な形式に限定することを意図するものではない。上記教示に照らして、多くの修正および変形が可能である。記載された実施形態は、提案された技術の原理およびその実際の適用を最もよく説明するために選択され、当業者が様々な実施形態において、また意図された特定の用途に適した様々な変更を最良に利用できるように選択された。その範囲は、添付の特許請求の範囲によって定義されることが意図される。
以下は、国際出願時の請求の範囲に記載の要素である。
［項目１］
複数の不揮発性メモリセルと、
前記メモリセルと通信する１つ以上の制御回路であって、前記１つ以上の制御回路は、前記メモリセルをプログラムし、プログラミングを検証するように構成される、１つ以上の制御回路と、を備える不揮発性記憶装置であって、
プログラミングを検証するには、前記１つ以上の制御回路は、非選択メモリセルに関連するチャネル領域の昇圧を行うために１つ以上の電圧を印加し、前記１つ以上の電圧を印加している間にある時間の間前記チャネル領域の昇圧を可能にし、検証のために選択されたメモリセルの位置に基づいて、１つ以上の電圧をある期間にわたって印加しながら、前記チャネル領域の昇圧を防止し、前記検証のために選択されたメモリセルと前記非選択のメモリセルに比較信号を印加し、前記比較信号に応答して前記検証のために選択されたメモリセルに対して検知動作を実行するように構成される、不揮発性記憶装置。
［項目２］
前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、
前記検証のために選択されたメモリセルは、接続された不揮発性メモリセルの選択されたグループ内にあり、
前記接続された不揮発性メモリセルの選択されたグループは、第１の端部および第２の端部を有し、
前記１つ以上の制御回路は、前記選択されたグループのメモリセルを前記第１の端部から前記第２の端部の順にプログラムするように構成され、
前記１つ以上の制御回路は、前記選択されたグループの第１の端部に対する前記検証のために選択されたメモリセルの位置に基づいて、１つ以上の電圧をある期間にわたって印加しながら、前記チャネル領域の昇圧を防止するように構成される、項目１に記載の不揮発性記憶装置。
［項目３］
ワードラインをさらに備え、前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、前記ワードラインは、接続された不揮発性メモリセルのグループに接続され、
前記１つ以上の制御回路は、前記検証のために選択されたメモリセルのワードライン位置に基づいて、１つ以上の電圧をある期間にわたって印加しながら、前記チャネル領域の昇圧を防止するように構成される、項目１に記載の不揮発性記憶装置。
［項目４］
前記不揮発性メモリセルは、ＮＡＮＤストリング内に配置され、
前記１つ以上の制御回路は、前記検証のために選択されたメモリセルのＮＡＮＤストリング内の位置に基づいて、前記１つ以上の電圧を印加して、ある期間にわたって昇圧を実行する間、前記チャネル領域の昇圧を防止するように構成される、項目１に記載の不揮発性記憶装置。
［項目５］
ワードラインをさらに備え、前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、前記グループは、第１の側および第２の側を含み、前記１つ以上の制御回路は、前記ワードラインを少なくとも２組のワードラインとして動作させるように構成され、前記２組のワードラインは、前記接続された不揮発性メモリセル群の第１の側に接続された第１の組のワードラインと、前記接続された不揮発性メモリセル群の第２の側に接続された第２の組のワードラインとを備え、前記１つ以上の制御回路は、前記検証のために選択されたメモリセルが第１のセットに接続されている場合は第１の継続時間の間、前記検証のために選択されたメモリセルが第２のセットに接続されている場合は第２の継続時間の間、前記チャネル領域の前記昇圧を防止するように構成される、項目１に記載の不揮発性記憶装置。
［項目６］
前記ワードラインは第３の組のワードラインを含み、前記検証のために選択されたメモリセルが前記第３の組のワードラインに接続されている場合、第３の持続時間の間、前記チャネル領域の昇圧を防止するように、前記１つ以上の制御回路が構成される、項目５に記載の不揮発性記憶装置。
［項目７］
ワードラインをさらに備え、前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、前記グループは、第１の側および第２の側を含み、前記１つ以上の制御回路は、前記ワードラインを３組のワードラインとして動作させるように構成され、前記２組のワードラインは、前記接続された不揮発性メモリセル群の第１の側に接続された第１の組のワードラインと、前記接続された不揮発性メモリセル群の第２の側に接続された第２の組のワードラインならびに第１の組および第２の組の間の第３の組とを備え、前記１つ以上の制御回路は、前記検証のために選択されたメモリセルが第１のセットに接続されている場合は第１の継続時間の間、前記検証のために選択されたメモリセルが第２のセットに接続されている場合は第２の継続時間の間、前記チャネル領域の前記昇圧を防止するように構成され、検証用に選択されたメモリセルが第３のセットに接続されている場合、１つ以上の制御回路は、プログラミングプロセスのいくつかの反復中に第１の継続期間の間、およびプログラミングプロセスの他の反復中に第２の継続期間にわたって前記チャネル領域の昇圧を防止するように構成される、項目１に記載の不揮発性記憶装置。
［項目８］
接続された不揮発性メモリセルの前記グループは垂直ＮＡＮＤストリングであり、前記１つ以上の制御回路は、前記選択されたグループのメモリセルを前記第１の側から前記第２の側へプログラムするように構成され、前記第１の持続時間は前記第２の持続時間よりも長い、項目７に記載の不揮発性記憶装置。
［項目９］
ワードラインをさらに備え、不揮発性メモリセルは、１つ以上の選択ゲートを含むＮＡＮＤストリングに配置され、ワードラインは、ＮＡＮＤストリングの不揮発性メモリセルに接続され、前記１つ以上の選択ゲートに接続された選択ラインを選択し、前記１つ以上の制御回路は、選択されたＮＡＮＤストリングに対して１つ以上の選択ラインに電圧を印加して選択されたＮＡＮＤストリングに対して１つ以上の選択ゲートをオンにし、非選択ＮＡＮＤストリングのための１つ以上の選択ゲートに電圧を印加して、非選択ＮＡＮＤストリングのための１つ以上の選択ゲートをオフにし、非選択のワードラインが選択されたＮＡＮＤストリングおよび非選択ＮＡＮＤストリングに接続されるように、非選択のワードラインに昇圧電圧を印加して上昇させて非選択のＮＡＮＤストリングのチャネルを昇圧し、選択されたＮＡＮＤストリングおよび非選択ＮＡＮＤストリングに接続された選択されたワードラインに比較電圧を印加し、比較電圧に応答して前記選択されたＮＡＮＤストリング内の選択されたメモリセルの閾値電圧を検知し、通過電圧を上げながら、非選択のＮＡＮＤストリングの選択ラインに印加される電圧を一時的に変化させて、非選択ＮＡＮＤストリングの選択ゲートを一時的にオンにし、前記選択されたワードラインの位置に基づいて、非選択ＮＡＮＤストリングのチャネルの昇圧をある時間継続することを防止することにより、プログラミングを検証するように構成される、項目１に記載の不揮発性記憶装置。
［項目１０］
前記１つ以上の制御回路は、それが開始した後に昇圧を中断し、続いて昇圧を続行することによって、前記チャネル領域の昇圧を防止するように構成される、項目１〜９のいずれか一項に記載の不揮発性記憶装置。
［項目１１］
前記非選択メモリセルはＮＡＮＤストリングの一部であり、前記非選択メモリセルはＮＡＮＤストリングの一部であり、
前記非選択メモリセルに関連する前記チャネル領域は、前記ＮＡＮＤストリングのチャネル領域である、項目１に記載の不揮発性記憶装置。
［項目１２］
前記複数の不揮発性メモリセルは、モノリシックな三次元メモリ構造の垂直ＮＡＮＤストリングに配置される、項目１に記載の不揮発性記憶装置。
［項目１３］
不揮発性メモリセルをプログラムすることと、
プログラミングを検証することと、を備える不揮発性記憶装置を動作させる方法であって、前記プログラミングを検証することは、
メモリセルの選択されたグループのための前記１つ以上の選択ゲートに電圧を印加して、メモリセルの選択されたグループのための１つ以上の選択ゲートをオンにし、前記非選択のメモリセルグループのための前記１つ以上の選択ゲートに電圧を印加して、非選択のメモリセルグループの１つ以上の選択ゲートをオフにし、
非選択の制御線に昇圧電圧を印加して上昇させて、非選択のメモリセル群のチャネルを昇圧し、前記非選択の制御線は、メモリセルの選択されたグループおよび非選択のメモリセルの前記グループに接続され、
メモリセルの前記選択されたグループおよびメモリセルの前記非選択のグループに接続された選択された制御線に比較電圧を印加し、
前記比較電圧に応答してメモリセルの前記選択されたグループ内の選択されたメモリセルの閾値電圧を検知し、
前記昇圧電圧を上昇させながら非選択メモリセル群の前記選択ゲートに印加される電圧を一時的に変化させて非選択メモリセル群の選択ゲートを一時的にオンにし、前記選択された制御線の位置に基づいて、メモリセルの非選択のグループのチャネルの昇圧をある時間継続することを防止することを備える、方法。
［項目１４］
非選択のメモリセルグループの前記選択ゲートに印加される前記電圧を一時的に変化させることは、非選択のメモリセルグループの前記選択ゲートに電圧スパイクを印加することを含む、項目１３に記載の方法。
［項目１５］
非選択のメモリセル群の前記選択ゲートに印加される電圧を一時的に変化させることにより、既に開始された昇圧が一時的に中断される、項目１３に記載の方法。
［項目１６］
選択されなかった制御線および選択された制御線は、第１のエッジおよび第２のエッジを有する制御線のグループとして配置され、選択されていない制御線および選択された制御線に接続されたメモリセルは、第１のエッジから第２のエッジにプログラムされ、前記制御線群は第１のゾーンと第２のゾーンとに分割され、第１のゾーンは、第２のゾーンよりも第１のエッジに近く、
前記選択された制御ラインが前記第１のゾーンにある場合には第１の持続時間であり、前記選択された制御ラインが前記第２のゾーンにある場合には第２の持続時間であり、前記第１の持続時間は前記第２の持続時間より長い、項目１３〜１５のいずれか一項に記載の方法。
［項目１７］
前記非選択の制御ラインおよび選択された制御ラインは、第１のエッジおよび第２のエッジを有する制御ラインのグループとして配置され、制御ラインのグループは、第１のゾーン、第２のゾーン、第３のゾーンに分割され、前記第１のゾーンは前記第２のゾーンよりも第１のエッジに近く、前記第２のゾーンは前記第１のゾーンよりも前記第２のエッジに近く、前記第３のゾーンは前記第１のゾーンと前記第２のゾーンとの間にあり、前記選択された制御ラインが前記第１のゾーンにある場合には第１の持続時間であり、前記選択された制御ラインが前記第２のゾーンにある場合には第２の持続時間であり、前記第１の持続時間は前記第２の持続時間より長く、前記選択されたワードラインが第３のゾーンにある場合、プログラミングプロセスのいくつかの反復の第１の持続時間であり、プログラミングプロセスの他の反復の第２の持続時間である、項目１３〜１５のいずれか一項に記載の方法。

Claims (20)

1. ブロック状に組織された複数の不揮発性メモリセルと、
   前記メモリセルと通信する１つ以上の制御回路であって、前記１つ以上の制御回路は、前記メモリセルをプログラムし、プログラミングを検証するように構成される、前記１つ以上の制御回路と、を備える不揮発性記憶装置であって、
   第１のブロック内の選択されたメモリセルのプログラミングを検証するには、前記１つ以上の制御回路は、前記第１のブロック内の非選択メモリセルに関連するチャネル領域の昇圧を行うために１つ以上の電圧を印加し、前記１つ以上の電圧を印加している間に前記チャネル領域の昇圧を可能にし、前記選択されたメモリセルと前記非選択のメモリセルに比較信号を印加し、前記比較信号に応答して前記選択されたメモリセルに対して検知動作を実行するように構成され、
   前記１つ以上の制御回路は、前記１つ以上の電圧を印加しながら、前記選択されたメモリセルが前記第１のブロックの第１のゾーンにある場合には第１の持続時間にわたって前記チャネル領域の昇圧を一時的に防止し、前記選択されたメモリセルが前記第１のブロックの第２のゾーンにある場合には第２の持続時間にわたって前記チャネル領域の昇圧を一時的に防止するように構成され、前記第１の持続時間は前記第２の持続時間より長く、前記第２の持続時間はゼロより大きい、
   不揮発性記憶装置。
2. 前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、
   前記検証のために選択されたメモリセルは、接続された不揮発性メモリセルの選択されたグループ内にあり、
   前記接続された不揮発性メモリセルの選択されたグループは、第１の端部および第２の端部を有し、
   前記１つ以上の制御回路は、前記選択されたグループのメモリセルを前記第１の端部から前記第２の端部の順にプログラムするように構成され、
   前記１つ以上の制御回路は、前記選択されたグループの第１の端部に対する前記検証のために選択されたメモリセルの位置に基づいて、１つ以上の電圧をある期間にわたって印加しながら、前記チャネル領域の昇圧の増加を一時的に防止するように構成される、請求項１に記載の不揮発性記憶装置。
3. ワードラインをさらに備え、前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、前記ワードラインは、接続された不揮発性メモリセルのグループに接続され、
   前記第１のゾーンは第１のセットのワードラインを含み、前記第２のゾーンは第２のセットのワードラインを含む、請求項１に記載の不揮発性記憶装置。
4. 前記不揮発性メモリセルは、ＮＡＮＤストリング内に配置され、
   前記第１のゾーンは前記ＮＡＮＤストリングの第１の部分を含み、前記第２のゾーンは前記ＮＡＮＤストリングの第２の部分を含む、請求項１に記載の不揮発性記憶装置。
5. ワードラインをさらに備え、前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、前記１つ以上の制御回路は、前記ワードラインを少なくとも２つのセットのワードラインとして動作させるように構成され、前記２つのセットのワードラインは、前記接続された不揮発性メモリセル群の第１の側に接続された第１のセットのワードラインと、前記接続された不揮発性メモリセル群の第２の側に接続された第２のセットのワードラインとを備え、前記１つ以上の制御回路は、前記検証のために選択されたメモリセルが前記第１のセットに接続されている場合は前記第１の持続時間の間、前記検証のために選択されたメモリセルが前記第２のセットに接続されている場合は前記第２の持続時間の間、前記チャネル領域の前記昇圧の増加を一時的に防止するように構成され、前記第１のセットのワードラインは前記第１のゾーンに存在し、前記第２のセットのワードラインは戦記第２のゾーンに存在する、請求項１に記載の不揮発性記憶装置。
6. 前記ワードラインは第３のゾーンに対応する第３のセットのワードラインを含み、前記検証のために選択されたメモリセルが前記第３のセットのワードラインに接続されている場合、第３の持続時間の間、前記チャネル領域の昇圧の増加を一時的に防止するように、前記１つ以上の制御回路が構成される、請求項５に記載の不揮発性記憶装置。
7. ワードラインをさらに備え、前記不揮発性メモリセルは、接続された不揮発性メモリセルのグループに配置され、前記グループは、第１の側および第２の側を含み、前記１つ以上の制御回路は、前記ワードラインを３つのセットのワードラインとして動作させるように構成され、前記３つのセットのワードラインは、前記接続された不揮発性メモリセル群の第１の側に接続された第１のセットのワードラインと、前記接続された不揮発性メモリセル群の第２の側に接続された第２のセットのワードラインならびに第１のセットおよび第２のセットの間の第３のセットのワードラインとを備え、前記１つ以上の制御回路は、前記検証のために選択されたメモリセルが前記第１のセットに接続されている場合は前記第１の持続時間の間、前記検証のために選択されたメモリセルが前記第２のセットに接続されている場合は前記第２の持続時間の間、前記チャネル領域の前記昇圧の増加を一時的に防止するように構成され、検証用に選択された前記メモリセルが前記第３のセットに接続されている場合、前記１つ以上の制御回路は、プログラミングプロセスのいくつかの反復中に前記第１の持続期間の間、およびプログラミングプロセスの他の反復中に前記第２の持続期間にわたって前記チャネル領域の昇圧の増加を一時的に防止するように構成され、前記第１のセットのワードラインは前記第１のゾーンに存在し、前記第２のセットのワードラインは戦記第２のゾーンに存在し、前記第３のセットのワードラインは前記第３のゾーンに存在する、請求項１に記載の不揮発性記憶装置。
8. 接続された不揮発性メモリセルの前記グループは垂直ＮＡＮＤストリングであり、前記１つ以上の制御回路は、前記選択されたグループのメモリセルを前記第１の側から前記第２の側へプログラムするように構成される、請求項７に記載の不揮発性記憶装置。
9. 複数の不揮発性メモリセルと、
   選択ゲートと、
   ワードラインであって、前記不揮発性メモリセルは、１つ以上の選択ゲートを含むＮＡＮＤストリングに配置され、前記ワードラインは、ＮＡＮＤストリングの不揮発性メモリセルに接続される、前記ワードラインと、
   前記選択ゲートに接続された選択ラインと、
   前記メモリセル、選択ゲート、ワードライン、及び選択ラインと通信する１つ以上の制御回路であって、前記１つ以上の制御回路は、前記メモリセルをプログラムし、プログラミングを検証するように構成される、前記１つ以上の制御回路と、を備える不揮発性記憶装置であって、
   前記１つ以上の制御回路は、選択されたＮＡＮＤストリングに対して１つ以上の選択ラインに電圧を印加して選択されたＮＡＮＤストリングに対して１つ以上の選択ゲートをオンにし、非選択ＮＡＮＤストリングのための１つ以上の選択ゲートに電圧を印加して、非選択ＮＡＮＤストリングのための１つ以上の選択ゲートをオフにし、非選択のワードラインが選択されたＮＡＮＤストリングおよび非選択ＮＡＮＤストリングに接続されるように、非選択のワードラインに昇圧電圧を印加して上昇させて非選択のＮＡＮＤストリングのチャネルを昇圧し、選択されたＮＡＮＤストリングおよび非選択ＮＡＮＤストリングに接続された選択されたワードラインに比較電圧を印加し、比較電圧に応答して前記選択されたＮＡＮＤストリング内の選択されたメモリセルの閾値電圧を検知し、通過電圧を上げながら、非選択のＮＡＮＤストリングの選択ラインに印加される電圧を一時的に変化させて、非選択ＮＡＮＤストリングの選択ゲートを一時的にオンにし、前記選択されたワードラインの位置に基づいて、非選択ＮＡＮＤストリングのチャネルの昇圧をある時間継続することを中断することにより、プログラミングを検証するように構成される、
   不揮発性記憶装置。
10. 前記１つ以上の制御回路は、それが開始した後に昇圧を中断し、続いて昇圧を続行することによって、前記チャネル領域の昇圧の増加を一時的に防止するように構成される、請求項１〜９のいずれか一項に記載の不揮発性記憶装置。
11. 前記非選択メモリセルはＮＡＮＤストリングの一部であり、前記非選択メモリセルはＮＡＮＤストリングの一部であり、
    前記非選択メモリセルに関連する前記チャネル領域は、前記ＮＡＮＤストリングのチャネル領域である、請求項１に記載の不揮発性記憶装置。
12. 前記複数の不揮発性メモリセルはモノリシックな三次元メモリ構造に配置される、請求項１に記載の不揮発性記憶装置。
13. 前記複数の不揮発性メモリセルは、モノリシックな三次元メモリ構造の垂直ＮＡＮＤストリングに配置される、請求項１に記載の不揮発性記憶装置。
14. 不揮発性メモリセルをプログラムすることと、
    プログラミングを検証することと、を備える不揮発性記憶装置を動作させる方法であって、前記プログラミングを検証することは、
    メモリセルの選択されたグループのための前記１つ以上の選択ゲートに電圧を印加して、メモリセルの選択されたグループのための１つ以上の選択ゲートをオンにし、前記非選択のメモリセルグループのための前記１つ以上の選択ゲートに電圧を印加して、非選択のメモリセルグループの１つ以上の選択ゲートをオフにし、
    非選択の制御線に昇圧電圧を印加して上昇させて、非選択のメモリセル群のチャネルを昇圧し、前記非選択の制御線は、メモリセルの選択されたグループおよび非選択のメモリセルの前記グループに接続され、
    メモリセルの前記選択されたグループおよびメモリセルの前記非選択のグループに接続された選択された制御線に比較電圧を印加し、
    前記比較電圧に応答してメモリセルの前記選択されたグループ内の選択されたメモリセルの閾値電圧を検知し、
    前記昇圧電圧を上昇させながら非選択メモリセル群の前記選択ゲートに印加される電圧を一時的に変化させて非選択メモリセル群の選択ゲートを一時的にオンにし、前記選択された制御線の位置に基づいて、メモリセルの非選択のグループのチャネルの昇圧をある時間継続することを防止することを備える、方法。
15. 非選択のメモリセルグループの前記選択ゲートに印加される前記電圧を一時的に変化させることは、非選択のメモリセルグループの前記選択ゲートに電圧スパイクを印加することを含む、請求項１４に記載の方法。
16. 非選択のメモリセル群の前記選択ゲートに印加される電圧を一時的に変化させることにより、既に開始された昇圧が一時的に中断される、請求項１４に記載の方法。
17. 選択されなかった制御線および選択された制御線は、第１のエッジおよび第２のエッジを有する制御線のグループとして配置され、選択されていない制御線および選択された制御線に接続されたメモリセルは、第１のエッジから第２のエッジにプログラムされ、前記制御線群は第１のゾーンと第２のゾーンとに分割され、第１のゾーンは、第２のゾーンよりも第１のエッジに近く、
    前記選択された制御線が前記第１のゾーンにある場合には第１の持続時間であり、前記選択された制御線が前記第２のゾーンにある場合には第２の持続時間であり、前記第１の持続時間は前記第２の持続時間より長い、請求項１４〜１６のいずれか一項に記載の方法。
18. 前記非選択の制御線および選択された制御線は、第１のエッジおよび第２のエッジを有する制御線のグループとして配置され、制御線のグループは、第１のゾーン、第２のゾーン、第３のゾーンに分割され、前記第１のゾーンは前記第２のゾーンよりも第１のエッジに近く、前記第２のゾーンは前記第１のゾーンよりも前記第２のエッジに近く、前記第３のゾーンは前記第１のゾーンと前記第２のゾーンとの間にあり、前記選択された制御線が前記第１のゾーンにある場合には第１の持続時間であり、前記選択された制御線が前記第２のゾーンにある場合には第２の持続時間であり、前記第１の持続時間は前記第２の持続時間より長く、前記選択されたワードラインが第３のゾーンにある場合、プログラミングプロセスのいくつかの反復の第１の持続時間であり、プログラミングプロセスの他の反復の第２の持続時間である、請求項１４〜１６のいずれか一項に記載の方法。
19. 前記制御線はワードラインであり、
    前記不揮発性メモリセルは、モノリシックな三次元メモリ構造の垂直ＮＡＮＤストリングに配置される、請求項１４〜１８のいずれか一項に記載の方法。
20. 複数のワードラインと、
    前記ワードラインに接続された、複数の接続された不揮発性メモリセルのグループと、
    前記接続された不揮発性メモリセルのグループ及び前記ワードラインと通信する１つ以上の制御回路であって、前記メモリセルをプログラムし、プログラミングを検証するように構成される、前記１つ以上の制御装置と、を備える不揮発性記憶装置であって、
    プログラミングを検証するには、前記１つ以上の制御回路は、非選択の接続されたメモリセルのグループに関連するチャネル領域の昇圧を行うために、前記ワードラインに対して時間とともに増加する１つ以上の電圧を印加し、時間とともに増加する前記１つ以上の電圧を印加している間に、初めは前記チャネル領域の昇圧を可能にするように構成され、前記１つ以上の制御回路は、選択されたワードラインに接続されている検証のために選択されたメモリセル及び非選択メモリセルに比較信号を印加し、前記比較信号に応答して、前記検証のために選択されたメモリセルに対する感知動作を実行するように構成され、前記１つ以上の制御回路は、前記選択されたワードラインのワードライン位置に基づいてある期間の時間の間昇圧を一時的に中断するように構成され、前記ある期間の時間は、前記選択されたワードラインがワードラインの第１のゾーンに存在する場合には第１の量の時間であり、前記選択されたワードラインがワードラインの第２のゾーンに存在する場合には第２の量の時間であり、前記第１の量の時間は前記第２の量の時間より大きく、前記第２の量の時間はゼロより大きい、
    不揮発性記憶装置。

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