JPH0575342A - 発振回路の制御装置 - Google Patents
発振回路の制御装置Info
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- JPH0575342A JPH0575342A JP3230122A JP23012291A JPH0575342A JP H0575342 A JPH0575342 A JP H0575342A JP 3230122 A JP3230122 A JP 3230122A JP 23012291 A JP23012291 A JP 23012291A JP H0575342 A JPH0575342 A JP H0575342A
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- JP
- Japan
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 内部発振回路を備えた集積回路において、外
部クロック供給モード時には、発振用の外部端子の１つ
を発振以外の内部回路用の外部端子として利用可能とす
る。 【構成】 内部発振回路ＣＧと、この内部発振回路ＣＧ
の入力及び出力に連なる第１、第２の外部端子２、３
と、内部発振回路ＣＧの出力と第２の外部端子との間に
挿入されたスイッチ４と、内部発振回路ＣＧの出力状態
を監視してスイッチ４を制御する監視回路５を設ける。
第１の外部端子に外部クロックを供給するモードでは、
監視回路５により内部発振回路ＣＧの出力パルスを検出
してスイッチ４のオフを維持し、内部発振モードでは、
内部発振回路ＣＧの出力パルスを検出しないことによ
り、スイッチ４をオンにして外部端子２、３を用いた内
部発振状態を設定する。外部クロックモードでは、外部
端子３が発振に用いられないので、他の内部回路用の外
部端子として利用する。
部クロック供給モード時には、発振用の外部端子の１つ
を発振以外の内部回路用の外部端子として利用可能とす
る。 【構成】 内部発振回路ＣＧと、この内部発振回路ＣＧ
の入力及び出力に連なる第１、第２の外部端子２、３
と、内部発振回路ＣＧの出力と第２の外部端子との間に
挿入されたスイッチ４と、内部発振回路ＣＧの出力状態
を監視してスイッチ４を制御する監視回路５を設ける。
第１の外部端子に外部クロックを供給するモードでは、
監視回路５により内部発振回路ＣＧの出力パルスを検出
してスイッチ４のオフを維持し、内部発振モードでは、
内部発振回路ＣＧの出力パルスを検出しないことによ
り、スイッチ４をオンにして外部端子２、３を用いた内
部発振状態を設定する。外部クロックモードでは、外部
端子３が発振に用いられないので、他の内部回路用の外
部端子として利用する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に内蔵
される発振回路の制御装置に関する。
される発振回路の制御装置に関する。
【０００２】
【従来の技術】マイクロプロセッサ、通信用ＬＳＩなど
は、半導体チップ上にクロック発振回路を備え、水晶振
動子やＣＲ部品を外部端子に接続するだけで、内部で使
用する基準クロックを発生できるようになっているもの
が多い。小規模なシステムでは、このような内部クロッ
ク発振回路を利用することで、部品数の削減や省スペー
スを図ることができる。一方、大規模なシステムでは、
システム全体で回路を同期動作させる目的で、クロック
発振器を独立して設け、システム各部にクロックを供給
する場合が多い。
は、半導体チップ上にクロック発振回路を備え、水晶振
動子やＣＲ部品を外部端子に接続するだけで、内部で使
用する基準クロックを発生できるようになっているもの
が多い。小規模なシステムでは、このような内部クロッ
ク発振回路を利用することで、部品数の削減や省スペー
スを図ることができる。一方、大規模なシステムでは、
システム全体で回路を同期動作させる目的で、クロック
発振器を独立して設け、システム各部にクロックを供給
する場合が多い。
【０００３】従来、発振回路を内蔵した半導体集積回路
に外部発振器からクロックを供給する場合、内部発振回
路に連なっている水晶振動子などの外部部品を接続端子
に外部基準クロックを供給する。従って外部基準クロッ
クは内部発振回路の増幅器を介して集積回路内部に伝達
される。
に外部発振器からクロックを供給する場合、内部発振回
路に連なっている水晶振動子などの外部部品を接続端子
に外部基準クロックを供給する。従って外部基準クロッ
クは内部発振回路の増幅器を介して集積回路内部に伝達
される。
【０００４】この場合、一般に一対設けられている外部
部品用接続端子の一方は、使用されずに回路基板上で空
きピン端子として処理される。
部品用接続端子の一方は、使用されずに回路基板上で空
きピン端子として処理される。
【０００５】
【発明が解決しようとする課題】半導体集積回路は、集
積度の増大に伴なって外部端子数が不足する傾向があ
り、一本でも多くの外部端子を確保したいという必要性
が高まっている。従って上述のように、外部基準クロッ
クを使用するときに空きピン端子が生じるのは非常に無
駄である。また外部基準クロックを使用するときには、
内部発振回路の増幅器がクロック伝達路として動作し、
無駄な電力を消費していた。
積度の増大に伴なって外部端子数が不足する傾向があ
り、一本でも多くの外部端子を確保したいという必要性
が高まっている。従って上述のように、外部基準クロッ
クを使用するときに空きピン端子が生じるのは非常に無
駄である。また外部基準クロックを使用するときには、
内部発振回路の増幅器がクロック伝達路として動作し、
無駄な電力を消費していた。
【０００６】本発明は、この問題にかんがみ、外部クロ
ック使用時に外部端子の有効利用を図り、また内部発振
回路の電力消費を抑えることを可能にする発振回路の制
御装置を提案することを目的とするものである。
ック使用時に外部端子の有効利用を図り、また内部発振
回路の電力消費を抑えることを可能にする発振回路の制
御装置を提案することを目的とするものである。
【０００７】
【課題を解決するための手段】図１に本発明の原理図を
示す。図１において、７は内部発振回路ＣＧ（クロック
発振器）を備える半導体集積回路であって、内部発振回
路ＣＧは、増幅器１と帰還回路６から成る。増幅器１の
入力は外部端子２に連なり、また出力はスイッチ４を介
して外部端子３に連なっている。スイッチ４がオン状態
のとき、外部端子２、３間に水晶振動子８を接続する
と、内部発振回路ＣＧが発振し、内部基準クロックＣＫ
を集積回路内の各部に供給する。
示す。図１において、７は内部発振回路ＣＧ（クロック
発振器）を備える半導体集積回路であって、内部発振回
路ＣＧは、増幅器１と帰還回路６から成る。増幅器１の
入力は外部端子２に連なり、また出力はスイッチ４を介
して外部端子３に連なっている。スイッチ４がオン状態
のとき、外部端子２、３間に水晶振動子８を接続する
と、内部発振回路ＣＧが発振し、内部基準クロックＣＫ
を集積回路内の各部に供給する。
【０００８】内部発振回路ＣＧの出力に接続された監視
回路５は、増幅器１の出力状態を監視し、内部発振状態
と外部クロックＥＸＣＫの供給状態とを弁別して、スイ
ッチ４のオン・オフを制御する。スイッチ４のオンが内
部発振状態に対応し、スイッチ４のオフが外部クロック
ＥＸＣＫの供給状態に対応する。
回路５は、増幅器１の出力状態を監視し、内部発振状態
と外部クロックＥＸＣＫの供給状態とを弁別して、スイ
ッチ４のオン・オフを制御する。スイッチ４のオンが内
部発振状態に対応し、スイッチ４のオフが外部クロック
ＥＸＣＫの供給状態に対応する。
【０００９】
【作用】初期状態において、監視回路５の出力は低レベ
ルであり、スイッチ４はオフである。この状態で増幅器
１の出力にクロック波形が現れるならば、外部基準クロ
ックＥＸＣＫが外部端子２から供給されていることを示
す。監視回路５は増幅器１の出力のクロック波形を検出
してスイッチ４をオフ状態に保持する。
ルであり、スイッチ４はオフである。この状態で増幅器
１の出力にクロック波形が現れるならば、外部基準クロ
ックＥＸＣＫが外部端子２から供給されていることを示
す。監視回路５は増幅器１の出力のクロック波形を検出
してスイッチ４をオフ状態に保持する。
【００１０】外部基準クロックＥＸＣＫを端子２に供給
するモードでは、水晶振動子８を外部端子２、３に接続
する必要がなく、従って外部端子３を集積回路内の別回
路用の信号の入出力端子又は外付け部品の接続端子等に
利用することができる。
するモードでは、水晶振動子８を外部端子２、３に接続
する必要がなく、従って外部端子３を集積回路内の別回
路用の信号の入出力端子又は外付け部品の接続端子等に
利用することができる。
【００１１】初期状態において、増幅器１の出力にクロ
ック波形が現われないときには、監視回路５は内部発振
モードであると判断し、スイッチ４をオンにする。これ
により、外部端子２、３に接続された水晶振動子８、増
幅器１及び帰還回路６から成る内部発振回路６が作動
し、内部基準クロックＣＫを発生する。
ック波形が現われないときには、監視回路５は内部発振
モードであると判断し、スイッチ４をオンにする。これ
により、外部端子２、３に接続された水晶振動子８、増
幅器１及び帰還回路６から成る内部発振回路６が作動
し、内部基準クロックＣＫを発生する。
【００１２】
【実施例】図２に図１に示した原理的回路の具体例にお
ける集積回路詳細図を示し、図３および図４に図２記載
回路中の各部の電圧波形及び電圧レベルを示す。
ける集積回路詳細図を示し、図３および図４に図２記載
回路中の各部の電圧波形及び電圧レベルを示す。
【００１３】図２において、２Ａは増幅器１を構成する
Ｃ−ＭＯＳインバータで、抵抗２Ｋが帰還回路６を構成
している。２Ｂ、２Ｃは外部端子２、３に対応し、スイ
ッチ４がＮ−ＭＯＳＦＥＴ２Ｄで構成されている。
Ｃ−ＭＯＳインバータで、抵抗２Ｋが帰還回路６を構成
している。２Ｂ、２Ｃは外部端子２、３に対応し、スイ
ッチ４がＮ−ＭＯＳＦＥＴ２Ｄで構成されている。
【００１４】監視回路５は、増幅器１の出力に供給され
たＣ−ＭＯＳインバータ２Ｅ、このインバータ２Ｅの出
力によりオン・オフされるＮ−ＭＯＳＦＥＴ２Ｇで構成
されたスイッチ、このスイッチにより充放電が制御され
る抵抗２Ｆ及びコンデンサ２Ｈの直列回路から成る時定
数回路及びこの時定数回路の出力を一方の入力とするノ
アゲート２Ｉ、２Ｊで構成されたＲ−Ｓフリップフロッ
プから成る。このフリップフロップの他方の入力には初
期化信号が供給される。
たＣ−ＭＯＳインバータ２Ｅ、このインバータ２Ｅの出
力によりオン・オフされるＮ−ＭＯＳＦＥＴ２Ｇで構成
されたスイッチ、このスイッチにより充放電が制御され
る抵抗２Ｆ及びコンデンサ２Ｈの直列回路から成る時定
数回路及びこの時定数回路の出力を一方の入力とするノ
アゲート２Ｉ、２Ｊで構成されたＲ−Ｓフリップフロッ
プから成る。このフリップフロップの他方の入力には初
期化信号が供給される。
【００１５】なお、抵抗２Ｆとコンデンサ２Ｈから成る
時定数回路の時定数は、内部発振回路ＣＧの発振周波数
域のクロック周期よりも十分長くする。またＣ−ＭＯＳ
インバータ２Ｅのしきい値電圧は、Ｃ−ＭＯＳインバー
タ２Ａのしきい値電圧より十分低く設定する。
時定数回路の時定数は、内部発振回路ＣＧの発振周波数
域のクロック周期よりも十分長くする。またＣ−ＭＯＳ
インバータ２Ｅのしきい値電圧は、Ｃ−ＭＯＳインバー
タ２Ａのしきい値電圧より十分低く設定する。
【００１６】電源投入時には、図２のフリップフロップ
（２Ｉ、２Ｊ）の入力（ａ点）に初期化信号として極く
短い正パルスが供給される。するとこのフリップフロッ
プがリセットされ、ＭＯＳＦＥＴ２Ｄ（スイッチ４）の
ゲートを低レベルに保ち、このスイッチをオフにして増
幅器１と外部端子２Ｃ（３）との間を切り離す。
（２Ｉ、２Ｊ）の入力（ａ点）に初期化信号として極く
短い正パルスが供給される。するとこのフリップフロッ
プがリセットされ、ＭＯＳＦＥＴ２Ｄ（スイッチ４）の
ゲートを低レベルに保ち、このスイッチをオフにして増
幅器１と外部端子２Ｃ（３）との間を切り離す。
【００１７】同時に、抵抗２Ｆ及びコンデンサ２Ｈから
成る時定数回路のｂ点の電圧は、図３の波形βに示すよ
うに徐々に増大する。しかし外部基準クロックが端子２
Ｂ（２）を介して増幅器１に供給されていると、インバ
ータ２Ｅの出力にクロックパルスが現われ、ＭＯＳＦＥ
Ｔ２Ｇを定期的にオンにする。従って時定数回路のｂ点
の電圧は常に２Ｉのしきい値未満に保持される（図３
（Ｃ）を参照）。従って、フリップフロップはリセット
状態を保っている。
成る時定数回路のｂ点の電圧は、図３の波形βに示すよ
うに徐々に増大する。しかし外部基準クロックが端子２
Ｂ（２）を介して増幅器１に供給されていると、インバ
ータ２Ｅの出力にクロックパルスが現われ、ＭＯＳＦＥ
Ｔ２Ｇを定期的にオンにする。従って時定数回路のｂ点
の電圧は常に２Ｉのしきい値未満に保持される（図３
（Ｃ）を参照）。従って、フリップフロップはリセット
状態を保っている。
【００１８】外部基準クロックが供給されない状態で
は、増幅器１を構成するＣ−ＭＯＳインバータ２Ａの出
力はそのしきい値電圧に保持され、それより低いしきい
値を持つＣ−ＭＯＳインバータ２Ｅは低レベルを出力
し、ＭＯＳＦＥＴ２Ｇをオフに保つ。このため時定数回
路のｂ点の電圧は図４のように上昇し、ついにはノアゲ
ート２Ｉ、２Ｊのしきい値を越えてフリップフロップを
反転させる。この結果、ｃ点が高レベルとなり、スイッ
チ４のＭＯＳＦＥＴ２Ｄがオンとなって、内部発振回路
が作動可能となる。
は、増幅器１を構成するＣ−ＭＯＳインバータ２Ａの出
力はそのしきい値電圧に保持され、それより低いしきい
値を持つＣ−ＭＯＳインバータ２Ｅは低レベルを出力
し、ＭＯＳＦＥＴ２Ｇをオフに保つ。このため時定数回
路のｂ点の電圧は図４のように上昇し、ついにはノアゲ
ート２Ｉ、２Ｊのしきい値を越えてフリップフロップを
反転させる。この結果、ｃ点が高レベルとなり、スイッ
チ４のＭＯＳＦＥＴ２Ｄがオンとなって、内部発振回路
が作動可能となる。
【００１９】図５は別の実施例を示す。図２の実施例で
は、増幅器１は常に動作しているが、外部クロック供給
時には、消費電力を抑えるために帰還抵抗をカットして
もよい。図５はその場合の実施例であって、図２と同様
に３Ａ、３Ｅ、３ＯはＣ−ＭＯＳインバータ、３Ｂ、３
Ｃは外部端子、３Ｄ、３Ｇ、３ＫはＮ−ＭＯＳＦＥＴ、
３Ｆは抵抗、３Ｈはコンデンサ、３Ｍ、３ＬはＰ−ＭＯ
ＳＦＥＴ、３Ｉ、３Ｊはフリップフロップを構成するノ
アゲート、３ＮはＡＮＤゲートである。
は、増幅器１は常に動作しているが、外部クロック供給
時には、消費電力を抑えるために帰還抵抗をカットして
もよい。図５はその場合の実施例であって、図２と同様
に３Ａ、３Ｅ、３ＯはＣ−ＭＯＳインバータ、３Ｂ、３
Ｃは外部端子、３Ｄ、３Ｇ、３ＫはＮ−ＭＯＳＦＥＴ、
３Ｆは抵抗、３Ｈはコンデンサ、３Ｍ、３ＬはＰ−ＭＯ
ＳＦＥＴ、３Ｉ、３Ｊはフリップフロップを構成するノ
アゲート、３ＮはＡＮＤゲートである。
【００２０】帰還回路６はＰ−ＭＯＳＦＥＴ３Ｍ及びＮ
−ＭＯＳＦＥＴ３Ｋの対から成る負荷抵抗で構成され、
またスイッチ４はＰ−ＭＯＳＦＥＴ３ＬとＮ−ＭＯＳＦ
ＥＴ３Ｄの対で構成されている。これらの帰還回路６及
びスイッチ４は、フリップフロップ（３Ｉ、３Ｊ）の出
力及びそれをＣ−ＭＯＳインバータ３Ｏで反転した信号
で夫々制御される。
−ＭＯＳＦＥＴ３Ｋの対から成る負荷抵抗で構成され、
またスイッチ４はＰ−ＭＯＳＦＥＴ３ＬとＮ−ＭＯＳＦ
ＥＴ３Ｄの対で構成されている。これらの帰還回路６及
びスイッチ４は、フリップフロップ（３Ｉ、３Ｊ）の出
力及びそれをＣ−ＭＯＳインバータ３Ｏで反転した信号
で夫々制御される。
【００２１】なおこの実施例では、内部クロック時に端
子３Ｃに現われるクロック信号を別回路に伝達させない
ために、端子３Ｃを別回路に接続するラインにアンドゲ
ート３Ｎが挿入され、このアンドゲート３Ｎがインバー
タ３Ｏの出力で開閉されるように成されている。
子３Ｃに現われるクロック信号を別回路に伝達させない
ために、端子３Ｃを別回路に接続するラインにアンドゲ
ート３Ｎが挿入され、このアンドゲート３Ｎがインバー
タ３Ｏの出力で開閉されるように成されている。
【００２２】内部クロック発信時には、図２と同様に初
期状態においてスイッチ４がオフであるが、クロックパ
ルスが監視回路５において検出されないために、時定数
回路のｂ点の電圧が上昇し、フロップフロップ（３Ｉ、
３Ｊ）を反転させ、その出力のｃ点を高レベルにし、ま
たインバータ３Ｏの出力を低レベルにして、スイッチ４
をオンにする。また同時に、ＭＯＳＦＥＴ３Ｋ、３Ｍか
ら成る帰還抵抗をオンにし、内部発振状態とする。
期状態においてスイッチ４がオフであるが、クロックパ
ルスが監視回路５において検出されないために、時定数
回路のｂ点の電圧が上昇し、フロップフロップ（３Ｉ、
３Ｊ）を反転させ、その出力のｃ点を高レベルにし、ま
たインバータ３Ｏの出力を低レベルにして、スイッチ４
をオンにする。また同時に、ＭＯＳＦＥＴ３Ｋ、３Ｍか
ら成る帰還抵抗をオンにし、内部発振状態とする。
【００２３】外部基板クロックの供給時には、監視回路
５のインバータ３Ｅが外部クロックを検出し、ＦＥＴ３
Ｇを定期的にオンにし、ｂ点の電圧を低レベルに保つ。
従って、フリップフロップは初期状態を保ち、その低レ
ベル出力（ｃ点）及びインバータ３Ｏの高レベル出力に
より、スイッチ４及び帰還回路６がオフに保たれる。こ
のため帰還回路６における電力消費は非常に少なくな
る。
５のインバータ３Ｅが外部クロックを検出し、ＦＥＴ３
Ｇを定期的にオンにし、ｂ点の電圧を低レベルに保つ。
従って、フリップフロップは初期状態を保ち、その低レ
ベル出力（ｃ点）及びインバータ３Ｏの高レベル出力に
より、スイッチ４及び帰還回路６がオフに保たれる。こ
のため帰還回路６における電力消費は非常に少なくな
る。
【００２４】なお、外部クロック供給時には、インバー
タ３Ｏの出力が高レベルであるからアンドゲート３Ｎが
開かれ、外部端子３Ｃの信号を別回路に伝達することが
可能となる。また内部発信時には、インバータ３Ｏの出
力が低レベルであるから、アンドゲート３Ｎが閉じら
れ、発振出力がスイッチ４から別回路に伝達されるのが
阻止される。
タ３Ｏの出力が高レベルであるからアンドゲート３Ｎが
開かれ、外部端子３Ｃの信号を別回路に伝達することが
可能となる。また内部発信時には、インバータ３Ｏの出
力が低レベルであるから、アンドゲート３Ｎが閉じら
れ、発振出力がスイッチ４から別回路に伝達されるのが
阻止される。
【００２５】なお、アンドゲート３Ｎの代りにトランス
ファーゲート（スイッチ）を用いてもよい
ファーゲート（スイッチ）を用いてもよい
【００２６】
【発明の効果】請求項１の発明によると、内部発振モー
ドと外部クロックモードとを内部発振回路の出力パルス
の有無により弁別して、外部クロックモード時には内部
発振回路の出力と第２の外部端子との間のスイッチをオ
フに保つようにし、また内部発振モード時には上記スイ
ッチをオンにしたので、内部発振モードでは、一対の外
部端子に接続した水晶振動子等を動作状態にして内部発
振状態にし、また外部クロックモードでは、スイッチを
オフ保つことにより、第２の外部端子を発振以外の目的
に利用することが可能となる。
ドと外部クロックモードとを内部発振回路の出力パルス
の有無により弁別して、外部クロックモード時には内部
発振回路の出力と第２の外部端子との間のスイッチをオ
フに保つようにし、また内部発振モード時には上記スイ
ッチをオンにしたので、内部発振モードでは、一対の外
部端子に接続した水晶振動子等を動作状態にして内部発
振状態にし、また外部クロックモードでは、スイッチを
オフ保つことにより、第２の外部端子を発振以外の目的
に利用することが可能となる。
【００２７】請求項２の発明では、外部クロックモード
時に内部発振回路の帰還回路を不動作にしたので、不必
要な電力消費が減少する。請求項３の発明によると、第
２の外部端子とこの端子を利用する内部回路との間にス
イッチ又はゲートを設けたので内部発振モードのときに
このスイッチ又はゲートをオフにすることにより、内部
発振出力が上記内部回路に伝達されるのを阻止すること
ができる。
時に内部発振回路の帰還回路を不動作にしたので、不必
要な電力消費が減少する。請求項３の発明によると、第
２の外部端子とこの端子を利用する内部回路との間にス
イッチ又はゲートを設けたので内部発振モードのときに
このスイッチ又はゲートをオフにすることにより、内部
発振出力が上記内部回路に伝達されるのを阻止すること
ができる。
【図１】本発明の発振回路の制御装置の原理的回路図で
ある。
ある。
【図２】本発明の一実施例を示す内部発振回路を備えた
集積回路の要部回路図である。
集積回路の要部回路図である。
【図３】図２の回路の各部の電圧波形である。
【図４】図２の回路の各部の電圧波形である。
【図５】別の実施例を示す内部発振回路を備えた集積回
路の要部回路図である。
路の要部回路図である。
１…増幅器 ２…外部端子 ３…外部端子 ４…スイッチ ５…監視回路 ６…帰還回路 ７…集積回路 ８…水晶振動子
Claims (3)
- 【請求項１】 内部発振回路と、この内部発振回路の入
力及び出力に連なるる第１、第２の外部端子と、上記内
部発振回路の出力と上記第２の外部端子との間に挿入さ
れたスイッチと、上記内部発振回路の出力状態を監視し
て上記スイッチの開閉を制御する監視回路とを備え、 上記監視回路が上記内部発振回路の出力パルスの有無に
基づいて、内部発振モードと上記第１の外部端子に外部
クロックを供給する外部クロックモードとを弁別し、 初期化時に上記内部発振回路の出力パルスを検出したと
きには、上記スイッチのオフ状態を維持し、上記出力パ
ルスを検出しないときには、上記スイッチをオフ状態か
らオン状態にして上記内部発振回路を発振状態にするこ
とを特徴とする発振回路の制御装置。 - 【請求項２】 上記請求項１記載の発振回路の制御装置
において、 上記内部発振回路は増幅器とその帰還回路を備え、 上記帰還回路は上記監視回路の出力により開閉されるス
イッチを備え、 上記外部モードのとき、上記帰還回路が不動作となるよ
うに上記スイッチをオフ状態にすることを特徴とする発
振回路の制御装置。 - 【請求項３】 上記請求項１記載の発振回路の制御装置
において、 上記外部クロックモードのときに上記監視回路の出力に
より、上記第２の外部端子と上記内部発振回路以外の内
部回路とを接続状態にするスイッチ回路又はゲート回路
を備えることを特徴とする発振回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230122A JPH0575342A (ja) | 1991-09-10 | 1991-09-10 | 発振回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230122A JPH0575342A (ja) | 1991-09-10 | 1991-09-10 | 発振回路の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575342A true JPH0575342A (ja) | 1993-03-26 |
Family
ID=16902914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230122A Withdrawn JPH0575342A (ja) | 1991-09-10 | 1991-09-10 | 発振回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575342A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658974A1 (en) * | 1993-12-17 | 1995-06-21 | Nec Corporation | Oscillator circuit having a CMOS inverter and resonant element |
| WO2000041302A1 (en) * | 1998-12-31 | 2000-07-13 | Ericsson, Inc. | Dual clock signal generating circuit |
| EP1143325A2 (en) * | 2000-04-06 | 2001-10-10 | Nec Corporation | Microcomputer operable with external and internal clock signals |
-
1991
- 1991-09-10 JP JP3230122A patent/JPH0575342A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658974A1 (en) * | 1993-12-17 | 1995-06-21 | Nec Corporation | Oscillator circuit having a CMOS inverter and resonant element |
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