JPH03203088A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特に、電源投入時
に所定の内部回路をリセットするための内部リセット回
路を備えた半導体集積回路装置に関する。

［従来の技術］ たとえば、ＤＲＡＭ　（ダイナミックランダムアクセス
メモリ）やＥＦＲＯＭ（ｌ置去およびプログラム可能リ
ードオンリメモリ）等の半導体記憶装置は、使用開始時
に、内部レジスタの初期化や冗長の有無の初期化等の、
内部回路のリセットを行なわれる必要がある。そのため
に、装置内部に設けられる回路が内部リセット回路であ
る。内部リセット回路は、上記のような半導体集積回路
内に設けられて、電源投入時にワンショットパルスを発
生して所定の内部回路に与え、前記所定の内部回路に対
して上記のような“初期化”を行なう。

第９図は、内部リセット回路を有する半導体集積回路装
置の１つであるデュアルポートメモリの概略ブロック図
である。デュアルポートメモリは、ランダムアクセス可
能なマトリクス状のメモリセルアレイとシリアルアクセ
ス可能なデータレジスタとを備えるものであり、たとえ
ばビデオ用のフレームメモリに用いられる。

第９図において、メモリセルアレイ１は、５１２行およ
び（５１２Ｘ４）列に配列された複数のメモリセルを含
む。アドレスバッファ１０２には、外部からアドレス信
号ＡＯ−Ａ８が与えられる。

行デコーダ１０３はアドレスバッファ１０２からアドレ
ス信号を受け、メモリセルアレイ１０１内の１行を選択
する。列デコーダ１０４はアドレスバッファ１０２から
のアドレス信号を受け、メモリセルアレイ１０１内の４
列を選択する。行デコーダ１０３および列デコーダ１０
４により選択されたメモリセル内のデータは、センスア
ンプ◆Ｉ１０制御回路１０５およびＩ１０バッファ１０
６を介してデータ入出力端子ｒに出力される。また、デ
ータ入出力端子ｒに与えられた４ビツトのブタＷＩＯｏ
−ＷＩＯ，は、Ｉ１０バッファ１０６およびセンスアン
プ・Ｉ１０制御回路１０５を介して、行デコーダ１０３
および列デコーダ１０４により選択されたメモリセルに
入力される。

一方、データレジスタ１０７は、１行に配列された複数
のレジスタからなる。データレジスタ１０７とメモリセ
ルアレイ１０１との間では、１行のデータの転送が行な
われる。アドレスポインタ１０８には、アドレスバッフ
ァ１０２から与えられるアドレス信号がセットされる。

シリアルデータセレクタ１０９はアドレスポインタ１０
８の出力を受け、データレジスタ１０７の４ビツトを選
択する。シリアルデータセレクタ１０９は、データレジ
スタ１０７の４ビツトを順次選択するシフトレジスタま
たはアドレス信号に応答してデータレジスタ１０７の４
ビツトを選択するデコーダからなる。シリアルＩ１０バ
ッファ１１０は、シリアルデータセレクタ１０９とデー
タ入出力端子Ｓとの間でシリアル入出力データ５ｒｏｏ
−ＳＩＯ３の転送を行なう。

タイミングジェネレータ１１は、外部からロウアドレス
ストローブ信号ＲＡＳ、コラムアドレスストローブ信号
ＣＡＳ、ライトバービット／ライトイネーブル信号ＷＢ
／ＷＥ、データトランスファ／アウトプットイネーブル
信号ＤＴ１０Ｅ、シリアルコントロール信号ＳＣ１およ
びシリアルイネーブル信号ＳＥを受け、各部分の動作を
制御するための各種タイミング信号を発生する。

カラーレジスタ１１３は、データ入出力端子ｒに与えら
れたデータをＩ１０バッファ１０６を介して一時記憶す
るとともに、−時記憶したデータをＩ１０バッファ１０
６に与える。

ライトマスクレジスタ１１４は、データ入出力端子ｒに
与えられるデータに含まれるマスクビット指示信号をＩ
１０バッファ１０６を介して一時記憶するとともに、−
時記憶したマスクビット指示信号を、Ｉ１０バッファ１
０６に与える。マスクビット指示信号は、データ入出力
端子ｒに与えられるデータをメモリセルに書込むか否か
を指示する信号である。

このデュアルポートメモリの使用開始時において、上記
カラーレジスタ１１３およびライトマスクレジスタ１１
４は、いかなるデータも保持していない状態になければ
ならない。このため、カラーレジスタ１１３およびライ
トマスクレジスタ１１４は、電源投入時にリセットされ
る必要がある。

そのため、このデュアルポートメモリは、内部リセット
回路であるＦＯＲ（パワー・オン・リセット信号）発生
回路１１２ｂを含む。

ＦＯＲ発生回路１１２ｂは、電源投入時にワンショット
パルスＦＯＲを出力してカラーレジスタ１１３およびラ
イトマスクレジスタ１１４をリセットする。

第１０図は、上述のような内部リセット回路の一般的に
構成を示す回路図である。

第１０図を参照して、この内部リセット回路は、電源Ｖ
ＣＣと接地ＧＮＤとの間に設けられる、コンデンサＣ５
およびＮチャネルＭＯＳトランジスタＱ１９の直列接続
と、遅延回路２０と、コンデンサＣ５および前記トラン
ジスタＱ１９の接続点と前記遅延回路２０この間に設け
られる、インバタ２２および２３の逆並列回路であるラ
ッチ回路と、遅延回路２０とトランジスタＱ１９のゲー
トとの間に設けられる、インバータ２４および遅延回路
２１の直列接続とを含む。この内部リセット回路の出力
φＰＯＲは、インバータ２４の出力端から取出される。

以ド、］−記内部リすット回路の動作を第１１図を参照
しなから説明する。第１１図は、上記内部リセット回路
の動作を説明するためのタイミングチャート図である。

電源が投入されると、電源ＶＣＣの電位が第１１図（ａ
）に示されるように上昇し、この電位上昇がコンデンサ
Ｃ５によってインバータ２２の入力端に伝達される。こ
れによって、インバータ２２の入力端および２３の接続
点（ノード１６）の電位も、第１１図（ｂ）に示される
ように、ハイレベルに上昇する。一方、電源ＶＣＣによ
って駆動されるインバータ２２の出力端の電位は、第１
１図（ｃ）に示されるように、電源投入に伴って上昇し
始めるが、インバータ２２の入力端の電位、すなわち、
ノード１６の電位がすぐにハイレベルとなるため、これ
に応答してすぐにローレベルに下降する。インバータ２
２の出力端の電位レベル“Ｌ″は、インバータ２３によ
って反転されてインバータ２２の入力端に与えられる。

これによって、ノード１６の電位レベルが“Ｈ″に固定
されてインバータ２２の出力端およびインバータ２３の
接続点であるノード１７に論理レベル“Ｌｌがう・ノチ
される。

ノード１７の電位は、遅延回路２０によって遅延された
後インバータ２４に人力される。したがって、インバー
タ２４の入力端１８には、第１１図（ｄ）に示されるよ
うに、ノード１７の電位が遅延回路２０における遅延時
間τ１だけ遅れて現われる。インバータ２４は、遅延回
路２０の出力電位を反転して出力するため、インバータ
２４の出力電位、すなわち、この内部リセット回路の出
力φＰＱｉは、第１１図（ｅ）に示されるように、電源
投入に伴ってハイレベルに立上がる。

インバータ２４の出力は、所定の内部回路に付与される
とともに、遅延回路２１によって遅延されてトランジス
タＱ１９のゲート１９に与えられる。つまり、トランジ
スタＱ１９のゲート１つの電位は、第１１図（ｆ）に示
されるように、インバータ２４の出力電位よりも、遅延
回路２１における遅延時間τ２だけ遅れてハイレベルと
なる。

ゲート１つの電位がノ＼イレベルになると、トランジス
タＱ１９は導通する。これによって、ノード１６の電位
はハイレベルから接地ＧＮＤの低電位によってローレベ
ルへと立下がる。つまり、ノード１６の電位は、電源投
入に伴って一旦ハイレベルとなった後、遅延回路２０お
よび２１における遅延時間τ１およびτ２に依存した期
間ハイレベルに保持されてからローレベルとなる（第１
１図（ｂ）参照）。

ノード１６の電位がローレベルになると、インバータ２
２の反転動作によってノード１７の電位がローレベルか
らハイレベルに立上がる。したがって、今度は、インバ
ータ２２および２３によって、ノード１６および１７に
、それぞれ、論理レベル“Ｌ”および“Ｈ゛がラッチさ
れる。つまり、ノード］７の電位は、電源投入に伴って
若干立上がった後すぐにローレベルとなり、その後ノー
ド１６の電位がローレベルとなったことに応答してハイ
レベルとなる（第１１図（Ｃ）参照）。

さて、ノード１７の電位は、前述のように、遅延回路２
０によって遅延された後インバータ２４によって反転さ
れる。したがって、インバータ２４の入力端１８の電位
は電源投入後ノード１７の電位よりも遅延時間τ１だけ
遅れて立上がり（第１１図（ｄ）参照）、インバータ２
４の出力φＰＯ５は、電源投入に伴って／Ｘイレベルに
立上がって遅延回路２０における遅延時間τ１に応じた
期間ハイレベルに保持された後ローレベルに立下がる（
第１１図（ｅ）参照）。

インバータ２４の出力電位は遅延回路２１を介してトラ
ンジスタＱ１９のゲート１９にフィードバックされる。

したがって、トランジスタＱ１９のゲート１９の電位は
、第１０図（ｆ）に示されるように、電源投入に伴って
、−構成る期間ノ＼イレベルとなった後ローレベルとな
る。ゲート１９の電位がハイレベルからローレベルにな
ると、それまで導通状態であったトランジスタＱ１９が
再び非導通となるが、ノード１７にラッチされているハ
イレベルの電位によって、以後、ノート１６の電位は、
電源Ｖ。Ｃの電位によってローレベルに固定される。し
たがって、ノード１６．ゲート１９、およびインバータ
２４の出力端の電位は、電源投入後にハイレベルからロ
ーレベルに立下がった後、ローレベルに保持され、ノー
ド１７およびインバータ２４の入力端１８の電位は、電
源投入後にローレベルからハイレベルに立上がった後、
ハイレベルに保持される。

内部リセット回路の以上のような動作の結果、インバー
タ２４からは電源投入に伴って、成る期間だけハイレベ
ルになる信号、すなわち、ワンショットパルスが人力さ
れる。このワンショットパルスが所定の内部回路をリセ
ットするためのパワー・オン・リセット信号ＦＯＲであ
る。

〔発明が解決しようとする課題］ 以上のように、半導体集積回路装置に備えられる従来の
内部リセット回路は、電源電圧の立上がりを利用してワ
ンショットパルスを出力するように構成される。このた
め、以下のような問題が生じる。この問題の説明にあた
っては、第１０図に示される内部リセット回路の場合を
例にとり、第１２図および第１３図を参照する。第１２
図は第１０図で示される内部リセット回路を、回路素子
を用いてより詳細に表わした回路図である。第１３図は
、電源投入後の電源電圧の立上がりが遅い場合の、第１
０図の内部リセット回路の動作を説明するためのタイミ
ングチャート図である。

第１２図を参照して、インバータ２２．２３および２４
は各々、電源ＶＣＣと接地ＧＮＤとの間に設けられる、
ＰチャネルＭＯ５）ランジスタＱ２６およびＮチャネル
ＭＯＳトランジスタＱ２７の直列接続、ＰチャネルＭＯ
８）ランジスタＱ２４およびＮチャネルＭＯＳトランジ
スタＱ２５の直列接続、およびＰチャネルＭＯＳトラン
ジスタＱ２８およびＮチャネルＭＯ３）ランジスタＱ２
９の直列接続によって構成される。

先に説明された、第１０図に示される内部リセット回路
の動作は、電源投入後電源電圧が迅速に立上がった場合
のものである。しかし、投入された電源によって駆動さ
れるべき半導体集積回路装置の容量等によって、電源投
入後の電源電圧の立上がり速度が異なる。

たとえば、第１３図（ａ）に示されるように、電源電圧
が電源投入後非常にゆっくりと（例えば１００ｒｎｓ以
上かかって）立上がると、第１２図において、コンデン
サＣ５を介して電Ｒ電圧を受けるノード１６の電位も第
１３図（ｂ）に示されるようにゆっくりと上昇する。こ
のため、ノード１６の電位はインバータ２２を構成する
トランジスタＱ２７を完全な導通状態にするレベルに迅
速に上昇しない。この結果、電源投入後のインバータ２
２においてはトランジスタＱ２６が長期間導通ずる。し
たがって、インバータ２２の出力端の電位、すなわち、
ノード１７の電位は、電源ｖｃＣの電位によって第１３
図（Ｃ）に示されるようにゆっくりと上昇する。これに
伴って、インバータ２４の入力端１８の電位も第１３図
（ｄ）に示されるようにゆっくりと上昇する。つまり、
前記入力端１８の電位は、電源投入後、長期間、インバ
ータ２４を構成するトランジスタ０２８を導通させる低
電位に保持される。この結果、インバータ２４の出力電
位およびトランジスタＱ１９のゲート１つの電位も、そ
れぞれ第１３図（ｅ）および（ｆ）で示されるように、
電源電圧の上昇に伴ってゆっくりと上昇する。

トランジスタＱ１９のゲート１９の電位がトランジスタ
Ｑ１９のしきい値電圧に達すると、トランジスタＱ１９
は導通してノード１６の電位を接地ＧＮＤの低電位まで
引下げる。したがって、ノード１６の電位は、電源投入
直後々に上昇するが、ハイレベルに上昇する前にローレ
ベルに引き戻される。

ノード１６の電位がローレベルに引き戻されると、イン
バータ２２を構成するトランジスタＱ２６がより完全な
導通状態となる。これに応答して、ノード１７の電位が
そのときの電源電位に上昇し、以後、電源電位の上昇速
度にほぼ等しい速度で立上がり、いずれハイレベルとな
る。このノード１７の電位変化は、遅延回路２０におけ
る遅延時間τ１だけ遅れてインバータ２４の入力端１８
に現われるから、前記入力端１８の電位も、ノード１７
の電位と同様に変化する。この結果入力端１８の電位が
インバータ２４のしきい値電圧に達すると、上昇しつつ
あるインバータ２４の出力電位がローレベルに引き戻さ
れる。したがって、インバータ２４の出力電位は、電源
投入後、徐々に上昇するが、その上昇速度が遅いため、
ハイレベルまで立上がる前にローレベルに引き戻される
。このインバータ２４の出力電位変化は、遅延回路２１
における遅延時間τ２だけ遅れてトランジスタＱ１９の
ゲート１つに現われる。したがって、トランジスタＱ１
９のゲート１つの電位も、インバータ２４の出力電位と
同様の変化をする。つまり、ゲート１９の電位は、電源
投入後、トランジスタＱ１９のしきい値電圧まで上昇す
るが、その後すぐにローレベルとなり、トランジスタＱ
１９を非導通にする。

トランジスタＱ１９が非導通となった後は、ノード１７
にラッチされたハイレベルの電位によってトランジスタ
Ｑ２５がＯＮ状態に保持されるため、以後、ノード１６
．ゲート１９およびインバータ２４の出力端の電位は、
ローレベルに保持され、ノード１７および入力端１８の
電位は、いずれハイレベルとなりそのレベルに固定され
る。

以上のことかられかるように、電源電圧の立上がり速度
が遅いと、インバータ２４の出力電位は、電源投入後ハ
イレベルまで立上がる前にローレベルに引き戻される。

このため、インバータ２４の出力（この内部リセット回
路の出力φｐｏＲ）電位波形は、第１３図（ｅ）に示さ
れるようなものとなり、第１１図（ｅ）に示されるよう
な、電源投入直後の成る期間に完全なハイレベルとなる
部分を含まない。

一方、ハイレベルのワンショットパルスを発生する内部
リセット回路の出力信号によってリセットされるべき内
部回路は、内部リセット回路からハイレベルの信号が与
えられている期間、その内部の所定のノードの電位レベ
ルを初期状態においであるべきレベルに強制されること
によって、リセットされる。したがって、内部回路を十
分にリセットするには、内部リセット回路から、前記所
定のノードを十分に初期状態においであるべきレベルに
強制することができるレベルおよび幅を有するワンショ
ットパルスが発生される必要がある。

したがって、上述のように電源投入後の電源電位の立上
がり速度が遅い場合には、従来の内部リセット回路から
内部回路をリセットするのに十分なワンショットパルス
が得られないことがある。このため、従来の内部リセッ
ト回路によれば、電源電圧の立上がり速度によっては、
内部回路が十分にリセットされず、装置が誤動作すると
いう問題が生じた。

本発明の目的は、上記のような問題点を解決し、電源投
入後の電源電位の立上がり速度にかかわらず内部回路を
十分にリセットできる内部リセット回路を備えた半導体
集積回路装置を提供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係る半導体
集積回路装置は、内部クロック信号に従って動作し、電
源電位に結合され、かつ電源投入に応じて電源電位の変
化に追随した電位変化を受ける第１のノードと、第１の
ノードの電位の変化に寄与するように、第１のノードに
結合される第１の回路素子手段と、電源投入後の第１の
ノード上の予め定める電位と、内部クロック信号とに応
答してリセット信号を発生するリセット信号発生手段と
、第２のノードを有する機能素子手段とを備える。この
機能素子手段は、第２のノード上の電位に応答して機能
する。本発明に係る半導体集積回路装置は、さらに、リ
セット信号発生手段によって発生されたリセット信号に
応答して、第２のノードを機能素子手段をリセット状態
にするのに必要な電位に強制する手段と、第２のノード
の電位の変化に寄与するように第２のノードに結合され
る第２の回路素子手段とを含む。そして、第１の回路素
子手段の第１のノードの電位変化に寄与する度合と、第
２の回路素子手段の第２のノードの電位変化に寄与する
度合とを異ならせて、電源投入後もリセット信号発生手
段からリセット信号が発生されないときに第２のノード
の電位が機能素子手段をリセットするのに必要な電位に
なるように構成される。

［作用］ 上記のように、本発明に係る半導体集積回路装置におけ
るリセット信号発生手段は、従来と異なり、電源電位に
結合されて電源投入に応じて電源電位の変化に追随した
電位変化をする第１のノードと、内部クロック信号の電
位とに応答してリセット信号を発生するように構成され
る。このため、電源投入後の電源電位の立上がり速度に
かかわらず、第１のノードの電位が前記予め定める電位
になれば、リセット信号発生手段から必ずリセット信号
が発生される。さらに、第１の回路素子手段と第２の回
路素子手段の、第１のノードおよび第２のノードの電位
変化に寄与する度合が、電源投入後もリセット信号発生
手段からリセット信号が発生されないときには第２のノ
ードの電位が機能素子手段をリセットするのに必要な電
位になるように設定されるので、第１のノードの電位が
前記予め定める電位でないときにはリセット信号発生手
段からリセット信号が発生されなくとも、第２のノード
の電位は電源投入後に設定されるべき所定の電位にある
ため、装置が誤動作することはない。

［実施例］ 第１図は本発明の一実施例を示すデュアルポートメモリ
の概略ブロック図である。第１図を参照してこのデュア
ルポートメモリは、第９図に示される従来のデュアルポ
ートメモリと同様の構成を有する。しかしこのデュアル
ポートメモリに備えられるＦＯＲ発生回路１１２ａは、
第９図における従来のＦＯＲ発生回路１１２ｂと異なり
、タイミングジェネレータ１１１が外部からの、たとえ
ばアドレスストローブ信号ＲＡＳに基づいて作成したク
ロック信号φＣＬＫを受けて、リセットパルスＦＯＲを
作威し出力する。なお、このデュアルポートメモリの他
の機能ブロックの構成および“従来の技術″において説
明されたおとりである。

第２図は、第１図に示されるＦＯＲ発生回路１１２ａと
して用いられる内部リセット回路の構成の一例を示す回
路図である。

第２図を参照して、この内部リセット回路は、電源Ｖ。

０と接地ＧＮＤとの間に設けられる、コンデンサＣ１お
よびＮチャネルＭＯＳトランジスタＱ１の直列接続と、
ＮチャネルＭＯＳ）ランジスタＱ３およびＰチャネルＭ
ＯＳｌ−ランジスタＱ４の直列接続によって構成される
インバータ２５とを含む。コンデンサＣ１およびトラン
ジスタＱ１の接続点はインバータ２５の入力端、すなわ
ち、トランジスタＱ３およびＱ４のゲートに接続される
。

この内部リセット回路は、さらに、インバータ２５の入
力端と接地ＧＮＤとの間に設けられるＮチャネルＭＯＳ
）ランジスタＱ２と、インバータ２５の出力端、すなわ
ち、トランジスタＱ３およびＱ４の接続点の電位および
内部クロック信号φＣ１にを人力する２人力ＮＯＲゲー
ト３と、ＮＯＲゲート３の出力端とトランジスタＱ１の
ゲート５との間に設けられる遅延回路４とを含む。この
内部リセット回路の出力φＰＯＩＩは、ＮＯＲゲート３
の出力端から取出される。

次に、電源投入に伴って電源電圧が迅速に立上がる場合
の、上記内部リセット回路の動作を第５図を参照しなが
ら説明する。第５図は、上記構成の内部リセット回路の
基本動作を説明するためのタイミングチャート図である
。

電源が投入されると、電源ＶＣＣの電位が３８５図（ａ
）に示されるように所定の電位に立上がる。

この電源ＶＣＣの電位上昇に伴って、コンデンサＣ１お
よびトランジスタＱ１の接続点、すなわち、インバータ
２５の入力端（ノード１）の電位も電源電位とほぼ等し
い速さで立上がる（第５図（ｂ）参照）。

一方、電源投入直後のインバータ２５においては、トラ
ンジスタＱ４がＯＮ状態であるため、インバータ２５の
出力端の電位、すなわち、ＮＯＲゲート３の一方の入力
端２の電位は電源ＶＣＣの電位によって上昇し始める。

しかし、ノード１の電位がすぐに立上がり、トランジス
タＱ３をＯＮ状態とし、トランジスタＱ４をＯＦＦ状態
とする高電位となるので、ＮＯＲゲート３の一方の入力
端２の電位は電源投入直後立上がろうとするが、すぐに
接地ＧＮＤの電位（ローレベル）に引き戻される（第５
図（Ｃ）参照）。

一方、内部クロック信号φＣＬＫは、第５図（ｄ）に示
されるように、電源投入に伴ってハイレベルに立上がっ
た後、所定のタイミングでレベル反転を繰返す。したが
って、ＮＯＲゲート３の両入力端の電位、すなわち、内
部クロック信号φＣＬＫの電位およびインバータ２５の
出力端の電位は、電源投入直後にはともにローレベルで
あるが、すぐに一方の電位（内部クロック信号φ。。

７の電位）がハイレベルとなる。この結果、Ｎ。

Ｒゲート３の出力電位、すなわち、この内部リセット回
路の出力信号φＰＱｇの電位は、第５図（ｅ）に示され
るように、ＮＯＲゲート３への２つの入力電位がともに
ローレベルである電源投入直後に立上がろうとするが、
一方の人力電位がすぐにハイレベルとなるため、ハイレ
ベルまで立上がる前にローレベルに引き戻される。その
後、内部クロック信号φ。５．が立下がることにより、
ＮＯＲゲート３への２つの入力電位は、次に内部クロッ
ク信号φ。、にが立上がるまでとも・にローレベルとな
る。これによって、ＮＯＲゲート３の出力電位はハイレ
ベルに立上がる。

一方、ＮＯＲゲート３の出力電位は、遅延回路４によっ
て所定時間遅延されてトランジスタＱ１のゲート５にフ
ィードバンクされる。したがって、ゲート５の電位は、
第５図（ｆ）に示されるように、ＮＯＲゲート３の出力
電位の立下がりよりも前記所定時間遅れてハイレベルに
立上がる。ゲート５の′＃８位の立上がりに応答して、
トランジスタＱ１はＯＮ状態となり、ノード１の電位が
ハイレベルからローレベルに立下がる（第５図（、ｂ）
参照）。これによって、インバータ２５において、トラ
ンジスタＱ３に代わってトランジスタＱ４がＯＮ状態と
なり、ＮＯＲゲート３の入力端２の電位はローレベルか
らハイレベルに立上がる（第５図（Ｃ）　ｆ’照）。つ
まり、ＮＯＲゲート３への入力電位の一方が、内部クロ
ック信号φ。１．の最初の立下がりから遅延回路４にお
ける遅延時間に応じた時間遅れてハイレベルとなる。こ
れによって、ＮＯＲゲート３の出力端の電位は、ローレ
ベルに立下がる。すなわち、この内部リセット回路から
ハイレベルのワンショットパルスが出力される。

なお、ＮＯＲゲート３の入力端２の電位はトランジスタ
Ｑ２のゲートに与えられるため、前記入力端２の電位が
ハイレベルとなることによって、トランジスタＱ２はＯ
Ｎ状態となってノード１の電位を接地ＧＮＤの電位、す
なわち、ローレベルに固定する。したがって、ＮＯＲゲ
ート３の出力電位がローレベルに立下がることによって
、トランジスタＱ１がＯＦＦ状態となった後も、ノード
１の電位はトランジスタＱ２によってローレベルに補償
される。この結果、ＮＯＲゲート３の入力端２の電位は
電源投入後立下がった後、ハイレベルに保持される。し
たがって、ＮＯＲゲート３の出力電位は電源投入後の成
る期間ハイレベルとなった後、内部クロック信号φ。５
．の電位にかかわらずローレベルに保持される。つまり
、この内部リセット回路からは、電源投入後ハイレベル
のワンショットパルスが１回だけ発生する。

以上のように、この内部リセット回路は内部クロック信
号の最初の立上がりに同期してワンショットパルスを発
生するように構成される。次に、′Ｉｊｓ源投入後の電
源電位の立上がり速度が遅い場合の、この内部リセット
回路の動作についてて第３図および第４図を参照しなが
ら説明する。第３図はＮＯＲゲート３を回路素子を用い
て表わした、上記内部リセット回路の回路図であり、第
４図は電源投入後の電源電位の立上がり速度が遅い場合
の上記内部リセット回路の動作を説明するためのタイミ
ングチャート図である。

第３図を参照して、第２図におけるＮＯＲゲート３は、
電源ＶＣＣと接地ＧＮＤとの間に設けられる、Ｐチャネ
ルＭＯＳトランジスタＱ２０およびＱ２１ならびにＮチ
ャネルＭＯＳトランジスタＱ２２の直列接続と、トラン
ジスタＱ２２と並列接続されるトランジスタＱ２３とを
含む。内部クロック信号φＣＬＫは、トランジスタＱ２
０および０２３のゲートに与えられる。

内部クロック信号φＣＬＫの電位は、電源電位の上昇に
従って立上がるため、電源投入後、電源ＶＣＣの電位が
第４図（ａ）で示されるようにゆっくりと立上がると、
内部クロック信号φＣＬＫの電位も電源投入後ゆっくり
と立上がる（第４図（ｄ）参照）。このため、インバー
タ２５の出力端であるノード２の電位は電源投入後ロー
レベルにある。したがって、電源投入直後のＮＯＲゲー
ト３において、トランジスタＱ２１がＯＮ状態にある。

したがって、ＮＯＲゲート３において、トランジスタＱ
２３は電源投入後すぐにはＯＮ状態とならず電源投入後
の成る期間はトランジスタＱ２０がＯＮ状態にある。つ
まり、電源投入後、ＮＯＲゲート３においてはトランジ
スタＱ２０およびＱ２１がともにＯＮ状態であるため、
ＮＯＲゲート３の出力電位、すなわち、トランジスタＱ
２１およびＱ２３の接続点の電位は第４図（ｅ）で示さ
れるように電源電位によってゆっくりと上昇する。しか
し、内部クロック信号φＣＬＫの電位がトランジスタＱ
２３のしきい値電圧に達すると、トランジスタ０２３が
ＯＮ状態となることによってＮＯＲゲート３の出力電位
は接地ＧＮＤの電位に引き戻される。したがって、ＮＯ
Ｒゲート３の出力電位は電源投入後ローレベルとなる。

この結果、ＮＯＲゲート３の出力電位を遅延回路４を介
してゲート５に受けるトランジスタＱ１および、ノード
２の電位をゲートに受けるトランジスタＱ２は電源投入
後ＯＦＦ状態にある。したがって、電源投入後ノード１
の電位は電源電位によって決定される。

その後、電源電位が所定の電位まで完全に立上がり内部
クロック信号φＣＬＫ　も完全に立上がった後、内部ク
ロック信号φＣＬにが所定のタイミングで立下がると、
ＮＯＲゲート３においてトランジスタ０２３に代わって
トランジスタＱ２０が導通する。一方、このときノード
２の電位はローレベルでありトランジスタＱ２１も導通
状態にある。したがって、内部クロック信号φ。、にの
立ドがりに応答して、ＮＯＲゲート３の出力電位は完全
に立上がった電源電位によってハイレベルとなる（第４
図（ｅ）参照）。

以後の、この内部リセット回路の動作は電源電位の立上
がりが迅速な場合のそれと同様である。

すなわち、ＮＯＲゲート３の出力電位を遅延回路４を介
してゲート５に受けるトランジスタＱ１が導通する。こ
れによって、インバータ２５の出力電位がハイレベルと
なって、トランジスタＱ２を導通させる。その結果ノー
ド２の電位がハイレベルに固定されて、ＮＯＲゲート３
の出力電位は、トランジスタＱ２２の導通によってロー
レベルとなった後、以後の内部クロック信号φＣＬにの
レベル変化にかかわらずローレベルに保持される。

すなわち、内部リセット回路から電源投入後１回だけワ
ンショットパルスが出力される。

以上のように、電源投入後の電源電位の立上がり速度が
遅い場合にも、この内部リセット回路からは十分なワン
ショットパルスが出力される。この内部リセット回路に
おいては、ＮＯＲゲート３の出力電位をハイレベルにす
べきＰチャネルトランジスタＱ２０およびＱ２１のうち
の一方のトランジスタＱ２０のゲートに、電源電位に従
って完全に立上がった後所定のタイミングでローレベル
立下がる内部クロック信号φＣＬＫが与えられ、他方の
トランジスタＱ２１が電源投入後導通状態とされる。こ
のため、トランジスタＱ２０およびＱ２１がともにＯＮ
状態となるのは、電源投入直後から、内部クロック信号
φ。１．の電位がトランジスタＱ２０のしきい値電圧を
越えるまでの期間と、内部クロック信号φ。、にが最初
に立上がったときである。電源投入後の電源電位の立上
がり速度が遅い場合、前者の期間には電源電位は十分に
上昇していないため、ＮＯＲゲート３の出力電位はハイ
レベルまで立上がらない。しかし、後者の期間において
電源電位がハイレベルに十分に上昇していれば、ＮＯＲ
ゲート３の出力電位は迅速にハイレベルに立上がる。こ
の結果、電源電位の立上がり速度がおそい場合でも十分
なワンショットパルスが得られる。

さて、第２図に示される構成の内部リセット回路は、第
１図に示されるデュアルポートメモリのＦＯＲ発生回路
１１２ａとして用いられることも可能であるが、第６図
に示されるような構成の論理設定回路をリセットするた
めに用いられることも望ましい。第６図は、第２図およ
び第３図で示される内部リセット回路によってリセット
されることが望ましい論理設定回路の一例を示す回路図
である。

第６図を参照して、この論理設定回路は、電源ＶＣＣと
接地ＧＮＤとの間に設けられる、ＮチャネルＭＯＳトラ
ンジスタＱ７およびＰチャネルＭＯＳトランジスタＱ８
の直列接続によって構成されるインバータ２６と、前記
インバータ２６の入力端と接地ＧＮＤとの間に並列に設
けられる、ＮチャネルトランジスタＱ５．Ｑ６．および
コンデンサＣ２とを含む。トランジスタＱ６と電源ｖｃ
。との間にはヒユーズ８が設けられ、トランジスタＱ６
のゲートはインバータ２６の出力端、すなわち、トラン
ジスタＱ７およびＱ８の接続点（ノード７）に接続され
、トランジスタＱ５のゲートには上記内部リセット回路
の出力信号φＰｏｔが与えられる。この論理設定回路の
出力は前記ノード７から取出される。

このようなヒユーズを用いた論理設定回路は、ＲＡＭや
ＥＰＲＯＭ等において実際に使用されるべきメモリセル
アレイを設定するために多く用いられる。ＲＡＭやＥＰ
ＲＯＭ等は、通常使用されるべきメモリセルアレイとと
もに、予備のメモリセルアレイを含む場合が多い。この
予備のメモリセルアレイは、ＬＳＩの歩留り低下等を防
止するために用いられる冗長回路であり、通常使用され
るべきメモリセルアレイの一部に欠陥がある場合に、欠
陥があるメモリセルアレイに代わって用いられる。した
がって、このようなＲＡＭやＥＦＲＯＭ等の使用開始時
（電源投入時）には欠陥のあるメモリセルアレイが不能
化され、その代わりに用いられる予備のメモリセルアレ
イが能動化されるように、各メモリセルアレイに使用／
非使用を指示する信号を与える必要がある。

そこで、上述のような半導体記憶装置は、各メモリセル
アレイごとに設けられる、前記指示信号を出力する論理
設定回路を含む。このような論理設定回路は、一般に、
第６図に示されるように、ヒユーズを含む。前記論理設
定回路は、このヒユーズが切断されているか否かによっ
て、電源投入後、使用または非使用のいずれかを指示す
る信号を出力するように構成される。上述のような半導
体記憶装置の製造後の機能テストにおいて、本来使用さ
れるべきメモリセルアレイの一部に欠陥があることが確
認されると、各メモリセルアレイの使用／非使用の設定
状態に従って、上記論理設定回路内のヒユーズが選択的
に切断される。

たとえば、第６図に示される論理設定回路においてヒユ
ーズ８が切断されていれば、電源が投入されてもノード
６の電位は上昇せずローレベルである。したがって、イ
ンバータ２６の出力であるノード７の電位はトランジス
タＱ８の導通によってハイレベルとなる。一方、ノード
７の電位はトランジスタＱ６のゲートにも付与されるた
め、電源投入後ノード６の電位はトランジスタＱ６の導
通によって接地ＧＮＤの電位（ローレベル）に固定され
る。この結果、ノード７の電位は電源投入後、使用また
は非使用を指示するハイレベルに保持される。

したがって、ヒユーズ８が切断されている場合に電源投
入後ノード７の電位が確実にハイレベルとなるには、電
源投入時にノード６の電位が必ずローレベルである必要
がある。しかし、トランジスタＱ６が導通しない限りノ
ード６には、接地電位が付与されないためノード６の電
位が電源投入時に必ずしも、トランジスタＱ８を導通さ
せることができるのに十分な低電位となっているとは限
らない。そこで、電源投入直後にノード６の電位を強制
的に接地電位にするため、すなわち、リセットするため
に、上述の内部リセット回路が出力するハイレベルのワ
ンショットパルスを受けて導通ずるトランジスタＱ５が
設けられる。つまり、電源投入後内部リセット回路から
ハイレベルのワンショットパルスが与えられると、トラ
ンジスタＱ５は前記ワンショットパルスを受けている期
間だｌす導通して、ノード６の電位を接地ＧＮＤの電位
に強制する。したがって、ノード６の電位が電源投入時
に何らかの原因で本来とるべきでないレベルまで上昇し
ていても、電源投入後すぐに本来のレベルに補償される
。この結果、ノード７からは正しい指示信号が得られ、
メモリセルアレイの使用／非使用の設定が正しく行なわ
れる。

さて、リセットされるべきノード６と、第２図に示され
る内部リセット回路の出力電位の立上がりタイミングを
決定するノード１と比較すると、ノード６はＮチャネル
ＭＯＳトランジスタＱ５゜Ｑ６およびコンデンサＣ２を
各々介して接地ＧＮＤに接続されるのに対し、ノード１
はＮチャネルＭＯ３）ランジスタＱ１およびＱ２を介し
て各々接地ＧＮＤに接続される一方、コンデンサＣ１を
介して電源ＶＣＣに接続される。したがって、トランジ
スタＱ５およびＱ６のしきい値電圧やチャネル長等の特
性が、各々、トランジスタＱ１およびＱ２のそれらと等
しければノード１の電位は電源ＶＣＣの電位に引込まれ
やすくノード６の電位は接地ＧＮＤの電位に引込まれや
すい。つまり、ノード１はノード６に比較して高電位に
なりやすい。このため、電源投入後において、内部リセ
ット回路のノード１の電位がローレベルであれば、論理
設定回路のノード６の電位もローレベルである。ここで
、ノード６の電位がローレベルであれば、この論理設定
回路をリセットする必要はない。

さて、電源投入後、ＮＯＲゲート３の出力が確実に立上
がるためには、内部クロック信号φＣＬにが立下がった
ときにノード２の電位がローレベルとなっている必要が
ある。このためには、内部クロック信号φ。１．の立下
がり時に、トランジスタＱ３をＯＮ状態にすべくノード
１の電位がハイレベルとなっていなければならない。し
たがって、内部クロック信号φＣＬＫの立下がり時に、
ノード１の電位がまだローレベルにあると、トランジス
タＱ３が十分にＯＮ状態にならずＮＯＲゲート３から十
分なリセットパルスが出力されない場合がある。しかし
、上述のように本実施例においてはノード１がローレベ
ルであるときにはリセットされるべきリード６は必ずロ
ーレベルにある。

したがって、このような場合には、たとえ十分なリセッ
トパルスが出力されなくとも、リセットされるべき回路
に結合される機能部に誤動作は生じない。

逆に、電源投入後においてノード６の電位がハイレベル
であればノード１の電位もハイレベルである。したがっ
て、電源投入によってノード６の電位がハイレベルにな
ると、すなわち、ノード６がリセットされる必要のある
電位となると、内部リセット回路からは上述のようにし
て電源電位の立上がり速度にかかわらずハイレベルのワ
ンショットパルスが十分に出力される。

以上のように、ノード１がノード６よりも高電位になり
やすく設定されることによって、内部クロック信号の立
下がり時にリセットされるべきノードがリセットを必要
とする状態にあれば、内部リセット回路からワンショッ
トパルスが確実に出力される。

一般に、内部クロック信号を必要とする半導体集積回路
装置は、電源投入後の内部クロック信号の最初の立下が
りに応答して動作を開始するように構成される。したが
って、第２図に示される内部リセット回路は、装置の動
作開始後にノード１の電位がいかなる電位にあろうとも
リセットされるべきノード６の電位を本来のレベルに補
償することができる。

なお、リセットされるべきノード６の高電位へのなりや
すさと、内部リセット回路の出力電位の立上がりタイミ
ングを決定する内部リセット回路の内部ノード１の高電
位へのなりやすさとのバランスは、上記例のように、こ
れら各ノードと高電位側電位および低電位側電位との間
の結合容量の０′無や、これら各ノードに低電位側電位
（または高電位側電位）を供給すべく接続されるトラン
ジスタの特性等を制御することによって制御可能である
。しかし、これら各ノードの特性は、これら各ノードに
接続されるすべての回路素子の特性に影響を受ける。し
たがって、上記制御の容易さという点から、内部リセッ
ト回路およびこれによってリセットされるべき回路の構
成は、これら各ノードに関して類似していることが望ま
しい。たとえば上記実施例では、コンデンサＣ１および
Ｃ２ならびにヒユーズ８を除去した場合の、内部リセッ
ト回路のノード１に関する構成と、論理設定回路のノー
ド６に関する構成とは同一である。

したがって、第１図に示されるＦＯＲ発生回路１１２ａ
として用いられる内部リセット回路における、ワンショ
ットパルスの発生タイミングを決定するノード１に関す
る構成は、カラーレジスタ１１３およびライトマスクレ
ジスタ１１４の各々におけるリセットされるべきノード
に関する構成に類似していることが望ましい。

第７図は、電源投入直後にリセットされるべきラッチ回
路の一例を示す回路図であり、第１図におけるカラーレ
ジスタ１１３およびライトマスクレジスタ１１４の各々
におけるリセットされるべきノード付近の回路構成を示
す。第７図を参照して、このラッチ回路は、Ｎチャネル
ＭＯ３）ランジスタＱ１４．Ｑ１５．およびＱ１７と、
ＰチャネルＭＯＳトランジスタＱ１６および０１８と、
コンデンサＣ４とを含み、第６図に示される論理設定回
路においてヒユーズ８に代えてＰチャネルＭＯＳトラン
ジスタＱ１６が設けられた構成をなす。つまり、トラン
ジスタＱ１６のゲートはトランジスタＱｉ５のゲートに
接続されて、このラッチ回路の出力端である、トランジ
スタＱ１７および０１８の接続点の電位を受ける。この
ラッチ回路においては、トランジスタＱ１６が導通しな
い限り、ノード１４（第６図に示される論理設定回路の
ノード６に相当する）への電源ＶＣＣの電位の伝達経路
が形成されない。したがって、電源投入後、このラッチ
回路の出力は、本来ハイレベルになるべきであるが、ノ
ード１４の電位が何らかの原因で上昇している可能性が
あるため、ノード１４の電位は電源投入後ローレベルに
リセットされる必要がある。そこで、第６図の論理設定
回路がリセットされる場合と同様に、トランジスタＱ１
４が電源投入後、内部リセット回路からのハイレベルの
ワンショットパルスを受りて導通してノード１４の電位
を接地電位に強制する。

第８図は、上記ラッチ回路をリセットするための好まし
い内部リセット回路の一構成例を示す回路図であり、本
発明の他の実施例を示す。第８図を参照して、この内部
リセット回路は、第２図に示されるそれと異なり、ノー
ド１と電源ＶＣｅとの間にＰチャネルＭＯＳトランジス
タＱ１１が付加される。トランジスタＱｌｌのゲートは
トランジスタＱ２のゲートと共通接続される。つまり、
トランジスタＱ２およびＱｌｌはインバータ２７を構成
する。これは、リセットされるべきラッチ回路のノード
１４に関する回路構成に、内部リセット回路のノード１
に関する回路構成を同一にして、ノード１の高電位への
なりやすさとリセットされるべきノード１４の高電位へ
のなりやすさとの差を制御しやすくするためである。

この内部リセット回路において、インバータ３の一方の
入力端２の電位がローレベルとなればトランジスタＱ１
１がＯＮ状態、トランジスタＱ２がＯＦＦ状態となって
、ノード１にはコンデンサＣ１およびトランジスタＱ１
１によって電源電位が伝達される。つまり、トランジス
タＱ１１は、ノード１に高電位を確実に供給する役割を
果たす。

したがって、この内部リセット回路の基本的な動作は第
２図に示される内部リセット回路の場合と同様であり、
電源電位の立上がり速度が遅い場合でも確実にワンショ
ットパルスを発生する。

さらに、内部リセット回路においてノード１と電源ＶＣ
Ｃとの間にコンデンサＣ１が設けられる一方、リセット
されるべき回路においてはリセットされるべきノードと
接地ＧＮＤとの間にコンデンサＣ４が設けられるため、
ノードｌに接続される他の回路素子とノード１４に接続
される他の回路素子の特性とが同一であれば、ノード１
はノード１４に比ベハイレベルになりやすい。したがっ
て、内部クロック信号φＣ１にの立下がり時にノード１
の電位がハイレベルでない場合にはリセットされるべき
ノード１４は必ずローレベルであるため、トランジスタ
Ｑ１４に十分なワンショットパルスが付与されなくとも
ノード１５の電位を受けて動作する回路部が誤動作する
ことはない。

第１図のデュアルポートメモリにおいてリセットされる
べきカラーレジスタ１１３およびライトマスクレジスタ
１１４は、第７図に示されるような構成の、データを一
時記憶するラッチ機能を有する回路部である。したがっ
て、第１図のデュアルポートメモリにおけるＦＯＲ発生
回路１１２ａとしては、第８図に示される構成の内部リ
セット回路が用いられることが望ましい。

なお、上記実施例においては、リセットされるべきノー
ドのリセット時の電位はローレベルであったが、逆にハ
イレベルである場合にも本発明に係る内部リセット回路
は適用可能である。また、上記実施例における内部リセ
ット回路は、すべてハイレベルのワンショットパルスを
出力するように構成されたが、リセットされるべき回路
の構成に応じて、上記内部リセット回路の出力段にもう
１段インバータを設けるなどしてローレベルのワンショ
ットパルスを出力するように構成されてもよい。

［発明の効果］ 以上のように、本発明によれば装置の動作開始時に、リ
セット信号を、内部クロックに同期させて必要に応じて
確実に発揮させることによって、電源の立上がり時間に
かかわらず内部ノードのリセットが可能になる。このた
め、従来よりも内部回路が確実にリセットされ、リセッ
ト不良による装置の誤動作が回避される。したがって、
本発明によれば半導体集積回路装置の信頼性が向上され
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデュアルポートメモリ
の概略ブロック図、第２図および第３図は第１図のデュ
アルポートメモリに用いられる内部リセット回路の一例
を示す回路図、第４図および第５図は第２図および第３
図で示される内部リセット回路の動作を説明するための
タイミングチャート図、第６図は第２図および第３図で
示される内部リセット回路によってリセットされること
が望ましい論理設定回路の回路図、第７図は内部リセッ
ト回路によってリセットされるべきラッチ回路の一例を
示す回路図、第８図は本発明の他の実施例として第７図
に示されるラッチ回路をリセットすることが望ましい内
部リセット回路の一例を示す回路図、第９図は従来の内
部リセット回路を備えたデュアルポートメモリの概略ブ
ロック図、第１０図および第１２図は従来の内部リセッ
ト回路の構成を示す回路図、第１１図および第１３図は
従来の内部リセット回路の動作を説明するためのタイミ
ングチャート図である。 図において、１．　２．　５〜７，１４．および１５は
ノード、３はＮＯＲゲート、４，２０．　　および２１
は遅延回路、Ｑ１〜Ｑ３．Ｑ５〜Ｑ７．Ｑ１４、Ｑ１５
．Ｑ１７．Ｑ１９．Ｑ２２．Ｑ２３゜Ｑ２５．Ｑ２７．
およびＱ２９はＮチャネルＭＯＳトランジスタ、Ｑ４．
Ｑ８．Ｑｌｌ、Ｑ１６゜Ｑ１８．Ｑ２０．Ｑ２１．Ｑ２
４．Ｑ２６．およびＱ２８はＰチャネルＭＯＳトランジ
スタ、２２〜２７はインバータ、ＣＩ、Ｃ２，Ｃ４およ
びＣ５はコンデンサ、１１１はタイミングジェネレータ
、１１２ａおよび１１２ｂはＰＯＲ発生回路である。 なお、 図中、 同一符号は同一または相当部分を 示す。 大音 嵩６図 ８：ヒュースパ ２６　：イン／ぐ−７ Ｃ２：コンデ〉マ ＱＳ−Ｑ７：Ｎ子ヤネ）しｈｏｓトランジス７Ｑ８　：
　Ｐｆｖ％ｌしＭＯＳ）ランジス７Ｑ１０．ＱＩＳ　　
ＱＬｌ：Ｎテマネ１しＭＯＳ）ランうＣ（７ＱＩ６．Ｑ
Ｉ８°ＰＦｙ才ＩＬＭＱＳ）ランシス７Ｃ４，フ〉デ〉
す 萬８図 Ｑｌｌ　：　Ｐ子マネ１しＭＯＳトランシＺ７ＱＩ２：
　Ｎテマ和しＭＯＳ　）ランジス７２２−２４：インバ
ー７ Ｃ５：　コ〉テ゛ンサ ＱＩＱ＋ＮテマネレＭＯ５）う〉シス７第１１図

Claims (1)

1. 【特許請求の範囲】 内部クロック信号に従って動作する半導体集積回路装置
   であって、 電源電位に結合され、かつ、電源投入に応じて前記電源
   電位の変化に追随した電位変化を受ける第１のノードと
   、 前記第１のノードの電位の変化に寄与するように、前記
   第１のノードに結合される第１の回路素子手段と、 電源投入後の前記第１のノード上の予め定める電位と、
   内部クロック信号とに応答してリセット信号を発生する
   リセット信号発生手段と、 第２のノードを有し、前記第２のノードの電位に応答し
   て機能する機能素子手段と、 前記リセット信号発生手段によって発生された前記リセ
   ット信号に応答して、前記第２のノードを、前記機能素
   子手段をリセット状態にするのに必要な電位に強制する
   手段と、 前記第２のノードの電位の変化に寄与するように、前記
   第２のノードに結合される第２の回路素子手段とを備え
   、 電源投入後も前記リセット信号発生手段によりリセット
   信号が発生されないとき、前記第２のノードの電位が前
   記機能素子手段をリセットするのに必要な電位になるよ
   うに、前記第１の回路素子手段の前記第１のノード電位
   変化に寄与する度合と、前記第２の回路素子手段の前記
   第２のノードの電位変化に寄与する度合を異ならせた、
   半導体集積回路装置。