DE4041945C2

DE4041945C2 - Integrierte Halbleiterschaltung

Info

Publication number: DE4041945C2
Application number: DE4041945A
Authority: DE
Inventors: Toshiyuki Ogawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-12-28
Filing date: 1990-12-27
Publication date: 1997-11-20
Anticipated expiration: 2010-12-28
Also published as: JPH03203088A; DE4041945A1; JP2724893B2; US5177375A

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine integrierte Halbleiterschaltung mit einer Ini tialisierungseinrichtung zum Initialisieren interner Schaltungen beim Einschalten einer Spannungsversorgung.

Eine Halbleiterspeichereinrichtung wie ein DRAM (dynamischer Di rektzugriffsspeicher) oder EPROM (löschbarer programmierbarer Festwertspeicher) weist eine interne Schaltung auf, die beim Be ginn des Betriebes zurückgestellt werden sollte. Eine derartige Rückstellung umfaßt die Initialisierung eines internen Registers oder eines steuernden Redundanzschaltkreises. Zu diesem Zweck ist die in der Einrichtung gebildete Schaltung eine interne Rückstellschaltung. Die interne Rückstellschaltung erzeugt einen Einzelimpuls, wenn eine externe Versorgungsspannung, die die Halbleiterspeichereinrichtung treibt, eingeschaltet wird und legt diesen an einen vorbestimmten internen Schaltkreis an, wo durch eine "Initialisierung" der vorbestimmten internen Schal tung ausgeführt wird.

Fig. 9 stellt ein schematisches Blockschaltbild eines Dual-Port-Speichers dar, einer der integrierten Halbleiterspeichereinrich tungen mit internen Rückstellschaltungen. Der Dual-Port-Speicher weist ein direkt adressierbares Speicherzellenfeld mit Speicher zellen, die in Form einer Matrix angeordnet sind, und ein se riell ansprechbares Datenregister auf. Dieser Speicher kann bei spielsweise als Bildspeicher eines Videorecorders verwendet wer den.

In Fig. 9 weist das Speicherzellenfeld 101 4 Subspeicherzellen felder auf, die jeweils eine Mehrzahl (= 512×512) von in 512 Zeilen und 512 Spalten angeordneten Speicherzellen enthalten. Ein Adreßpuffer 102 empfängt extern angelegte Adreßsignale A0-A8. Ein Zeilendekoder 103 empfängt Adreßsignale vom Adreßpuffer 102, um eine Zeile des Speicherzellenfeldes 101 auszuwählen. Ein Spaltendekoder 104 empfängt die Adreßsignale vom Adreßpuffer 102, um eine Spalte des Speicherzellenfeldes 101 auszuwählen. Die Daten in den vom Zeilendekoder 103 und Spaltendekoder 104 ausgewählten Speicherzellen werden über einen Leseverstärker und I/O-Steuerschaltkreis 105 und einen I/O-Puffer 106 an einen Datenein-/ausgabeanschluß r abgegeben. Die an den Datenein-/aus gabeanschluß r angelegten 4-Bit-Daten WIO₀-WIO₃ werden über den I/O-Puffer 106 und den Leseverstärker-I/O-Steuerschaltkreis 105 in die Speicherzellen eingegeben, die vom Zeilendekoder 103 und Spaltendekoder 104 in jedem der vier Subspeicherzellenfelder ausgewählt worden sind.

Ein Datenregister 107 umfaßt eine Mehrzahl von Registern, die in einer Zeile angeordnet sind. Das Datenregister 107 und das Spei cherzellenfeld 101 übertragen zwischen ihnen zu schreibende oder zu lesende Daten in Speicherzellen, die im Speicherzellenfeld 101 in einer Zeile angeordnet sind. Ein Adreßzeiger 108 stellt die vom Adreßpuffer 102 angelegten Adreßsignale zum Anlegen an einen seriellen Datenselektor 109 ein. Der serielle Datenselek tor 109 empfängt die vom Adreßzeiger 108 eingestellten Adreßda ten, um 512 Register im Datenregister 107 auszuwählen. Dieser serielle Datenselektor 109 weist ein Schieberegister, das se quentiell 512 Register im Datenregister 107 auswählt, oder einen Dekoder, der 512 Register im Datenregister 107 in Abhängigkeit von den Adreßsignalen auswähle, auf. Ein serieller I/O-Puffer 110 überträgt serielle Ein-/Ausgabedaten SIO₀-SIO₃ zwischen dem serielle Datenselektor 109 und einem Datenein-/ausgabeanschluß. Ein Taktsignalgenerator 111 empfängt ein externes Zeilenadreß-Abtastsignal RAS, ein Spaltenadreß-Abtastsignal CAS, ein Bit schreib-/Schreibaktivierungssignal WB/WE, ein Datenübertragungs- /ausgabeaktivierungssignal DT/OE, ein Seriellsteuersignal SC und ein Seriellaktivierungssignal SE, um verschiedene Taktsignale zur Steuerung des Betriebes eines jeden Teiles zu erzeugen.

Ein Farbregister 113 speichert zeitweise die über den I/O-Puffer 106 an den Datenein-/ausgabeanschluß r angelegten Daten und legt die zeitweise gespeicherten Daten an den I/O-Puffer 106 an.

Ein Schreibmaskenregister 114 speichert zeitweise ein Maskenbit-Anweisungssignal, das in den Daten enthalten ist, die über den I/O-Puffer 106 an den Datenein-/ausgabeanschluß r angelegt wer den und legt das zeitweise gespeicherte Maskenbit-Anweisungssi gnal an den I/O-Puffer an. Das Maskenbit-Anweisungssignal gibt an, ob die an den Datenein-/ausgabeanschluß r angelegten Daten in die Speicherzelle geschrieben werden oder nicht.

Zu Beginn des Betriebes des Dual-Port-Speichers sollten das oben beschriebene Farbregister 113 und das Schreibmaskenregister 114 keine Daten halten. Daher müssen das Farbregister 113 und das Maskenregister 114 beim Anlegen der externen Versorgungsspannung Vcc (im weiteren als "Einschalten" bezeichnet) zurückgesetzt werden. Daher weist der Dual-Port-Speicher einen POR- (Power-On- Reset Signal, Einschaltrückstellsignal-) Erzeugerschaltkreis 112b auf, der eine interne Rückstellschaltung darstellt.

Der POR-Erzeugerschaltkreis 112b gibt ein Einzelimpuls-POR aus, um das Farbregister 113 und das Schreibmaskenregister 114 beim Einschalten zurückzustellen.

Fig. 10 zeigt ein Schaltbild einer allgemeinen Anordnung für eine oben beschriebene interne Rückstellschaltung.

Bezüglich Fig. 10 weist die interne Rückstellschaltung einen mit einem N-Kanal MOS-Transistor Q19 in Reihe geschalteten Kondensa tor C5, die zusammen zwischen eine Versorgungsspannung Vcc und Masse GND geschaltet sind, einen Verzögerungsschaltkreis 20, einen Verriegelungsschaltkreis aus einer antiparallelen Schal tung der Inverter 22 und 23 zwischen dem Knoten von Kondensator C5 und Transistor Q19 und der Verzögerungsschaltkreis 20, und eine Reihenschaltung des Inverters 24 und des Verzögerungs schaltkreises 21 zwischen dem Verzögerungsschaltkreis 20 und dem Gate des Transistors Q19 auf. Das Ausgangssignal Φ_POR des internen Rückstellschaltkreises wird am Ausgang des Inverters 24 abgenom men.

Unter Bezugnahme auf die Fig. 11 wird nun der Betrieb des inter nen Rückstellschaltkreises beschrieben. Fig. 11 stellt ein Zeit diagramm zur Erläuterung des Betriebes des internen Rückstell schaltkreises dar.

Wird die Spannungsversorgung eingeschaltet, so steigt das Poten tial der Versorgungsspannung Vcc wie in Fig. 11(a) gezeigt an. Dieser Potentialanstieg wird über den Kondensator C5 an den Ein gang des Inverters 22 weitergegeben. Folglich steigt das Poten tial am Verbindungspunkt (Knoten 16) zwischen den Eingängen der Inverter 22 und 23 auf einen hohen Pegel an, wie in Fig. 11(b) dargestellt ist. Demgegenüber beginnt das Potential am Ausgang des Inverters 22, der von der Versorgungsspannung Vcc getrieben wird, beim Einschalten der Spannungsversorgung zu steigen (siehe Fig. 11(c)). Da das Potential am Eingang des Inverters, d. h. das Potential am Knoten 16 sofort einen hohen Pegel erreicht, fällt das Potential am Ausgang des Inverters 22 als Reaktion hierauf sofort auf einen niedrigen Pegel ab. Der Potentialpegel "L" (lo gisch niedrig) des Ausganges des Inverters 22 wird vom Inverter 23 invertiert und an den Eingang des Inverters 22 angelegt. Folglich wird der Potentialpegel des Knotens 16 auf "H" fixiert, so daß am Knoten 17 ein Pegel logisch "L" verriegelt wird. Der Knoten 17 stellt einen Verbindungspunkt zwischen den Ausgängen der Inverter 22 und 23 dar.

Nachdem das Potential des Knotens 17 durch den Verzögerungs schaltkreis 20 verzögert worden ist, wird es an den Inverter 24 eingegeben. Daher erscheint das Potential am Knoten 17 am Ein gang 18 des Inverters 24 mit einer Verzögerung τ1, wie in Fig. 11(d) dargestellt ist. Da der Inverter 24 das Ausgangspotential des Verzögerungsschaltkreises 20 invertiert, steigt das Aus gangspotential des Inverters, d. h. das Rückstellsignal Φ_POR der internen Rückstellschaltung beim Einschalten der Spannungsver sorgung, wie in Fig. 11(e) gezeigt, auf einen hohen Pegel an.

Das Ausgangssignal des Inverters 24 wird an die vorbestimmte interne Schaltung angelegt und ferner vom Verzögerungsschalt kreis 21 um eine Verzögerungszeit τ2 verzögert. Das verzögerte Ausgangssignal wird an das Gate 19 des Transistors Q19 angelegt. Das Potential am Gate 19 des Transistors Q19 erreicht entspre chend den hohen Pegel um die Verzögerungszeit τ2 des Verzöge rungsschaltkreises 21 später als das Ausgangspotential des Inverters 24, wie in Fig. 11(f) gezeigt ist.

Erreicht das Potential am Gate 19 einen hohen Pegel, so leitet der Transistor Q19. Folglich fällt das Potential am Knoten 16 als Reaktion auf ein niedriges Potential der Masse GND vom hohen auf niedrigen Pegel ab. Das Potential am Knoten 16 wird nämlich, nachdem es einmal beim Einschalten der Spannungsversorgung einen hohen Pegel erreicht hat, entsprechend der Summe der Verzöge rungszeiten τ1 und τ2 der Verzögerungsschaltkreise 20 bzw. 21 auf hohem Pegel gehalten. Anschließend erreicht das Potential einen niedrigen Pegel (siehe Fig. 11(b)).

Wenn das Potential am Knoten 16 den niedrigen Pegel erreicht hat, steigt das Potential am Knoten 17 durch die Invertierung im Inverter 22 vom niedrigen auf einen hohen Pegel an. Zu diesem Zeitpunkt werden die Logikpegel "L" und "H" an den Knoten 16 und 17 durch die Inverter 22 bzw. 23 verriegelt. Das Potential er reicht am Knoten 17 kurz nach dem geringen Anstieg beim Ein schalten der Spannungsversorgung einen niedrigen Pegel und steigt dann als Reaktion auf das Potential mit niedrigem Pegel am Knoten 16 auf einen hohen Pegel an (siehe Fig. 11(c)).

Das Potential am Knoten 17 wird, wie oben beschrieben worden ist, vom Verzögerungsschaltkreis 20 verzögert und dann vom In verter 24 invertiert. Daher steigt nach dem Einschalten der Spannungsversorgung das Potential am Eingang 18 des Inverters 24 um die Verzögerungszeit τ1 später als das Potential am Knoten 17 an (Fig. 11(d)). Das Ausgangssignal Φ_POR des Inverters 24 steigt mit dem Einschalten der Spannungsversorgung auf einen hohen Pegel an und fällt dann auf niedrigen Pegel ab, nachdem es für eine der Verzögerungszeit τ1 entsprechende Zeitspanne auf hohem Pegel gehalten worden ist (Fig. 11(e)).

Das Ausgangssignal des Inverters 24 wird über den Verzögerungs schaltkreis 21 an das Gate 19 des Transistors Q19 rückgekoppelt. Wie in Fig. 11(f) gezeigt ist, erreicht das Potential am Gate 19 des Transistors Q19 beim Einschalten der Spannungsversorgung entsprechend für eine bestimmte Zeitspanne einmal einen hohen Pegel und sinkt dann auf niedrigen Pegel ab. Fällt das Potential am Gate 19 von einem hohen auf niedrigen Pegel ab, so ist der Transistor Q19 leitend, bis er erneut sperrt. Das Potential am Knoten 16 ist jedoch als Reaktion auf das am Knoten 17 verrie gelte Potential mit hohem Pegel im weiteren auf niedrigem Pegel fixiert. Nachdem die Potentiale am Knoten 16, Gate 19 und Aus gang des Inverters 24 beim Einschalten vom hohen Pegel auf nied rigen Pegel abgefallen sind, werden sie folglich auf niedrigem Pegel gehalten. Nachdem die Potentiale am Knoten 17 und Eingang 18 des Inverters 24 beim Einschalten der Spannungsversorgung auf hohen Pegel angestiegen sind, werden sie auf hohem Pegel gehal ten.

Als Folge derartiger Operationen einer oben beschriebenen inter nen Rückstellschaltung erreicht das Signal für kurze Zeit einen hohen Pegel, d. h. vom Inverter 24 wird beim Einschalten der Spannungsversorgung ein Einzelimpuls abgegeben. Der Einzelimpuls stellt hierbei ein Einschaltrückstellsignal Φ_POR zum Rückstellen der internen Schaltung dar.

Wie oben angeführt worden ist, weist eine in einer integrierten Halbleiterschaltung gebildete herkömmliche interne Rückstell schaltung eine Struktur auf, so daß ein Einzelimpuls durch Ver wendung des Anstieges der Versorgungsspannung ausgegeben wird, wodurch folgende Probleme auftreten. Diese Schwierigkeiten wer den unter Bezugnahme auf die Fig. 12 und 13 beschrieben, wobei die in Fig. 10 dargestellte interne Rückstellsignalschaltung als Beispiel herangezogen wird. Fig. 12 ist ein Schaltbild, das die in Fig. 10 dargestellte interne Rückstellschaltung detaillierter zeigt. Fig. 13 zeigt ein Zeitdiagramm zur Erläuterung der Opera tionen der internen Rückstellschaltung der Fig. 10, falls die Versorgungsspannung nach dem Einschalten nur langsam ansteigt. Bezüglich Fig. 12 weisen die Inverter 22, 23 und 24 jeweils eine Reihenschaltung des P-Kanal MOS-Transistors Q26 und des N-Kanal MOS-Transistors Q27, des P-Kanal MOS-Transistors Q24 und des N-Kanal MOS-Transistors Q25 bzw. des P-Kanal MOS-Transistors Q28 und des N-Kanal MOS-Transistors Q29 auf, wobei jeder Transistor zwischen einer Versorgungsspannung Vcc und Masse GND gebildet ist.

Die oben beschriebenen Operationen der in Fig. 10 dargestellten internen Rückstellschaltung entsprechen einem schnellen Anstieg der Versorgungsspannung, nachdem die Spannungsversorgung einge schaltet worden ist. Die Anstiegsrate der Versorgungsspannung nach dem Einschalten der Spannungsversorgung variiert jedoch in Abhängigkeit von der Kapazität der zu treibenden integrierten Schaltung.

Steigt beispielsweise, wie in Fig. 13(a) gezeigt, die Spannungs versorgung nach dem Einschalten sehr langsam an (benötigt z. B. mehr als 100 ms), so beginnt auch das Potential am Knoten 16, der über den Kondensator C5 in Fig. 12 die Versorgungsspannung erhält, langsam anzusteigen (siehe Fig. 13 (b)). Damit steigt das Potential am Knoten 16 nicht sehr schnell auf einen Pegel an, der den Transistor Q27 im Inverter 22 vollständig durchschaltet. Damit leitet im Inverter 22 nach dem Einschalten der Spannungs versorgung der Transistor Q26 für eine lange Zeit. Damit steigt das Potential am Ausgang des Inverters, d. h. das Potential am Knoten 17 als Reaktion auf das Potential der Versorgungsspannung Vcc nur langsam (siehe Fig. 13 (c)). Das Potential am Eingang 18 des Inverters 24 steigt ebenfalls langsam an (Fig. 13 (d)). Das Potential am Eingang 18 wird nämlich auf niedrigem Potential gehalten, wodurch der Transistor Q28 im Inverter 24 nach dem Einschalten der Versorgungsspannung für eine lange Zeit leitet. Folglich steigen auch das Ausgangspotential des Inverters 24 und das Potential am Gate 19 des Transistors Q19 mit einem Anstieg der Versorgungsspannung langsam an (siehe Fig. 13(e) bzw. 13(f)).

Wenn das Potential am Gate 19 des Transistors Q19 die Schwellen spannung des Transistors Q19 erreicht, so leitet der Transistor Q19 und senkt das Potential am Knoten 16 auf den niedrigen Pegel der Masse GND ab. Während das Potential am Knoten 16 nach dem Einschalten der Spannungsversorgung allmählich ansteigt, wird es kurzzeitig auf niedrigen Pegel gezogen, bevor es auf hohen Pegel ansteigt.

Wird das Potential am Knoten 16 auf niedrigen Pegel gezogen, so leitet der Transistor Q26 im Inverter 22 besser. Als Folge davon steigt das Potential am Knoten 17 auf die zu diesem Zeitpunkt bestehende Versorgungsspannung und anschließend ungefähr mit derselben Rate wie das Spannungsversorgungspotential an und er reicht entsprechend einen hohen Pegel. Die Potentialänderung des Knotens 17 erscheint mit der Verzögerungszeit τ1 am Eingang 18 des Inverters 24, wodurch sich das Potential am Eingang 18 in ähnlicher Weise auf das Potential am Knoten 17 ändert. Als Folge hiervon erreicht das Potential am Eingang 18 die Schwellenspan nung des Inverters 24, wodurch das ansteigende Ausgangspotential des Inverters 24 auf niedrigen Pegel gezogen wird. Folglich steigt das Ausgangspotential des Inverters 24 nach dem Einschal ten der Spannungsversorgung allmählich an. Die Anstiegsrate ist jedoch so niedrig, daß das Ausgangspotential vor dem Ansteigen auf hohen Pegel auf niedrigen Pegel gezogen wird. Diese Aus gangspotentialänderung des Inverters 24 erscheint mit der Ver zögerung τ2 im Verzögerungsschaltkreis 21 am Gate 19 des Tran sistors Q19. Das Potential am Gate 19 des Transistors Q19 ändert sich entsprechend in ähnlicher Weise wie das Ausgangspotential des Inverters 24. Während das Potential am Gate 19 nach dem Ein schalten der Spannungsversorgung auf die Schwellenspannung des Transistors Q19 ansteigt, erreicht es nämlich kurz darauf einen niedrigen Pegel, um den Transistor Q19 zu sperren.

Da der Transistor Q25 als Reaktion auf das am Knoten 17 verrie gelte Potential hohen Pegels in einem leitenden Zustand gehalten wird, nachdem der Transistor Q19 gesperrt worden ist, werden die Potentiale am Knoten 16, Gate 19 und dem Ausgang des Inverters 24 auf einem niedrigen Pegel gehalten, und die Potentiale am Knoten 17 und Eingang 18 erreichen einen hohen Pegel und werden gehalten.

Wie aus der oben angeführten Beschreibung ersichtlich ist, wird das Ausgangspotential des Inverters 24 nach dem Einschalten der Spannungsversorgung auf niedrigen Pegel gezogen, bevor es auf einen hohen Pegel ansteigt, falls die Anstiegsrate der Versor gungsspannung klein ist. Daher weist das Potential des Ausganges (Ausgangssignal Φ_POR dieser internen Rückstellschaltung) von dem Inverter 24 die Wellenform der Fig. 13(e) auf und besitzt somit nach dem Einschalten der Spannungsversorgung keinen Bereich mit hohem Pegel, wie dies in Fig. 11(e) der Fall ist.

Die vom Ausgangssignal der internen Rückstellschaltung, die ein Einzelimpulssignal mit hohem Pegel erzeugt, zurückzusetzende interne Schaltung wird für eine Zeitspanne zurückgesetzt, wenn ein Signal mit hohem Pegel von der internen Rückstellschaltung als Ergebnis eines Potentialpegels an einem vorbestimmten Knoten in diesem auf einen Pegel gezwungen worden ist, der in einem An fangszustand eingenommen werden soll. Um die interne Schaltung vollständig zurückzustellen, sollte damit ein solcher Einzelim puls mit einem Pegel und einer Dauer erzeugt werden, so daß der vorbestimmte Knoten vollständig auf den im Anfangszustand einzu nehmenden Pegel gezwungen wird. Ist die Anstiegsrate des Versor gungspotentiales nach dem Einschalten der Spannungsversorgung klein, so kann es manchmal vorkommen, daß kein ausreichender Einzelimpuls von der herkömmlichen internen Rückstellschaltung zum Rückstellen der internen Schaltung ausgegeben wird. Folglich ist es entsprechend einer herkömmlichen internen Rückstellschal tung möglich, daß eine interne Schaltung in Abhängigkeit von der Anstiegsrate der Versorgungsspannung nicht vollständig zurückge stellt wird, wodurch sich eine Fehlfunktion der Einrichtung er gibt.

Aus der DE 35 15 611 C2 ist noch eine integrierte Halbleiter schaltung zum Einstellen vorgegebener Startverhältnisse in einem Mikrorechner bekannt. Dabei tritt insbesondere das Problem auf, daß die Erzeugung von Taktsignalen durch integrierte Quarzoszil latoren nicht schnell genug im Vergleich mit dem Ansteigen einer Versorgungsspannung passiert. Daher wird vorgeschlagen, sowohl die Versorgungsspannung als auch die Taktsignale zu überwachen und bei einer ausreichenden Amplitude und Frequenz der Taktsi gnale ein Steuersignal zu erzeugen, während ein zweites Steuer signal bei einer ausreichenden Versorgungsspannung erzeugt wird. Die beiden Steuersignale werden in einem Verknüpfungsglied mit einander verknüpft, so daß dem Mikrorechner ein Rücksetzsignal gegeben werden kann.

Die Frage eines langsamen Anstieges der Versorgungsspannung wird jedoch nicht angesprochen. Der Schaltungsaufbau der Überwa chungsschaltungen wird nicht gegeben.

Aus der EP 0 150 480 A2 ist eine integrierte Halbleiterschaltung bekannt, bei der ein Einzelimpulssignal zum Zurücksetzen einer Schaltung abgegeben wird, wenn die Versorgungsspannung eine aus reichende Höhe erreicht.

Daher ist es Aufgabe der vorliegenden Erfindung, eine integrier te Halbleiterschaltung vorzusehen, bei der ein interner Schalt kreis unabhängig von der Anstiegsrate der Versorgungsspannung nach dem Einschalten der Versorgungsspannung zuverlässig zurück gesetzt werden kann.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiter schaltung mit den Merkmalen des Patentanspruches 1.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Entsprechend der integrierte Halbleiterschaltung kann ein inter ner Knoten unabhängig von der Anstiegszeit des Versorgungspoten tiales zurückgesetzt werden, indem in Synchronisation mit einem internen Taktsignal zuverlässig ein Rückstellsignal erzeugt wird, das vor dem Beginn des Betriebes der Einrichtung erforder lich ist. Damit wird die interne Schaltung zuverlässiger zurück gesetzt als die herkömmliche, um eine Fehlfunktion durch fehler haftes Rückstellen zu vermeiden, wodurch die Zuverlässigkeit der integrierte Halbleiterschaltung verbessert wird.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild eines Dual-Port-Speichers in Übereinstimmung mit einer Ausfüh rungsform der Erfindung;

Fig. 2 und 3 Schaltbilder, die ein Beispiel der internen Rück stellschaltung zur Verwendung im Dual-Port-Spei cher der Fig. 1 darstellen;

Fig. 4 und 5 Zeitdiagramme zur Erläuterung des Betriebes der in den Fig. 2 und 3 dargestellten internen Rückstell schaltung;

Fig. 6 ein Schaltbild eines Logikeinstellschaltkreises, der wunschgemäß von der internen Rückstellschal tung der Fig. 2 und 3 zurückgesetzt wird;

Fig. 7 ein Schaltbild, das ein Beispiel eines Verriege lungsschaltkreises darstellt, der von einer inter nen Rückstellschaltung zurückgesetzt werden soll;

Fig. 8 ein Schaltbild, das ein Beispiel einer internen Rückstellschaltung in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung darstellt, der den in Fig. 7 gezeigten Verriegelungsschalt kreis zurücksetzt;

Fig. 9 ein schematisches Blockschaltbild eines Dual-Port-Speichers, der eine herkömmliche interne Rück stellschaltung aufweist;

Fig. 10 und 12 Schaltbilder, die Anordnungen herkömmlicher interner Rückstellschaltungen darstellen; und

Fig. 11 und 13 Zeitdiagramme zur Erläuterung des Betriebes der herkömmlichen internen Rückstellschaltung.

Bezüglich Fig. 1 weist der Dual-Port-Speicher denselben Aufbau wie der in Fig. 9 gezeigte herkömmliche Dual-Port-Speicher auf. Im Unterschied zum herkömmlichen POR-Erzeugerschaltkreis 112b der Fig. 9 empfängt ein in diesem Dual-Port-Speicher gebildeter POR-Erzeugerschaltkreis 112a ein vom Taktsignalgenerator 111 in Abhängigkeit von beispielsweise einem externen Zeilenadreß-Ab tastsignal erzeugtes Taktsignal , um einen Rückstellimpuls Φ_POR zu erzeugen und dieses auszugeben. Die Anordnungen und Opera tionen der anderen Funktionsblöcke dieses Dual-Port-Speichers stimmen mit denen im Stand der Technik beschriebenen überein.

Fig. 2 ist ein Schaltbild, das ein Beispiel für die Anordnung der internen Rückstellschaltung zur Verwendung als POR-Erzeuger schaltkreis 112a der Fig. 1 zeigt.

Bezüglich Fig. 2 weist die interne Rückstellschaltung einen In verter 25 mit in Reihe geschaltetem Kondensator C1 und N-Kanal MOS-Transistor Q1 und in Reihe geschaltetem N-Kanal MOS-Transi stor Q3 und P-Kanal MOS-Transistor Q4 auf, wobei die beiden Reihenschaltungen zwischen Versorgungsspannung Vcc und Masse GND liegen. Der Verbindungspunkt zwischen dem Kondensator C1 und dem Transistor Q1 ist mit dem Eingang 1 des Inverters 25, d. h. den Gates der Transistoren Q3 und Q4 verbunden.

Diese interne Rückstellschaltung weist ferner einen N-Kanal MOS-Transistor Q2, der zwischen dem Eingang des Inverters 25 und Masse GND gebildet ist, ein NOR-Gatter 3 mit zwei Eingängen, das das Potential des Ausganges des Inverters 25, d. h. des Verbin dungspunktes der Transistoren Q3 und Q4 und das interne Taktsi gnal empfängt, und einen zwischen dem Ausgang des NOR-Gatters 3 und dem Gate 5 des Transistors Q1 gebildeten Verzögerungs schaltkreis 4 auf. Das Ausgangssignal Φ_POR des internen Rückstell transistors wird vom Ausgang des NOR-Gatters 3 abgenommen.

Unter Bezugnahme auf die Fig. 5 wird der Betrieb der oben ange führten internen Rückstellschaltung beschrieben, wenn die Ver sorgungsspannung beim Einschalten der Spannungsversorgung schnell ansteigt. Fig. 5 ist ein Zeitdiagramm zur Erläuterung des grundlegenden Betriebes der internen Rückstellschaltung der oben beschriebenen Anordnung. Wird die Spannungsversorgung ein geschaltet, so steigt das Potential der Versorgungsspannung Vcc wie in Fig. 5(a) gezeigt auf ein vorbestimmtes Potential (hoher Pegel) an. Mit dem Ansteigen des Potentiales der Versorgungs spannung Vcc steigt auch das Potential am Verbindungspunkt zwi schen dem Kondensator C1 und dem Transistor Q1, d. h. am Eingang (Knoten 1) des Inverters 25 mit etwa derselben Rate wie das Ver sorgungsspannung an (siehe Fig. 5(b)).

Da der Transistor Q4 im Inverter 25 unmittelbar nach dem Ein schalten der Spannungsversorgung durchgeschaltet ist, beginnt das Potential am Ausgang des Inverters 25, d. h. an einem Eingang 2 des NOR-Gatters 3 in Abhängigkeit vom Potential der Versor gungsspannung Vcc zu steigen. Da jedoch das Potential am Knoten 1 sofort ansteigt und ein hohes Potential erreicht, schaltet der Transistor Q3 durch, und der Transistor Q4 sperrt, so daß das Potential an einem Eingang 2 des NOR-Gatters 3, das unmittelbar nach dem Einschalten der Spannungsversorgung angestiegen ist, schnell auf das Potential der Masse GND (niedriger Pegel) gezo gen wird (Fig. 5(c)).

Wie in Fig. 5(d) dargestellt ist, wird der Pegel des internen Taktsignales nach dem Anstieg auf hohen Pegel beim Einschal ten der Spannungsversorgung mit einer vorbestimmten Taktrate fortlaufend invertiert. Während die Potentiale an beiden Eingän gen des NOR-Gatters 3, d. h. das Potential des internen Taktsi gnales und das Potential am Ausgang des Inverters 25 unmit telbar nach dem Einschalten der Spannungsversorgung auf niedri gem Pegel liegen, erreicht eines der Potentiale (das Potential des internen Taktsignales ) sofort einen hohen Pegel. Folglich wird das Ausgangspotential des NOR-Gatters 3, d. h. das Potential des Ausgangssignales Φ_POR dieser internen Rückstellschaltung, das unmittelbar nach dem Einschalten der Spannungsversorgung an steigt, wenn sich die beiden Eingangspotentiale des NOR-Gatters 3 auf niedrigem Pegel befinden, auf niedrigen Pegel gezogen, be vor es auf einen hohen Pegel ansteigt, da das Eingangspotential sofort einen hohen Pegel erreicht. Anschließend bewirkt der Ab fall des internen Taktsignales , daß die zwei Eingangspoten tiale des NOR-Gatters 3 bis zum nächsten Anstieg des internen Taktsignales auf niedrigem Pegel bleiben. Folglich steigt das Ausgangspotential des NOR-Gatters 3 auf einen hohen Pegel an.

Das Ausgangspotential des NOR-Gatters 3 wird mit der Verzöge rungszeit im Verzögerungsschaltkreis 4 zum Gate 5 des Transi stors Q1 rückgekoppelt. Wie in Fig. 5(f) gezeigt ist, steigt das Potential am Gate 5 entsprechend um die vorbestimmte Zeitspanne später auf einen hohen Pegel an als das Ausgangspotential des NOR-Gatters 3 abfällt. Als Reaktion auf den Anstieg des Poten tiales am Gate 5 auf hohen Pegel schaltet der Transistor Q1 durch, wodurch das Potential am Knoten 1 vom hohen Pegel auf niedrigen Pegel fällt (Fig. 5(b)). Folglich wird statt Transi stor Q3 Transistor Q4 im Inverter 25 durchgeschaltet, so daß das Potential am Eingang 2 des NOR-Gatters 3 vom niedrigen auf hohen Pegel ansteigt (siehe Fig. 5 (c)). Das Eingangspotential des NOR-Gatters 3 steigt nämlich auf einen hohen Pegel um eine der Ver zögerung im Verzögerungsschaltkreis 4 entsprechende Zeitspanne später an als der erste Abfall des internen Taktsignales , wodurch das Potential am Ausgang des NOR-Gatters 3 auf niedrigen Pegel fällt. Somit gibt die interne Rückstellschaltung einen Einzelimpuls Φ_POR mit hohem Pegel aus.

Das Potential am Eingang 2 des NOR-Gatters 3, das auch an das Gate des Transistors Q2 angelegt ist, erreicht einen hohen Pegel, so daß der Transistor Q2 durchgeschaltet wird, um das Potential am Knoten 1 auf das Potential der Masse GND, d. h. niedrigen Pegel zu fixieren. Selbst nachdem der Transistor Q1 als Folge des Abfalles des Ausgangspotentiales am NOR-Gatter 3 auf niedrigen Pegel gesperrt worden ist, wird daher vom Transi stor Q2 das Potential am Knoten 1 auf niedrigem Pegel gehalten. Folglich wird das Potential am Eingang 2 des NOR-Gatters 3 nach dem Abfall beim Einschalten der Spannungsversorgung auf hohem Pegel gehalten. Nachdem der hohe Pegel für eine bestimmte Zeit spanne nach dem Einschalten der Spannungsversorgung erreicht worden ist, wird daher das Ausgangspotential des NOR-Gatters 3 unabhängig vom Potential des internen Taktsignales auf nied rigem Pegel gehalten. Diese interne Rückstellschaltung erzeugt somit kurz nach dem Einschalten der Spannungsversorgung einen Einzelimpuls mit hohem Potential.

Nun wird unter Bezugnahme auf die Fig. 3 und 4 ein Betrieb die ser internen Rückstellschaltung beschrieben, wenn die Anstiegs rate des Versorgungspotentiales nach dem Einschalten der Span nungsversorgung klein ist. Fig. 3 ist das Schaltbild der oben beschriebenen internen Rückstellschaltung, wobei die Schalt kreisanordnung des NOR-Gatters 3 im Detail dargestellt ist, und Fig. 4 zeigt das Zeitdiagramm zur Erläuterung des Betriebes der oben beschriebenen internen Rückstellschaltung, wenn die An stiegsrate des Versorgungspotentiales nach dem Einschalten der Spannungsversorgung klein ist.

Bezüglich Fig. 3 weist das NOR-Gatter 3 der Fig. 2 in Reihe ge schaltete P-Kanal MOS-Transistoren Q2 und Q21 und einen N-Kanal MOS-Transistor Q22 auf, die zwischen der Versorgungsspannung Vcc und Masse GND gebildet sind, sowie einen parallel zum Transistor Q22 geschaffenen Transistor Q23 auf. Das interne Taktsignal wird an die Gates der Transistoren Q20 und Q23 angelegt.

Da das Potential des internen Taktsignales mit dem Anstieg des Versorgungspotentiales ansteigt, steigt das Potential des internen Taktsignales allmählich an (siehe Fig. 4(d)), wenn das Potential der Spannungsversorgung Vcc nach dem Einschalten der Spannungsversorgung allmählich wie in Fig. 4(a) gezeigt an steigt. Folglich erreicht das Potential am Knoten 2, der den Ausgang des Inverters 25 darstellt, nach dem Einschalten einen niedrigen Pegel. Der Transistor Q21 im NOR-Gatter 3 befindet sich entsprechend nach dem Einschalten im leitenden Zustand. Im NOR-Gatter 3 wird der Transistor Q23 unmittelbar nach dem Ein schalten nicht durchgeschaltet, sondern Transistor Q20 nach einer bestimmten Zeitspanne nach dem Einschalten. Sind die bei den Transistoren Q20 und Q21 im NOR-Gatter 3 nach dem Einschal ten leitend, so steigt das Ausgangspotential des NOR-Gatters 3, d. h. das Potential am Knoten zwischen den Transistoren Q21 und Q23 in Abhängigkeit vom Versorgungspotential wie in Fig. 4(e) dargestellt allmählich an. Erreicht jedoch das Potential des internen Taktsignales die Schwellenspannung des Transistors Q23, so wird dieser durchgeschaltet und zieht das Ausgangspoten tial des NOR-Gatters 3 auf das Potential der Masse GND, womit dieses Ausgangspotential nach dem Einschalten ein niedriges Po tential annimmt. Folglich ist der Transistor Q21, dessen Gate 5 über den Verzögerungsschaltkreis 4 das Ausgangspotential des NOR-Gatters 3 empfängt, und der Transistor Q2, dessen Gate das Potential des Knotens 2 erhält, nach dem Einschalten gesperrt. Somit wird das Potential am Knoten 2 nach dem Einschalten durch das Versorgungspotential bestimmt.

Fällt das interne Taktsignal eine vorbestimmte Zeitspanne nach dem vollständigen Anstieg des Versorgungspotentiales auf ein vorbestimmtes Potential und dem vollständigen Anstieg des internen Taktsignales, so leitet im NOR-Gatter 3 statt des Transistors Q23 nun der Transistor Q20. Das Potential am Knoten 2 befindet sich währenddessen auf niedrigem Potential und der Transistor Q21 leitet. Als Reaktion auf den Abfall des internen Taktsignales erreicht das Ausgangspotential Φ_POR des NOR-Gat ters 3 in Abhängigkeit vom Versorgungspotential, das vollständig angestiegen ist) einen hohen Pegel (siehe Fig. 4(e)).

Der Betrieb dieser internen Rückstellschaltung stimmt anschlie ßend mit dem Betrieb für den Fall überein, daß die Versorgungs spannung schnell ansteigt. Der Transistor Q1, dessen Gate 5 das Ausgangspotential des NOR-Gatters 3 über den Verzögerungsschalt kreis 4 erhält, leitet nämlich, wodurch das Ausgangspotential des Inverters 25 einen hohen Pegel erreicht und den Transistor Q2 leitend macht. Folglich wird das Potential am Knoten 2 auf hohem Pegel fixiert und das Ausgangspotential Φ_POR am NOR-Gatter 3 wird unabhängig von der späteren Pegeländerung des internen Taktsignales auf niedrigem Pegel gehalten, nachdem es als Reaktion auf die Leitfähigkeit des Transistors Q22 den niedrigen Pegel erreicht hat. Somit gibt die interne Rückstellschaltung nach dem Einschalten einmal einen Einzelimpuls Φ_POR aus.

Wie aus der oben angeführten Beschreibung ersichtlich ist, gibt die interne Rückstellschaltung selbst dann einen Einzelimpuls aus, der vorbestimmte interne Schaltungen in Fig. 1, wie bei spielsweise das Farbregister 113 und das Schreibmaskenregister 114 oder ähnliches, zurücksetzen kann, wenn die Anstiegsrate des Versorgungspotentiales nach dem Einschalten klein ist. Bei die ser internen Rückstellschaltung wird das interne Taktsignal , das eine vorbestimmte Zeitspanne nach dem vollständigen Anstieg als Reaktion auf das Versorgungspotential auf einen niedrigen Pegel fällt, an das Gate des einen Transistors Q20 der P-Kanal MOS-Transistoren Q20 und Q21 angelegt, um das Ausgangspotential am NOR-Gatter 3 auf hohen Pegel anzuheben, während der andere Transistor Q21 nach dem Einschalten leitend gemacht wird. Daher sind die beiden Transistoren Q20 und Q21 nur für eine Zeitspanne leitend, die unmittelbar nach dem Einschalten beginnt und endet, wenn das Potential des internen Taktsignales die Schwellen spannung des Transistors Q20 übersteigt und für eine Zeitspanne, die mit dem ersten Potentialabfall des internen Taktsignales beginnt und endet, wenn das Ausgangspotential des Inverters 25 die Schwellenspannung des Transistors Q21 übersteigt. Für den Fall, daß die Anstiegsrate des Versorgungspotentiales nach dem Einschalten klein ist, steigt das Versorgungspotential während der ersten Zeitspanne nicht vollständig an, wodurch verhindert wird, daß das Ausgangspotential Φ_POR am NOR-Gatter 3 auf einen hohen Pegel ansteigt. Steigt jedoch das Versorgungspotential in letzterer Zeitspanne ausreichend auf einen hohen Pegel an, so wird auch das Ausgangspotential am NOR-Gatter 3 schnell auf einen hohen Pegel angehoben. Selbst wenn die Anstiegsrate des Versorgungspotentiales klein ist, kann somit ein ausreichender Einzelimpuls erhalten werden.

Während die interne Rückstellschaltung mit einer Anordnung wie in Fig. 2 als POR-Erzeugerschaltkreis 112a des in Fig. 1 gezeig ten Dual-Port-Speichers verwendet werden kann, kann er auch dazu verwendet werden, den Logikeinstellschaltkreis der Struktur von Fig. 6 in wünschenswerter Weise zurückzusetzen. Fig. 6 ist ein Schaltbild, das ein Beispiel des Logikeinstellschaltkreises zeigt, der von der internen Rückstellschaltung der Fig. 2 und 3 in gewünschter Weise zurückgestellt wird.

Bezüglich Fig. 6 weist der Logikeinstellschaltkreis einen Inver ter 26 auf, der aus einem zwischen der Versorgungsspannung Vcc und Masse GND in Reihe mit einem P-Kanal MOS-Transistor Q8 ge schalteten N-Kanal MOS-Transistor Q7 besteht. Ferner sind N-Kanal-Transistoren Q5, Q6 und ein Kondensator C2 parallel zwi schen dem Eingang des Inverters 26 und Masse GND gebildet. Zwi schen dem Transistor Q6 und der Versorgungsspannung Vcc ist eine Sicherung 8 geschaffen, wobei das Gate des Transistors Q6 mit dem Ausgang des Inverters 26, d. h. mit dem Verbindungspunkt (Knoten 7) zwischen den Transistoren Q7 und Q8 verbunden ist und das Gate des Transistors Q5 das Ausgangssignal Φ_POR der internen Rückstellschaltung empfängt. Das Ausgangssignal dieses Logikein stellschaltkreises wird vom Knoten 7 abgenommen.

Logikeinstellschaltkreise mit solchen Sicherungen werden häufig in RAMs, EPROMs oder ähnlichen Einrichtungen verwendet, um die zu verwendenden Speicherzellenfelder einzustellen. In vielen Fällen weisen RAMs, EPROMs, etc. zusätzlich zu den normal ver wendeten Speicherzellenfeldern Ersatzspeicherzellenfelder auf. Ein derartiges Ersatzspeicherzellenfeld stellt einen Redundanz schaltkreis dar, um eine Verminderung der Produktionsausbeute von LSIs zu vermeiden, wobei dieser Schaltkreis das defekte Speicherzellenfeld ersetzt, falls ein Teil der normalerweise zu verwendenden Speicherzellenfelder einen Defekt aufweist. Daher sollten bei Beginn des Betriebes eines solchen RAMs, EPROMs, etc. (beim Einschalten) Signale, die eine Verwendung/keine Ver wendung angeben, an die jeweiligen Speicherzellenfelder angelegt werden, so daß defekte Speicherzellenfelder deaktiviert und Er satzspeicherzellenfelder aktiviert werden, die diese ersetzen.

Damit weist eine solche Halbleiterspeichereinrichtung einen Logikeinstellschaltkreis auf, der für jedes Speicherzellenfeld gebildet ist, um das Anweisungssignal anzulegen. Ein derartiger Logikeinstellschaltkreis weist im allgemeinen eine der in Fig. 6 gezeigten ähnliche Sicherung auf. Der Logikeinstellschaltkreis ist derart aufgebaut, daß er nach dem Einschalten in Abhängig keit davon, ob die Sicherung unterbrochen ist oder nicht, ein Signal anlegt, das entweder die Verwendung oder Nicht-Verwendung angibt. Wird in einem Funktionstest nach der Herstellung einer solchen Halbleiterspeichereinrichtung ermittelt, daß ein Teil eines Speicherzellenfeldes, der eigentlich benutzt werden soll te, defekt ist, so wird die Sicherung des Logikeinstellschalt kreises entsprechend der Einstellung der Verwendung/Nicht-Ver wendung des jeweiligen Speicherzellenfeldes selektiv durch trennt.

Ist beispielsweise beim in Fig. 6 dargestellten Logikeinstell schaltkreis die Sicherung 8 durchbrochen, so steigt das Poten tial am Knoten 6 nicht an und verbleibt selbst dann auf niedri gem Pegel, wenn die Spannungsversorgung eingeschaltet ist. Das Potential am Knoten 7, d. h. am Ausgang des Inverters 26 erreicht entsprechend als Reaktion auf die Leitfähigkeit des Transistors Q8 einen hohen Pegel. Dadurch, daß das Potential am Knoten 7 auch an das Gate des Transistors Q6 angelegt ist, befindet sich das Potential am Knoten 6 nach dem Einschalten in Abhängigkeit vom Durchschalten des Transistors Q6 fest auf dem Potential der Masse GND (niedriger Pegel). Folglich wird nach dem Einschalten das Potential am Knoten 7 auf hohem Pegel gehalten, um eine Ver wendung oder Nicht-Verwendung anzugeben.

Daher muß das Potential am Knoten 6 ohne Ausfall beim Einschal ten auf niedrigem Pegel liegen, so daß das Potential am Knoten 7 nach dem Einschalten zuverlässig einen hohen Pegel erreicht, wenn die Sicherung 8 durchtrennt ist. Da jedoch kein Massepoten tial an den Knoten 6 angelegt wird, bis der Transistor Q6 lei tet, wird das Potential am Knoten 6 nicht notwendigerweise tief genug, um den Transistor Q8 beim Einschalten leitend zu machen. Dann wird der Transistor Q5 gebildet, der in Abhängigkeit von einem Einzelimpuls mit hohem Pegel leitet, der vom oben be schriebenen internen Rückstellschaltkreis ausgegeben wird, um das Potential am Knoten 6 unmittelbar nach dem Einschalten auf das Massepotential zu ziehen, d. h. zurückzusetzen. Wird nämlich ein Einzelimpuls mit hohem Pegel nach dem Einschalten vom inter nen Rückstellschaltkreis angelegt, so leitet der Transistor Q5 während der Zeitspanne, in der Transistor Q5 den Einzelimpuls Φ_POR empfängt, wodurch das Potential am Knoten 6 auf das Potential der Masse GND gezogen wird. Selbst wenn das Potential des Kno tens 6 aus irgendeinem Grund auf einen Pegel ansteigt, der beim Einschalten nicht angenommen werden sollte, so wird das Poten tial sofort auf einen Pegel zurückgenommen (im weiteren als ur sprünglicher Pegel bezeichnet), der beim Einschalten angenommen werden soll. Folglich kann vom Knoten das korrekte Anweisungssi gnal abgenommen werden, wodurch eine korrekte Einstellung von Verwendung/Nicht-Verwendung eines Speicherzellenfeldes ermög licht wird.

Vergleicht man den zurückzustellenden Knoten 6 mit Knoten 1, der die Anstiegszeit des Ausgangspotentiales der in Fig. 2 gezeigten internen Rückstellschaltung bestimmt, so erkennt man, daß Knoten 6 mit Masse GND über die N-Kanal MOS-Transistoren Q5 und Q6 und den Kondensator C2 verbunden ist, während Knoten 1 über die N-Kanal MOS-Transistoren Q1 und Q2 an Masse und über den Kondensa tor C1 an der Versorgungsspannung Vcc liegt. Stimmen Eigenschaf ten wie Schwellenspannung und Kanallänge für die Transistoren Q5, Q6 und Q1, Q2 überein, so wird das Potential am Knoten 1 auf das Versorgungsspannung Vcc hochgezogen und das am Knoten 6 auf das Massepotential GND abgesenkt. Knoten 1 erreicht einfacher ein hohes Potential als Knoten 6. Befindet sich das Potential am Knoten 1 der internen Rückstellschaltung nach dem Einschalten auf niedrigem Pegel, so liegt damit auch das Potential am Knoten 6 des Logikeinstellschaltkreises auf niedrigem Pegel. Ist in diesem das Potential am Knoten 6 niedrig, so muß der Logikein stellschaltkreis nicht zurückgesetzt werden.

Das Potential am Knoten 2 muß auf einem niedrigen Pegel sein, wenn das interne Taktsignal abfällt, so daß der Ausgang des NOR-Gatters 3 nach dem Einschalten zuverlässig ansteigt. Daher muß das Potential am Knoten 1 auf hohem Pegel liegen, damit der Transistor Q3 beim Abfallen des internen Taktsignals durchge schaltet wird. Bleibt das Potential am Knoten 1 beim Abfallen des internen Taktsignales auf niedrigem Pegel, so wird Tran sistor Q3 daher nicht vollständig durchgeschaltet, wodurch in manchen Fällen verhindert wird, daß das NOR-Gatter 3 ausreichen de Rückstellimpulse Φ_POR ausgibt. Bei einer Ausführungsform wie oben beschrieben worden ist, kann Knoten 6 auf einen niedrigen Pegel zu jeder Zeit zurückgestellt werden, wenn Knoten 1 auf niedrigem Pegel liegt. In einem solchen Fall treten im Funk tionsteil, der mit der zurückzustellenden Schaltung gekoppelt ist, selbst dann keine Fehlfunktionen auf, wenn kein ausreichen der Rückstellimpuls ausgegeben wird.

Befindet sich umgekehrt das Potential am Knoten 6 nach dem Ein schalten auf einem hohen Pegel, so liegt auch das Potential am Knoten 1 auf hohem Pegel. Erreicht das Potential des Knotens 6 beim Einschalten einen hohen Pegel (wenn Knoten 6 ein rückzu stellendes Potential annimmt), so gibt die interne Rückstell schaltung unabhängig von der Anstiegsrate des Versorgungspoten tiales ausreichende Einzelimpulse mit hohem Pegel aus, wie oben beschrieben worden ist.

Wie aus der oben angeführten Beschreibung ersichtlich ist, gibt die interne Rückstellschaltung zuverlässig einen Einzelimpuls aus, wenn der zurückzustellende Knoten 6 mit dem Abfallen des internen Taktsignales zurückgestellt werden muß, da der Knoten 1 so eingestellt ist, daß er einfacher als Knoten 6 ein hohes Po tential erreicht.

Eine integrierte Halbleiterschaltung mit einem internen Taktsi gnal ist im allgemeinen derart aufgebaut, daß sie ihren Betrieb mit dem ersten Abfall des internen Taktsignales nach dem Ein schalten aufnimmt. Damit kann die in Fig. 2 gezeigte interne Rückstellschaltung das Potential am rückzustellenden Knoten 6 unabhängig vom Potential, das der Knoten 1 nach dem Beginn des Betriebes der Einrichtung annimmt, auf den ursprünglichen Pegel eingestellt werden.

Der Ausgleich der Belastung des zurückzustellenden Knotens 6, einen hohen Pegel anzunehmen, und diejenige des internen Knotens 1 der internen Rückstellschaltung, der die Anstiegszeit des Aus gangspotentiales der internen Rückstellschaltung auf ein hohes Potential bestimmt, kann durch Kopplungskapazitäten zwischen den jeweiligen Knoten und einer Quelle höheren und einer Quelle niedrigeren Potentiales, die Eigenschaften eines Transistors, der zum Zuführen des Ausgangspotentiales der Quelle niedrigeren Potentiales (oder des Ausgangspotentiales der Quelle höheren Po tentiales) an die jeweiligen gebildet ist, etc. gesteuert wer den. Die Eigenschaften dieser Knoten werden von den Eigenschaf ten aller Schaltkreiselemente beeinflußt, die mit den jeweiligen Knoten verbunden sind. Im Hinblick auf eine Einfachheit der oben angeführten Steuerung sollten somit die Anordnungen der internen Rückstellschaltung und der von dieser zurückzusetzenden Schal tung bezüglich der jeweiligen Knoten einander ähnlich sein. Nimmt man z. B. an, daß die Kondensatoren C1 und C2 sowie die Sicherung 8 bei der oben angeführten Ausführungsform entfernt sind, so stimmen die Anordnungen der internen Rückstellschaltung bezüglich des Knotens 1 und diejenige des Logikeinstellschalt kreises bezüglich des Knotens 6 überein.

Daher sollte die Schaltkreisanordnung bezüglich des Knotens, der die Erzeugungstaktung des Einzelimpulses im internen Rückstell schaltkreis, der als POR-Erzeugerschaltkreis 112a der Fig. 1 verwendet wird, bestimmt, der Schaltkreisanordnung bezüglich des zurückzustellenden Knotens im Farbregister 113 und Schreibmas kenregister 114 ähnlich sein.

Fig. 7 ist ein Schaltbild, das ein Beispiel eines unmittelbar nach dem Einschalten zurückzustellenden Verriegelungsschaltkrei ses darstellt, und zeigt eine Schaltkreisanordnung bezüglich des im Farbregister 113 bzw. Schreibmaskenregister 114 der Fig. 1 zurückzusetzenden Knotens. Bezüglich Fig. 7 weist der Verriege lungsschaltkreis N-Kanal MOS-Transistoren Q14, Q15 und Q17, P-Kanal MOS-Transistoren Q16 und Q18 und einen Kondensator C4 auf und zeigt die Anordnung des in Fig. 6 gezeigten Logikeinstell schaltkreises, bei der die Sicherung 8 durch den P-Kanal MOS-Transistor Q16 ersetzt worden ist. Das Gate des Transistors Q16 ist nämlich mit dem Gate des Transistors Q15 zum Empfangen eines Potentiales am Verbindungspunkt zwischen den Transistoren Q17 und Q18 verbunden, wobei dieser Punkt den Ausgang des Verriege lungsschaltkreises bildet. In diesem wird zwischen dem Potential der Versorgungsspannung Vcc und Knoten 14 (entsprechend Knoten 6) beim Logikeinstellschaltkreis der Fig. 6) so lange kein Über tragungspfad gebildet, bis der Transistor Q16 leitet. Damit der Ausgang des Verriegelungsschaltkreises einen hohen Pegel er reicht, muß das Potential am Knoten 14 nach dem Einschalten auf niedrigen Pegel zurückgesetzt werden, da dieses aus irgendeinem Grund angestiegen sein könnte. Ähnlich dem Fall, bei dem der Lo gikeinstellschaltkreis der Fig. 6 zurückgesetzt wird, leitet Transistor Q14 als Reaktion auf einen Einzelimpuls Φ_POR mit hohem Pegel vom internen Rückstellschaltkreis nach dem Einschalten, wodurch das Potential am Knoten 14 auf Masse gezwungen wird.

Fig. 8 ist ein Schaltbild, das ein Beispiel der Anordnung einer bevorzugten internen Rückstellschaltung zum Rücksetzen des oben angeführten Verriegelungsschaltkreises zeigt, der eine weitere Ausführungsform der Erfindung darstellt. Bezüglich Fig. 8 weist die interne Rückstellschaltung zwischen dem Knoten 1 und der Versorgungsspannung Vcc im Unterschied zu Fig. 2 einen P-Kanal MOS-Transistor Q11 auf. Das Gate des Transistors Q11 ist mit dem Gate des Transistors Q12 verbunden. Die Transistoren Q12 und Q11 bilden somit einen Inverter 27. Der Grund für dessen Bildung besteht darin, daß die Steuerung des Unterschiedes der Bela stung, daß Knoten 1 ein hohes Potential erreicht, und der Bela stung, daß Knoten 14 zurückgesetzt wird, um ein hohes Potential zu erreichen, vereinfacht wird, indem die Schaltkreisanordnung bezüglich des Knotens 14 im zurückzusetzenden Verriegelungs schaltkreis gleich der Anordnung bezüglich des Knotens 1 in der internen Rückstellschaltung gemacht wird.

Erreicht in dieser internen Rückstellschaltung das Potential am Eingang 1 des Inverters 27 einen niedrigen Pegel, so schaltet Transistor Q11 durch und Transistor Q12 sperrt, so daß das Ver sorgungspotential über den Kondensator C1 und Transistor Q11 an den Knoten 1 übertragen wird. Transistor Q11 führt somit dem Knoten 1 zuverlässig ein hohes Potential zu. Damit stimmen die grundlegenden Operationen dieser internen Rückstellschaltung mit denen der in Fig. 2 gezeigten internen Rückstellschaltung über ein, wodurch Einzelimpulse selbst bei einer kleinen Anstiegsrate des Versorgungspotentiales zuverlässig erzeugt werden können.

Während in der internen Rückstellschaltung der Kondensator C1 zwischen dem Knoten 1 und der Versorgungsspannung Vcc gebildet ist, ist ferner der Kondensator C4 zwischen dem zurückzusetzen den Knoten und Masse GND in der zurückzusetzenden Schaltung ge schaffen, wodurch Knoten 1 eher einen hohen Pegel erreicht als Knoten 14, solange die mit Knoten 1 bzw. Knoten 14 verbundenen anderen Schaltkreiselemente dieselben Eigenschaften aufweisen. Befindet sich das Potential am Knoten 1 beim Abfallen des inter nen Taktsignales nicht auf hohem Pegel, so erreicht der zu rückzusetzende Knoten 14 ohne Ausfall einen hohen Pegel. Daher tritt im Schaltkreisabschnitt, der in Abhängigkeit vom Potential am Knoten 15 arbeitet, selbst dann keine Fehlfunktion auf, wenn Transistor Q14 keine ausreichenden Einzelimpulse erhält.

Die im Dual-Port-Speicher der Fig. 1 zurückzusetzenden Farb- und Schreibmaskenregister 113 bzw. 114 stellen Schaltkreise mit Ver riegelungsfunktionen dar zum zeitweisen Speichern von Funktio nen, die eine Anordnung wie in Fig. 7 gezeigt aufweisen. Damit kann die interne Rückstellschaltung mit einer Anordnung wie in Fig. 8 gezeigt ist, als POR-Erzeugerschaltkreis 112a im Dual- Port-Speicher der Fig. 1 verwendet werden.

Während bei der oben angeführten Ausführungsform das Potential am zurückzusetzenden Knoten beim Einschalten auf niedrigem Pegel liegen soll, kann die Rückstellschaltung auch auf einen Fall an gewandt werden, bei dem das Potential beim Einschalten auf hohem Pegel liegen sollte. Während alle internen Rückstellschaltungen der oben beschriebenen Ausführungsformen so aufgebaut sind, daß sie Einzelimpulse mit hohem Pegel ausgeben, können diese auch so strukturiert werden, daß sie Einzelimpulse mit niedrigem Pegel ausgeben, indem der Ausgangsstufe der internen Rückstellschal tung ein weiterer Inverter hinzugefügt wird, wenn der zurückzu stellende Schaltkreis als Reaktion auf ein externes Signal mit niedrigem Pegel zurückgestellt wird.

Claims

1. Integrierte Halbleiterschaltung

a) mit einem Taktsignalgenerator (111), der von dem Einschalten einer Spannungsversorgung (Vcc) ab ein internes Taktsignal () in Abhängigkeit von einem externen Taktsignal erzeugt;
b) mit einer internen Schaltung (113, 114), die im Betrieb der integrierten Halbleiterschaltung in Abhängigkeit von dem internen Taktsignal () arbeitet, und
c) mit einer Rücksetzschaltung (112a), die die interne Schal tung (113, 114) bei dem Einschalten der Spannungsversorgung (Vcc) in Abhängigkeit von dem internen Taktsignal () zu rücksetzt und die aufweist:
ca) einen ersten Schaltungsknoten (1), der mit der Spannungsver sorgung (Vcc) über eine erste Kopplungskapazität (C1) ver bunden ist;
cb) eine erste Schaltung (Q1), die zwischen dem ersten Schal tungsknoten (1) und Masse (GND) liegt;
cc) einen Rücksetzsignalgenerator (27, 25, 3), dessen Eingang mit dem ersten Schaltungsknoten (1) verbunden ist und der zum Zurücksetzen der internen Schaltung (113, 114) als Reaktion auf das Einschalten der Spannungsversorgung (Vcc) und auf die erste Pegelinversion des internen Taktsignales () ein Ein zelpuls-Rücksetzsignal (Φ_POR) an die interne Schaltung (113, 114) anlegt; und
cd) eine Verzögerungseinrichtung (4), die den Ausgang des Rück setzsignalgenerators (27, 25, 3) mit der ersten Schaltung (Q1) verbindet und die das verzögerte Einzelpuls-Rücksetzsi gnal (Φ_POR) an den Steuereingang der ersten Schaltung (Q1) zum Verbinden des ersten Schaltungsknotens (1) mit dem Massepo tential anlegt;
ce) wobei der Rücksetzsignalgenerator einen ersten Inverter (25), der eingangsseitig mit dem ersten Schaltungsknoten (1) verbunden ist, und ein NOR-Gatter (3), das eingangsseitig mit dem Ausgang des ersten Inverters (25) und dem Taktsignalgene rator (111) verbunden ist und ausgangsseitig mit der internen Schaltung (113, 114) und der Verzögerungseinrichtung (4) ver bunden ist, umfaßt.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die interne Schaltung (113, 114) ein Funktionselement (8, Q6-Q8, Q15-Q18) mit einem zweiten Knoten (6, 14), dessen Funktion vom Potential am zweiten Knoten (6, 14) abhängig ist,
eine Einstelleinrichtung (Q5, Q14) zum Einstellen des Potentia les am zweiten Knoten (6, 14) in Abhängigkeit vom Rücksetzsignal (Φ_POR), das von dem Rücksetzsignalgenerator (25, 27, 3) erzeugt ist, auf ein Potential, das für die Initialisierung des Funk tionselementes (Q6-Q8, Q15-Q18, 8) erforderlich ist, und eine zweite Schaltung (C2, C4, Q5, Q6, Q14-Q16), die mit dem zweiten Knoten (6, 14) gekoppelt ist, um das Potential am zwei ten Knoten (6, 14) zu ändern, aufweist,
wobei der Beitrag der ersten Schaltung (Q1) zur Potentialände rung am ersten Knoten (1) und der Beitrag der zweiten Schaltung (C2, C4, Q5, Q6, Q14-Q16) zur Potentialänderung am zweiten Kno ten (6, 14) voneinander verschieden sind, so daß der zweite Kno ten (6, 14) ein Potential erreicht, das für die Initialisierung des Funktionselementes (Q6-Q8, Q15-Q18, 8) erforderlich ist, wenn der Rücksetzsignalgenerator (25, 27, 3) nach dem Einschal ten der Spannungsversorgung (Vcc) kein Rücksetzsignal (Φ_POR) er zeugt.

3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Schaltung (C2, C4, Q5, Q6, Q14-Q16) eine zweite Kopplungskapazität (C2) zum Koppeln des zweiten Knotens (6, 14) mit der Masse (GND) aufweist; und das vorbestimmte Potential gleich dem Potential der Spannungs versorgung (Vcc) und das Potential zur Initialisierung des Funk tionselementes (Q6-Q8, Q15-Q18, 8) die Masse (GND) ist.

4. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß eine dritte-Schaltung (Q1, Q11, Q12) vorgesehen ist, die ein erstes Feldeffektelement (Q11), das den ersten Knoten (1) mit der Spannungsversorgung (Vcc) koppelt, und ein zweites Feldeffektelement (Q12) aufweist, das den ersten Knoten (1) mit der Masse (GND) koppelt, und
die zweite Schaltung (C2, C4, Q5, Q6, Q14-Q16) ein drittes Feld effektelement (Q16), das den zweiten Knoten (14) mit der Span nungsversorgung (Vcc) koppelt, und ein viertes Feldeffektelement (Q15) aufweist, das den zweiten Knoten (14) mit der Masse (GND) koppelt,
wobei die Eigenschaften der ersten und zweiten Feldeffektele mente (Q11, Q12) von denen der dritten und vierten Feldeffekt elemente (Q15, Q16) verschieden sind.

5. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 4,
dadurch gekennzeichnet, daß das Funktionselement (Q15-Q18) einen zweiten Inverter (Q17, Q18) zum Invertieren des Potentiales des zweiten Knotens (14) und einen dritten Inverter Q15, Q16) zum Invertieren des Ausgangspotentiales des zweiten Inverters (Q17, Q18) aufweist,
wobei das Ausgangssignal des zweiten Inverters (Q15, Q16) an den zweiten Knoten (14) angelegt wird.

6. Integrierte Halbleiterschaltung nach einem der Ansprüche 2 bis 5,
dadurch gekennzeichnet, daß das Funktionselement (Q6-Q8, 8) einen vierten Inverter (Q7, Q8) zum Invertieren des Potentiales des zweiten Knotens (6), eine Sicherungseinrichtung (8) zum Kop peln des zweiten Knotens (6) mit dem Versorgungspotential (Vcc) und ein Feldeffektelement (Q6) zum Koppeln des zweiten Knotens (6) mit der Masse (GND) aufweist,
wobei das Feldeffektelement (Q6) einen Steueranschluß aufweist, der das Ausgangssignal des vierten Inverters (Q7, Q8) empfängt.

7. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Einstelleinrichtung (Q5, Q14) ein Feldeffektelement (Q5, Q14) aufweist, dessen erster Lei tungsanschluß mit dem zweiten Knoten (6, 14), dessen zweiter Leitungsanschluß die Masse (GND) und dessen Steueranschluß das Rücksetzsignal (Φ_POR) des Rücksetzsignalgenerators empfängt.

8. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß der Rücksetzsignalgenerator den ersten Inverter (25) zum Invertieren des Potentiales am ersten Knoten (1),
eine Halteeinrichtung (Q2) zum Halten des Potentiales am ersten Knoten (1) in Abhängigkeit vom Ausgangssignal des ersten Inver ters (25), und
das NOR-Gatter (3), das als Eingangssignal das Ausgangssignal des ersten Inverters (25) und das interne Taktsignal () emp fängt, aufweist.

9. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet, daß der Rückstellsignalgenerator (25, 27, 3) den ersten Inverter (25) zum Invertieren des Potentiales am ersten Knoten (1),
einen fünften Inverter (27) zum Invertieren des Ausgangssignales des ersten Inverters (25) und Anlegen des invertierten Ausgangs signales an den ersten Knoten (1), und
das NOR-Gatter (3), das als Eingangssignal das Ausgangssignal des ersten Inverters (25) und das interne Taktsignal () emp fängt, aufweist.