JP2002009262A - 半導体集積回路装置及びそのレイアウト設計方法 - Google Patents

半導体集積回路装置及びそのレイアウト設計方法

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JP2002009262A JP2000183555A JP2000183555A JP2002009262A JP 2002009262 A JP2002009262 A JP 2002009262A JP 2000183555 A JP2000183555 A JP 2000183555A JP 2000183555 A JP2000183555 A JP 2000183555A JP 2002009262 A JP2002009262 A JP 2002009262A
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Abstract

(57)【要約】 【課題】 ゲートアレイ方式の半導体集積回路装置にお
いて、電源分離が必要な複数の回路ブロック間にウェル
を伝って電流が流れてしまうことによるノイズや誤動作
の発生を防止するためのレイアウト設計方法および当該
レイアウト設計方法によって配置された半導体集積回路
装置を提供すること。 【解決手段】 ゲートアレイ方式の半導体集積回路装置
のレイアウト設計方法であり、第一の電源によって動作
する第一の回路ブロックと第二の電源によって動作する
第二の回路ブロックの少なくとも一部が対向するように
配置する場合に、前記第一の回路ブロックと第二の回路
ブロック間にあって前記第一の回路ブロックと第二の回
路ブロック間をつなぐ方向に伸びる拡散領域が不連続に
なるように、前記拡散領域の間に基本セルの未配置領域
を設けることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
のレイアウト設計方法および当該レイアウト設計方法に
よって製造された半導体集積回路装置であり、さらに詳
しくはゲートアレイ方式の半導体集積回路装置において
電源系統の異なる回路ブロック間の好適な電源分離を実
現するためのレイアウト設計方法および当該レイアウト
設計方法によって製造された半導体集積回路装置であ
る。
【０００２】
【背景技術及び発明が解決しようとする課題】近年では
１の半導体チップに搭載すべき回路の大規模化に伴い、
高集積化の傾向が著しい。このような半導体チップにお
いてゲートアレイの一部にハードマクロを一または複数
埋め込んで高機能な半導体チップを形成することが行わ
れている。
【０００３】エンベディットセルアレイはユーザブルゲ
ートとハードマクロが混在した半導体チップを形成する
セミカスタムＩＣの開発手法のひとつであり、論理ゲー
ト領域にはあらかじめ基本セルが配置されているが、加
えて機能ブロックレベルのハードマクロをあらかじめ配
置しておくことができる。
【０００４】エンベディットセルアレイのような半導体
チップにおいては、高集積化に伴い、例えばデジタル回
路とアナログ回路のように電源分離が必要な回路を混在
させる必要がでてくる。
【０００５】かかる場合に電源分離が必要な回路間にウ
ェルを伝って電流が流れてしまうと、ノイズや誤動作が
発生する。
【０００６】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、ゲート
アレイ方式の半導体集積回路装置において、電源分離が
必要な複数の回路ブロック間にウェルを伝って電流が流
れてしまうことによるノイズや誤動作の発生を防止する
ためのレイアウト設計方法および当該レイアウト設計方
法によって配置された半導体集積回路装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明はゲートアレイ方
式の半導体集積回路装置のレイアウト設計方法であっ
て、第一の電源によって動作する第一の回路ブロックと
第二の電源によって動作する第二の回路ブロックの少な
くとも一部が対向するように配置する場合に、前記第一
の回路ブロックと第二の回路ブロック間にあって前記第
一の回路ブロックと第二の回路ブロック間をつなぐ方向
に伸びる拡散領域が不連続になるように、前記拡散領域
の間に基本セルの未配置領域を設けることを特徴とす
る。
【０００８】ゲートアレイ方式の半導体集積回路装置と
は、チップ上にＮＡＮＤあるいはＮＯＲなどの論理ゲー
トに相当する基本セルを格子上に整列したＬＳＩのこと
で、例えばエンベディットセルアレイ方式のＬＳＩやチ
ャネルレスゲートアレイ（ＳＯＧ）で構成されたＬＳＩ
等がある。
【０００９】第一の回路ブロックと第二の回路ブロック
はユーザブルゲート上に設けられた回路の場合がもっと
も効果的であるが、ハードマクロであってもよい。
【００１０】回路ブロックとは一塊の回路の単位をあら
わしており例えば論理機能単位やフィリップフロップ等
を１ブロックとしてもよい。
【００１１】本発明によれば電源分離された第一の回路
ブロックと第二の回路間をつなぐＰウェルまたはＮウェ
ルを不連続とすることができる。これによって第一の回
路ブロックと第二の回路ブロック間のウェルを伝って流
れる電流を遮断することができるため、電源系統の異な
る２つの回路間におけるノイズの発生や誤動作を防止す
ることができる。
【００１２】セルの未配置領域をつくるとは、例えばレ
イアウトデータを抜いておいて、最初からウェルを作ら
ないようにして実現することができる。
【００１３】本発明の半導体集積回路装置のレイアウト
設計方法は、複数の基本セルの未配置領域を前記拡散領
域が伸びる方向と垂直方向に直線的に連続して設けるこ
とを特徴とする。
【００１４】前記拡散領域が伸びる方向と垂直方向に複
数の基本セルを未配置にする場合には未配置領域が直線
的になるようにすることが好ましい。
【００１５】本発明の半導体集積回路装置のレイアウト
設計方法は、半導体集積回路装置の外周領域に設けられ
たＩ／Ｏセル領域に電源電圧に接続される電源配線が略
リング状に走っている場合に、第一のＰＡＤに接続され
た第一のＩ／Ｏセルと第二のＰＡＤに接続された第二の
Ｉ／Ｏセルの両端で前記電源配線を不連続にして、前記
第一の回路ブロックに第一の電源電圧を供給するための
第一の電源配線領域と前記第二の回路ブロックに第二の
電源電圧を供給するための第二の電源配線領域を分離す
ることを特徴とする。
【００１６】本発明によれば半導体集積回路装置の外周
領域に設けられたリング電源を、第一の電源電圧を供給
するための配線と第二の電源電圧を供給するための配線
を分離することができるので、リング電源を用いて電源
系統の異なる第一の回路ブロックと第二の回路ブロック
に電源電圧を供給する場合の電源分離を行うのに便利で
ある。
【００１７】本発明の半導体集積回路装置のレイアウト
設計方法は、前記第一の電源配線領域に位置するＩ／Ｏ
セルに接続されたＰＡＤを介して第一の回路ブロックに
対する信号の入出力および電源電圧の供給を行うように
第一の回路ブロックに対する配線を行い、前記第二の電
源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを
介して第二の回路ブロックに対する信号の入出力および
電源電圧の供給を行うように第二位の回路ブロックに対
する配線を行うことを特徴とする。
【００１８】本発明によれば電源系統の異なる回路ブロ
ックに対する信号の入出力および電源電圧の供給を、異
なる電源配線領域に位置するＩ／Ｏセルに接続されたＰ
ＡＤを介して行うことができる。このため、リング電源
を用いた半導体集積回路装置においても、電源系統の異
なる電源電圧のリング配線の影響を受けずに信号の入出
力を行うことができるため、ノイズや誤動作の発生を防
止することができる。
【００１９】本発明の半導体集積回路装置のレイアウト
設計方法は、前記半導体集積回路装置にアナログ回路と
ロジック回路が混在している場合に、アナログ回路を前
記第一の回路ブロックとし、ロジック回路を前記第二の
回路ブロックとして基本セルの未配置領域を設けること
を特徴とする。
【００２０】本発明によればアナログ回路とロジック回
路間でウェルを伝って電流が流れるのを防止することが
できるため、ノイズや誤動作の発生を防止することがで
きる。
【００２１】本発明の半導体集積回路装置のレイアウト
設計方法は、前記半導体集積回路装置に所与のロジック
回路と当該ロジック回路とは別系統の電源で動作させた
い他のロジック回路が存在する場合に、所与のロジック
回路を前記第一の回路ブロックとし、他のロジック回路
を前記第二の回路ブロックとして基本セルの未配置領域
を設けることを特徴とする。
【００２２】本発明によれば所与のロジック回路と当該
ロジック回路とは別系統の電源で動作させたい他のロジ
ック回路間でウェルを伝って電流が流れるのを防止する
ことができる。このためウェル間に流れる電流により発
生するノイズや誤動作を防止することができる。
【００２３】例えばリアルタイムクロック回路のように
他の電源をＯＦＦにした場合でもそこだけは独立した電
源で動作させたい回路が存在する場合等の電源分離に有
効である。
【００２４】本発明はゲートアレイ方式の半導体集積回
路装置であって、第一の電源によって動作する第一の回
路ブロックと第二の電源によって動作する第二の回路ブ
ロックの少なくとも一部が対向するように配置されてお
り、前記第一の回路ブロックと第二の回路ブロック間に
あって前記第一の回路ブロックと第二の回路ブロック間
をつなぐ方向に伸びる拡散領域が不連続になるように、
前記拡散領域の間に基本セルの未配置領域が設けられて
いることを特徴とする。
【００２５】本発明の半導体集積回路装置のレイアウト
設計方法は、複数の基本セルの未配置領域が前記拡散領
域が伸びる方向と垂直方向に直線的に連続して設けられ
ていることを特徴とする。
【００２６】本発明の半導体集積回路装置は、外周領域
に設けられたＩ／Ｏセル領域に電源電圧に接続される電
源配線が略リング状に走っており、第一のＰＡＤに接続
された第一のＩ／Ｏセルと第二のＰＡＤに接続された第
二のＩ／Ｏセルの両端で前記電源配線を不連続にして、
前記第一の回路ブロックに第一の電源電圧を供給するた
めの第一の電源配線領域と前記第二の回路ブロックに第
二の電源電圧を供給するための第二の電源配線領域とが
分離されていることを特徴とする。
【００２７】本発明の半導体集積回路装置は、前記第一
の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡ
Ｄを介して第一の回路ブロックに対する信号の入出力お
よび電源電圧の供給を行い、前記第二の電源配線領域に
位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の
回路ブロックに対する信号の入出力および電源電圧の供
給を行うことを特徴とする。
【００２８】本発明の半導体集積回路装置は、所与のア
ナログ回路を前記第一の回路ブロックとし、所与のロジ
ック回路を前記第二の回路ブロックとして基本セルの未
配置領域が設けられていることを特徴とする。
【００２９】本発明の半導体集積回路装置は、所与のロ
ジック回路を前記第一の回路ブロックとし、所与のロジ
ック回路と当該ロジック回路とは別系統の電源で動作さ
せたい他のロジック回路を前記第二の回路ブロックとし
て基本セルの未配置領域が設けられていることを特徴と
する。
【００３０】本発明のマイクロコンピュータは、上記い
ずれかに記載の半導体集積回路装置を用いて形成された
マイクロコンピュータであって、前記ハードマクロとし
て、ＣＰＵコアが形成されていることを特徴とする。
【００３１】本発明の電子機器は、前記マイクロコンピ
ュータの処理対象となるデータの入力手段と、前記マイ
クロコンピュータにより処理されたデータを出力するた
めの出力手段とを含むことを特徴とする。
【００３２】
【発明の実施の形態】１．半導体集積回路装置 以下、本発明の好適な実施形態について図面を用いて詳
細に説明する。
【００３３】図１は、本実施形態のレイアウト手法の一
例について説明するための図である。
【００３４】ＩＣ１０はユーザブルゲート４０とハード
マクロ３０が混在したエンベディットセルアレイであ
る。
【００３５】図１のユーザブルゲート４０には基本セル
（ベーシックセル）が格子上に整列されている。
【００３６】またＩＣ１０の外周に設けられたＩ／Ｏエ
リア２０には、電源電圧（Ｖｄｄ）、グランド電圧（Ｖ
ｓｓ）に接続された電源電圧配線用メタル９０、９２、
グランド電圧用配線メタル１００が略リング上に走って
いる。
【００３７】５０はユーザブルゲート上に設けられたア
ナログ回路であり、６０はユーザブルゲート上に設けら
れたロジック回路である。
【００３８】アナログ回路５０は他のロジック回路と電
源系統を分離することが必要であるため、アナログ回路
５０の近くには分離ＰＡＤ用Ｉ／Ｏセル７０，８０が配
置されている。
【００３９】分離ＰＡＤ用Ｉ／Ｏセル７０、８０はその
両端で前記電源電圧配線用メタル（Ｖｄｄ）を切断する
機能を有する。図１では分離ＰＡＤ用Ｉ／Ｏセル７０、
８０によって、第一の電源配線エリア１１０と第二の電
源配線エリア１１２に分離されている。すなわち第一の
電源配線エリア１１０の電源電圧配線用メタル９２と第
二の電源配線エリア１１２の電源電圧配線用メタル９０
は分離ＰＡＤ用Ｉ／Ｏセル７０、８０の両側で不連続に
なっている。
【００４０】なおグランド電圧用配線メタル１００は電
源分離ＰＡＤ用Ｉ／Ｏセル７０、８０の両端でも連続し
ている。
【００４１】ここでアナログ回路５０に電源電圧（Ｖｄ
ｄ）を供給する電源電圧配線用メタル９２を第一の電源
配線エリアに設けられたＩ／０セルに接続し、他のロジ
ック回路に電源電圧（Ｖｄｄ）を供給する電源電圧配線
用メタル９０を第二の電源配線エリアに設けられたＩ／
０セルに接続することによりアナログ回路に供給する電
源を他のロジック回路に供給する電源から分離すること
ができる。
【００４２】またアナログ回路に入出力信号線を供給す
る配線を第一の電源配線エリア１１０に設けられたＩ／
０セルに接続することにより、アナログ回路に入出力す
る信号にノイズが入るのを防止することができる。
【００４３】ここにおいてアナログ回路５０とロジック
回路６０は少なくともその一部が対向する位置に配置さ
れている。アナログ回路５０やロジック回路６０を実現
する配線パターンはあらかじめレイアウト設計され、ラ
イブラリ等で準備しておくことができる。
【００４４】一般にアナログ回路とロジック回路はノイ
ズや誤動作を防止するために電源を分離することが必要
である。
【００４５】アナログ回路５０とロジック回路６０のよ
うに電源系統の異なる回路ブロックが対向して配置され
ている場合に、本実施の形態では両回路間に１２０に示
すようなセルスリットを設ける。
【００４６】セルスリット１２０とはスリット上の基本
セルが未配置の領域のことである。ＩＣ基盤上の基本セ
ルの未配置領域にＰウェルおよびＮウェルをつくり込ま
ないようにマスクレイアウトすることで、基本セル上に
セルスリットを実現することができる。
【００４７】図２はセルスリットの周辺の詳細な構成に
ついて説明するための図であり、図１の１３０の部分を
詳細に図示したものである。
【００４８】図１で説明したように電源電圧を供給する
ための配線は分離ＰＡＤ用Ｉ／Ｏセル７０、８０を境に
分離されている。
【００４９】アナログ電源ＰＡＤ用Ｉ／Ｏセル１９０は
第一の電源配線エリア１１０に設けられている。そして
アナログ回路５０およびハードマクロ３０のアナログ部
等にアナログ用の電源電圧を供給するためのアナログ電
源供給メタル１６０は、アナログ電源ＰＡＤ用Ｉ／Ｏセ
ル１９０に接続されている。
【００５０】デジタル電源ＰＡＤ用Ｉ／Ｏセル１８０，
１８２は第二の電源配線エリア１１２に設けられてい
る。そしてロジック回路６０およびハードマクロ３０の
リング電源２００等にロジック用の電源電圧を供給する
ためのデジタル電源供給メタル１７０は、デジタル電源
ＰＡＤ用Ｉ／Ｏセル１８２に接続されている。
【００５１】このように電源系統の異なるアナログ電源
配線とデジタル電源配線は分離された電源配線に接続さ
れている。
【００５２】またユーザブルゲート４０上にはＮウェル
とＰウェルが交互に形成されており、いずれのウェルも
１４０に示す方向に連続して伸びている。ここで２３０
に示すＰウェルとＮウェルで構成された部分が基本セル
の１単位となる。図２には４個の基本セルを未配置にし
た例が示されている。
【００５３】図２に示すようにアナログ回路５０とデジ
タル回路６０の間２１０には、複数のＮウェルとＰウェ
ルが交互に配置されており、各ウェルはアナログ回路５
０とデジタル回路６０をつなぐ方向１４０に平行に伸び
ている。
【００５４】本実施の形態のセルスリット１２０は、ア
ナログ回路５０とデジタル回路６０の間２１０でアナロ
グ回路５０とデジタル回路６０をつなぐ方向１４０に伸
びる拡散領域（ＰウェルおよびＮウェル）が不連続にな
るように、前記拡散領域（ＰウェルおよびＮウェル）の
間に設けられている。セルスリット１２０の部分は基本
セルが配置されていないため、基盤上にウェルが生成さ
れていない。
【００５５】一般に基盤上にウェルが連続して生成され
ている場合には、ウェル上を電流が流れる。電源系統が
異なる回路間では、これがノイズや誤動作の原因となる
場合もおおい。
【００５６】しかし本実施の形態ではアナログ回路５０
とデジタル回路６０をつなぐ方向に伸びたウェルがセル
スリットにより不連続となっているため、アナログ回路
５０とデジタル回路６０間でウェルを伝って電流が流れ
るのを防止することができる。
【００５７】したがってアナログ回路５０とロジック回
路６０のように電源分離された回路間のウェルを伝って
流れる電流によるノイズや誤動作を防止することができ
る。
【００５８】また同図に示すようにセルスリットが直線
的に形成されるように複数の基本セルの未配置領域を設
定する。
【００５９】なおセルスリット１２０とアナログ回路間
（２２０参照）の基本セルは未配線にして使用しないこ
とが好ましい。
【００６０】図３はセルスリットの周辺の基本セルの配
置の一例について説明するための図である。
【００６１】３１０はハードマクロであり、３２０、３
３０はそれぞれユーザブルゲートのアナログ回路配置領
域、ロジック回路配置領域である。
【００６２】一般にハードマクロ３１０とユーザブルゲ
ート（３２０、３３０）間には３５０に示すように所定
の間隔が設けられている。これはハードマクロと３１０
ユーザブルゲート３２０、３３０間で短絡をおこさない
ように半導体チップの設計ルールに従って設けられるも
のである。
【００６３】また本実施の形態のセルスリット３４０は
ユーザブルゲートのアナログ回路配置領域３２０とロジ
ック配置領域３３０が対向する部分に、ウェルの伸びる
方向と垂直な方向３６０に直線的に設けられている。同
図に示すようにセルスリット部分は、３４０の方向に連
続して配置された複数の基本セル未配置となっている。
【００６４】図４はリング電源と分離ＰＡＤ用Ｉ／Ｏセ
ルについて説明するための図である。 ４００はＩＣの
外周に略リング状に走っているリング電源配線であり同
図に示すように、Ｖｓｓ供給用メタル４１０、Ｖｄｄ供
給用メタル４２０、Ｖｓｓ供給用メタル４３０がメタル
１領域に略リング状に配線されている。
【００６５】４４０、４５０は分離ＰＡＤ用Ｉ／Ｏセル
であり、それぞれ分離ＰＡＤ４４２、４５２に接続さ
れ、各分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０の両端で
Ｖｄｄ供給用メタル４２０が不連続になっている。なお
Ｖｓｓ供給用メタル４１０、４３０は各分離ＰＡＤ用Ｉ
／Ｏセル４４０、４５０の両端で連続している。
【００６６】これにより第一の電源配線領域４６０のＶ
ｄｄ供給用メタル４２２は第二の電源配線領域のＶｄｄ
供給用メタル４２０から分離されている。
【００６７】分離ＰＡＤ４４０、４５０はＶｄｄのリン
グ電源を分離するために設けられている。また分離ＰＡ
Ｄ用Ｉ／Ｏセル４４０、４５０にはそれぞれＶｓｓ供給
メタル４９０、Ｖｓｓ供給メタル５００が接続されてお
り、リング電源であるＶｓｓ供給用メタル４１０、４３
０を介してＶｓｓを供給するためにもちいられる。な
お、Ｖｓｓ供給メタル４９０、Ｖｓｓ供給メタル５００
はメタル２領域に配線されている。
【００６８】第一の電源配線領域４６０に設けられたＩ
／Ｏセルに接続されたアナログＶｄｄＰＡＤ４７２は外
部のアナログ電源に接続されており、当該ＰＡＤのＩ／
ＯセルにアナログＶｄｄ供給メタル４８０が接続されて
いる。
【００６９】２．マイクロコンピュータ 図５は、本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。
【００７０】本マイクロコンピュータ１７００は、ＣＰ
Ｕ１５１０、リセット回路１５４０、プログラマブルタ
イマ１５５０、リアルタイムクロック（ＲＴＣ）１５６
０、ＤＭＡ１５７０、割り込みコントローラ１５８０、
シリアルインターフェース１５９０、バスコントローラ
１６００、Ａ／Ｄ変換器１６１０、Ｄ／Ａ変換器１６２
０、入力ポート１６３０、出力ポート１６４０、Ｉ／Ｏ
ポート１６５０、クロック発生装置１６６０、プリスケ
ーラ１６７０、ＲＡＭ１７２０が及びそれらを接続する
各種バス１６８０等、各種ピン１６９０等を含む。
【００７１】ここにおいてリアルタイムクロック（ＲＴ
Ｃ）１５６０はロジック回路であるが、他の電源をＯＦ
Ｆにした場合でも単独で動作することが必要な回路であ
るため、他の回路と電源分離をすることが必要な回路で
ある。したがってマイクロコンピュータのチップ上でリ
アルタイムクロック（ＲＴＣ）の回路ブロックと対向す
る位置に電源系統が異なる回路が存在する場合には両回
路間に、セルスリットを設けることによりノイズの発生
や誤動作を防止することができる。
【００７２】またＡ／Ｄ変換器１６１０はアナログ回路
であるため、他のロジック回路と電源分離が必要な回路
である。したがってマイクロコンピュータのチップ上で
Ａ／Ｄ変換器の回路ブロックと対向する位置にロジック
回路が存在する場合には両回路間に、セルスリットを設
けることによりノイズの発生や誤動作を防止することが
できる。
【００７３】３．電子機器 図６に、本実施の形態の電子機器のブロック図の一例を
示す。本電子機器８００は、キャラクタ表示制御部８１
０、入力部８２０、メモリ８３０、電源生成部８４０、
画像出力部８５０、音出力部８６０を含む。
【００７４】ここで入力部８２０は種々のデータを入力
するためのものである。キャラクタ表示制御部８１０は
本実施の形態のキャラクタ表示制御装置が用いられてお
り、入力部８２０により入力されたデータに基づいて種
々の処理を行うことになる。メモリ８３０は、マイクロ
コンピュータ８１０などの作業領域となるものである。
電源生成部８４０は、電子機器８００で使用される各種
電源を生成するためのものである。画像出力部８５０
は、電子機器が表示する各種の画像（文字、アイコン、
グラフィック等）を出力するためのものである。
【００７５】音出力部８６０は、電子機器８００が出力
する各種の音（音声、ゲーム音等）を出力するためのも
のであり、その機能は、スピーカなどのハードウェアに
より実現できる。
【００７６】図７（Ａ）に、電子機器の１つである携帯
電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、電
話番号や名前やアイコンなどを表示するＬＣＤ９５４
や、音出力部として機能し音声を出力するスピーカ９５
６を備える。
【００７７】図７（Ｂ）に、電子機器の１つである携帯
型ゲーム装置９６０の外観図の例を示す。この携帯型ゲ
ーム装置９６０は、入力部として機能する操作ボタン９
６２、十字キー９６４や、ゲーム画像を表示する画像出
力部９６６や、音出力部として機能しゲーム音を出力す
るスピーカ９６８を備える。
【００７８】図７（Ｃ）に、電子機器の１つである携帯
用情報機器（ＰＤＡ）９７０の外観図の例を示す。この
携帯用情報機器（ＰＤＡ）９７０は、入力部として機能
するキーボード９７２や、文字、数字、グラフィックな
どを表示する画像出力部９７４、音出力部９７６を備え
る。
【００７９】なお、本実施形態を利用できる電子機器と
しては、図７（Ａ）、（Ｂ）、（Ｃ）に示すもの以外に
も、パーソナルコンピュータ、ページャー、電子卓上計
算機、タッチパネルを備えた装置、プロジェクタ、ワー
ドプロセッサ、ビューファインダ型又はモニタ直視型の
ビデオテープレコーダ、カーナビゲーション装置等の電
子機器を考えることができる。
【００８０】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
【００８１】本実施の形態では電源分離を行う回路ブロ
ックの例としてアナログ回路とロジック回路の場合を例
にとり説明したがこれに限られない。
【００８２】例えば所与のロジック回路と当該ロジック
回路とは別系統の電源で動作させたい他のロジック回路
が存在する場合のようにロジック回路同士で電源分離を
行う場合でもよい。また所与のアナログ回路と当該アナ
ログ回路とは別系統の電源で動作させたい他のアナログ
回路が存在する場合のようにアナログ回路同士で電源分
離を行う場合でもよい。
【００８３】また本実施の形態では電源分離を行う回路
ブロックがユーザブルゲートに設けられている場合を例
にとり説明したがこれに限らず、ハードマクロ等であっ
てもよい。
【００８４】また本実施の形態では、ＩＣの外周にリン
グ電源が配線されている場合の電源分離を例にとし説明
したがこれに限られず、リング電源でない場合にも適用
可能である。
【００８５】また本実施の形態では、２系統の電源に分
離する場合を例にとり説明したがこれに限られない。３
系統以上の複数の電源系統に分離する場合でもよい。
【図面の簡単な説明】
【図１】本実施形態のレイアウト手法の一例について説
明するための図である。
【図２】セルスリットの周辺の詳細な構成について説明
するための図である。
【図３】セルスリットの周辺の基本セルの配置の一例に
ついて説明するための図である。
【図４】リング電源と分離ＰＡＤ用Ｉ／Ｏセルについて
説明するための図である。
【図５】本実施の形態のマイクロコンピュータのハード
ウエアブロック図の一例である。
【図６】本実施の形態の電子機器のブロック図の一例を
示す。
【図７】図７（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の
外観図の例である。
【符号の説明】
１０ ＩＣ ２０ Ｉ／Ｏエリア ３０ ハードマクロ ４０ ユーザブルゲート ５０ アナログ回路（第一の回路ブロック） ６０ ロジック回路（第二の回路ブロック） ７０、８０ 分離ＰＡＤ用Ｉ／Ｏセル ９０、９２ 電源電圧配線用メタル １００ グランド電圧配線用メタル １１０ 第一の電源配線エリア １１２ 第二の電源配線エリア １２０ セルスリット（基本セルの未配置領域） １６０ アナログ電源供給用メタル １７０ デジタル電源供給用メタル １８０、１８２ デジタル電源ＰＡＤ用Ｉ／Ｏセル ２００ 基本セル ８００ 電子機器 ８１０ キャラクタ表示制御部 ８２０ 入力部 ８３０ メモリ ８４０ 電源生成部 ８５０ 画像出力部 ８６０ 音出力部 １５００ マイクロプロセッサ １５１０ ＣＰＵ １５２０ キャッシュ装置 １５４０ リセット回路 １５５０ プログラマブルタイマ １５６０ リアルタイムクロック（ＲＴＣ） １５７０ ＤＭＡ １５８０ 割り込みコントローラ １５９０ シリアルインターフェース １６００ バスコントローラ １６１０ Ａ／Ｄ変換器 １６２０ Ｄ／Ａ変換器 １６３０ 入力ポート １６４０ 出力ポート １６５０ Ｉ／Ｏポート １６６０ クロック発生装置（ＰＬＬ） １６７０ プリスケーラ １６８０ 各種バス １６９０ 各種ピン １７００ マイクロコンピュータ １７１０ ＲＯＭ １７２０ ＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｕ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ゲートアレイ方式の半導体集積回路装置
    のレイアウト設計方法であって、 第一の電源によって動作する第一の回路ブロックと第二
    の電源によって動作する第二の回路ブロックの少なくと
    も一部が対向するように配置する場合に、前記第一の回
    路ブロックと第二の回路ブロック間にあって前記第一の
    回路ブロックと第二の回路ブロック間をつなぐ方向に伸
    びる拡散領域が不連続になるように、前記拡散領域の間
    に基本セルの未配置領域を設けることを特徴とするレイ
    アウト設計方法。
  2. 【請求項２】 請求項１において、 複数の基本セルの未配置領域を前記拡散領域が伸びる方
    向と垂直方向に直線的に連続して設けることを特徴とす
    るレイアウト設計方法。
  3. 【請求項３】 請求項１または２のいずれかにおいて、 半導体集積回路装置の外周領域に設けられたＩ／Ｏセル
    領域に電源電圧に接続される電源配線が略リング状に走
    っている場合に、第一のＰＡＤに接続された第一のＩ／
    Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの
    両端で前記電源配線を不連続にして、前記第一の回路ブ
    ロックに第一の電源電圧を供給するための第一の電源配
    線領域と前記第二の回路ブロックに第二の電源電圧を供
    給するための第二の電源配線領域を分離することを特徴
    とするレイアウト設計方法。
  4. 【請求項４】 請求項３において、 前記第一の電源配線領域に位置するＩ／Ｏセルに接続さ
    れたＰＡＤを介して第一の回路ブロックに対する信号の
    入出力および電源電圧の供給を行うように第一の回路ブ
    ロックに対する配線を行い、 前記第二の電源配線領域に位置するＩ／Ｏセルに接続さ
    れたＰＡＤを介して第二の回路ブロックに対する信号の
    入出力および電源電圧の供給を行うように第二の回路ブ
    ロックに対する配線を行うことを特徴とするレイアウト
    設計方法。
  5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記半導体集積回路装置にアナログ回路とロジック回路
    が混在している場合に、アナログ回路を前記第一の回路
    ブロックとし、ロジック回路を前記第二の回路ブロック
    として基本セルの未配置領域を設けることを特徴とする
    レイアウト設計方法。
  6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記半導体集積回路装置に所与のロジック回路と当該ロ
    ジック回路とは別系統の電源で動作させたい他のロジッ
    ク回路が存在する場合に、所与のロジック回路を前記第
    一の回路ブロックとし、他のロジック回路を前記第二の
    回路ブロックとして基本セルの未配置領域を設けること
    を特徴とするレイアウト設計方法。
  7. 【請求項７】 ゲートアレイ方式の半導体集積回路装置
    であって、 第一の電源によって動作する第一の回路ブロックと第二
    の電源によって動作する第二の回路ブロックの少なくと
    も一部が対向するように配置されており、前記第一の回
    路ブロックと第二の回路ブロック間にあって前記第一の
    回路ブロックと第二の回路ブロック間をつなぐ方向に伸
    びる拡散領域が不連続になるように、前記拡散領域の間
    に基本セルの未配置領域が設けられていることを特徴と
    する半導体集積回路装置。
  8. 【請求項８】 請求項７において 複数の基本セルの未配置領域が前記拡散領域が伸びる方
    向と垂直方向に直線的に連続して設けられていることを
    特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項７または８のいずれかにおいて、 外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続
    される電源配線が略リング状に走っており、第一のＰＡ
    Ｄに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続
    された第二のＩ／Ｏセルの両端で前記電源配線を不連続
    にして、前記第一の回路ブロックに第一の電源電圧を供
    給するための第一の電源配線領域と前記第二の回路ブロ
    ックに第二の電源電圧を供給するための第二の電源配線
    領域とが分離されていることを特徴とする半導体集積回
    路装置。
  10. 【請求項１０】 請求項９において、 前記第一の電源配線領域に位置するＩ／Ｏセルに接続さ
    れたＰＡＤを介して第一の回路ブロックに対する信号の
    入出力および電源電圧の供給を行い、 前記第二の電源配線領域に位置するＩ／Ｏセルに接続さ
    れたＰＡＤを介して第二の回路ブロックに対する信号の
    入出力および電源電圧の供給を行うことを特徴とする半
    導体集積回路装置。
  11. 【請求項１１】 請求項７乃至１０のいずれかにおい
    て、 所与のアナログ回路を前記第一の回路ブロックとし、所
    与のロジック回路を前記第二の回路ブロックとして基本
    セルの未配置領域が設けられていることを特徴とする半
    導体集積回路装置。
  12. 【請求項１２】 請求項７乃至１１のいずれかにおい
    て、 所与のロジック回路を前記第一の回路ブロックとし、所
    与のロジック回路と当該ロジック回路とは別系統の電源
    で動作させたい他のロジック回路を前記第二の回路ブロ
    ックとして基本セルの未配置領域が設けられていること
    を特徴とする半導体集積回路装置。
  13. 【請求項１３】 請求項７乃至１２のいずれかの半導体
    集積回路装置を用いて形成されたマイクロコンピュータ
    であって、 前記ハードマクロとして、ＣＰＵコアが形成されている
    ことを特徴とするマイクロコンピュータ。
  14. 【請求項１４】 請求項１３に記載のマイクロコンピュ
    ータと、 前記マイクロコンピュータの処理対象となるデータの入
    力手段と、 前記マイクロコンピュータにより処理されたデータを出
    力するための出力手段とを含むことを特徴とする電子機
    器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266161A (ja) * 2003-03-03 2004-09-24 Sony Corp 半導体装置及び半導体装置のレイアウト設計方法
JP2015532530A (ja) * 2012-09-26 2015-11-09 ベイサンド インコーポレーテッドＢａｙｓａｎｄ Ｉｎｃ． 集積回路に用いるフレキシブルで実装効率の良い入出力回路素子
US9484857B2 (en) 2013-11-07 2016-11-01 Seiko Epson Corporation Semiconductor circuit device, electronic device, electronic apparatus, and moving object
US10680014B2 (en) 2017-09-07 2020-06-09 Samsung Electronics Co., Ltd. Integrated circuit including asymmetric ending cells and system-on-chip including the same
CN113793848A (zh) * 2021-08-25 2021-12-14 珠海妙存科技有限公司 Pg pad金属结构版图及其设计方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004266161A (ja) * 2003-03-03 2004-09-24 Sony Corp 半導体装置及び半導体装置のレイアウト設計方法
JP4561036B2 (ja) * 2003-03-03 2010-10-13 ソニー株式会社 半導体装置及び半導体装置のレイアウト設計方法
JP2015532530A (ja) * 2012-09-26 2015-11-09 ベイサンド インコーポレーテッドＢａｙｓａｎｄ Ｉｎｃ． 集積回路に用いるフレキシブルで実装効率の良い入出力回路素子
US9484857B2 (en) 2013-11-07 2016-11-01 Seiko Epson Corporation Semiconductor circuit device, electronic device, electronic apparatus, and moving object
US10680014B2 (en) 2017-09-07 2020-06-09 Samsung Electronics Co., Ltd. Integrated circuit including asymmetric ending cells and system-on-chip including the same
US11189640B2 (en) 2017-09-07 2021-11-30 Samsung Electronics Co., Ltd. Integrated circuit including asymmetric ending cells and system-on-chip including the same
CN113793848A (zh) * 2021-08-25 2021-12-14 珠海妙存科技有限公司 Pg pad金属结构版图及其设计方法
CN113793848B (zh) * 2021-08-25 2022-09-30 珠海妙存科技有限公司 Pg pad金属结构版图及其设计方法

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