JP2010003966A - 集積回路装置の設計方法及び製造方法並びに電子機器 - Google Patents

Abstract

【課題】ライブラリ開発工数を低減することができる集積回路装置の設計方法及び製造方法並びに電子機器を提供すること。
【解決手段】本発明の集積回路装置の設計方法は、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成し（ステップＳ２０）、ライブラリを用いて論理回路の回路接続情報及びレイアウトパターンを作成し（ステップＳ３０）、論理回路の回路接続情報及びレイアウトパターンに基づいて論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する（ステップＳ４０）。ステップＳ３０において、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて回路接続情報及びレイアウトパターンを作成する。
【選択図】図７

Description

本発明は、集積回路装置の設計方法及び製造方法並びに電子機器に関する。

集積回路装置（ＬＳＩ）のデジタル化が進み大規模多機能なデジタル回路（論理回路）の設計が必要とされている。そして、設計工数を削減するために基本的な複数の論理の各々を実現するようにあらかじめ設計された複数の論理セルを用いて論理回路を設計する手法が広く知られている。この設計手法においては、複数の論理セルの遅延情報や配置配線情報等の特性情報を含む各種ライブラリを用いて、設計対象の論理回路に対して論理検証やタイミング検証、レイアウトパターン作成（配置配線）等が行われる。
特開平１１−４５９４２号公報 特開平１０−２９４３７１号公報

ライブラリに含まれる論理セルの特性情報は、各論理セルの回路接続情報と、レイアウトパターンから抽出した寄生抵抗及び寄生容量に基づく回路シミュレーションの実行結果から作成される。従って、論理セルの種類が多いほどライブラリの開発工数が増加する。そして、製造プロセスの微細化に伴い、論理セルの高速動作とレイアウト面積の低減の要求を満たすべく、論理は等価で電流供給能力が異なる多種類の論理セルが作成されており、ライブラリの開発工数が増加している。さらに、近年の製造プロセスの多様化、複雑化に伴い、多数の製造プロセス毎に異なるライブラリを作成する必要が生じており、ライブラリの開発工数がますます増加する傾向にある。

本発明は、以上のような問題点に鑑みてなされたものであり、ライブラリ開発工数を低減することができる集積回路装置の設計方法及び製造方法並びに電子機器を提供することを目的とする。

（１）本発明は、
論理回路を含む集積回路装置の設計方法であって、
第１〜第Ｎ（Ｎ≧２）の異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と、第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍ（Ｍ≧２）の電流供給セルの特性情報とを含むライブラリを作成するライブラリ作成ステップと、
前記ライブラリを用いて前記論理回路の回路接続情報及びレイアウトパターンを作成する論理設計ステップと、
前記論理回路の前記回路接続情報及び前記レイアウトパターンに基づいて、前記論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する全体回路作成ステップと、を含み、
前記論理設計ステップにおいて、
前記論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの前記論理セルと第ｍの前記電流供給セルを用いて論理回路の前記回路接続情報及び前記レイアウトパターンを作成することを特徴とする。

ライブラリは、１つであってもよいし複数であってもよく、例えば、論理合成用ライブラリ、論理シミュレーション用ライブラリ、自動配置配線用ライブラリであってもよい。

論理セルの特性情報及び電流供給セルの特性情報は、ライブラリの使用目的に応じて必要とされる論理セル及び電流供給セルの特性に関する情報であればよい。例えば、論理合成用ライブラリに含まれる特性情報は、入力ゲート容量、ファンアウト数、レイアウトサイズ等の情報であってもよい。また、例えば、論理シミュレーション用ライブラリに含まれる特性情報は、セルの出力信号の論理に関する情報（論理情報）やセルを伝搬する信号の遅延に関する情報（遅延情報）等であってもよい。また、例えば、自動配置配線用ライブラリに含まれる特性情報は、レイアウト形状やポート位置等の情報であってもよい。

論理セルは、入力端子に入力された信号に対する所定の論理を有する信号を出力端子から出力するセルである。所定の論理は、ＮＡＮＤやＮＯＲ等の基本論理であってもよいし、ＡＮＤ−ＯＲや選択論理等の複合論理であってもよいし、所定の条件で入力信号を記憶する記憶論理であってもよい。

電流供給セルは、その出力端子に接続された信号線の電圧レベルを変化させるための電流を供給するセルである。電流供給セルの電流供給能力は供給可能な当該電流の量であり、例えば、出力トランジスタのチャネル長（ゲート長）及びチャネル幅（ゲート幅）、並列接続される出力トランジスタの数により決定されるようにしてもよい。また、電流供給セルの出力論理は特に限定されないが、例えば、バッファ論理やインバータ論理であってもよい。

本発明によれば、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて論理回路の回路接続情報及びレイアウトパターンが作成される。従って、各種ライブラリは、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と、第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報を含めばよい。すなわち、本発明によれば、Ｎ種類の論理のいずれか及びＭ種類の電流供給能力のいずれかを有するＮ×Ｍ種類の論理回路を実現するために最低限Ｎ＋Ｍ種類のセルがあればよいので、ライブラリの開発工数及び記憶容量を大幅に削減することができる。

また、本発明によれば、ライブラリの作成対象となるセルの数が大幅に減るので、電流供給セルの種類を従来よりも増やすことにより、電流供給能力をより細かく選択できるようにすることができる。

さらに、本発明により、論理回路セルに電流供給能力を含まない構成にすることにより、各々の論理回路セルのレイアウトパターンが小さくできるので、前記論理設計ステップにおいて、論理回路接続情報に基づいてレイアウトパターンを作成する場合に、論理セルおよび電流供給セルの配置の自由度が向上し、レイアウトパターンの面積縮小による製品開発コストの削減や、セル間を接続するメタル配線の短縮による製品の特性向上を図ることができる。

（２）本発明の集積回路装置の設計方法は、
前記ライブラリ作成ステップにおいて、
第ｎ（１≦ｎ≦Ｎ）の論理を有する論理セルの特性情報として第ｎの前記論理セルの特性情報のみを含むように前記ライブラリを作成するようにしてもよい。

本発明によれば、第ｎ（１≦ｎ≦Ｎ）の論理を有する論理セルは第ｎの論理セルのみであるので、ライブラリ作成対象の論理セルはＮ種類のみである。従って、本発明によれば、ライブラリの開発工数及び記憶容量を大幅に削減することができる。

（３）本発明の集積回路装置の設計方法において、
前記第１〜第Ｍの電流供給セルは、第１〜第Ｍの電流供給回路をそれぞれ含み、
前記第２〜第Ｍの電流供給回路は、それぞれ複数の前記第１の電流供給回路を含み、それぞれバルク層において前記複数の第１の電流供給回路のレイアウトパターンが並んで配置されたレイアウトパターンを有するようにしてもよい。

バルク層は、メタル配線層及びコンタクト層よりも下位の層であり、例えば、基板、拡散層、ポリシリコン配線層を含む。

（４）本発明の集積回路装置の設計方法において、
前記第２〜第Ｍの電流供給回路は、それぞれ前記複数の第１の電流供給回路がメタル配線により接続されたレイアウトパターンを有するようにしてもよい。

本発明によれば、第２〜第Ｍの電流供給セルにそれぞれ含まれる第２〜第Ｍの電流供給回路は、バルク層において第１の電流供給セルに含まれる第１の電流供給回路が複数個並んで配置され、当該複数個の第１の電流供給回路はメタル配線で接続されたレイアウトパターンを有する。そのため、設計対象の論理回路の配置配線後のレイアウトにおけるセルの未配置領域に、第１の電流供給回路のバルク層におけるレイアウトパターンを複数個並べて配置しておけば、バルク層におけるレイアウトパターンを変更することなくメタル配線層及びコンタクト層のレイアウトパターンを追加するだけで、第２〜第Ｍの電流供給セルの少なくとも一部を当該未配置領域に追加することができる。従って、設計対象の論理回路の一部の電流供給セルの種類が変更された場合や新たに電流供給セルが追加された場合でも、電流供給セルを配置するために論理セルの配置をやり直す必要がなくなり、設計工数を削減することができる。また、フォトマスクの作製後に電流供給セルを変更又は追加する場合でもバルク層のレイアウトパターンを変更しなくて済むので作製し直すフォトマスクの枚数を減らすことができ、製品開発の工数及びコストを削減することができる。

（５）本発明の集積回路装置の設計方法において、
前記第１の電流供給回路は、２つの電源供給線の間に並列に接続された複数のインバータ回路を含み、当該複数のインバータ回路の入力同士がポリシリコン配線により接続されたレイアウトパターンを有するようにしてもよい。

本発明によれば、第１〜第Ｍの電流供給セルに含まれる１つ又は複数の第１の電流供給回路に含まれる複数のインバータ回路の入力同士はポリシリコン配線により接続されるので、当該インバータ回路の入力同士をメタル１層配線で接続した場合には必要となるコンタクトの配置領域が不要である。従って、本発明によれば、第１〜第Ｍの電流供給セルのレイアウト面積を小さくすることができる。

（６）本発明の集積回路装置の設計方法は、
前記論理設計ステップにおいて、
前記論理回路の前記回路接続情報に基づいて前記論理セル及び前記電流供給セルを配置した後、前記論理セル及び前記電流供給セルが配置されていない未配置領域に少なくとも１つの前記第１の電流供給回路のバルク層におけるレイアウトパターンを作成し、前記論理回路の前記回路接続情報において少なくとも１つの前記電流供給セルが追加された場合には、少なくとも１つの前記第１の電流供給回路のバルク層におけるレイアウトパターンを用いて、追加された前記電流供給セルを前記未配置領域に配置するようにしてもよい。

本発明によれば、バルク層におけるレイアウトパターンを変更することなく、追加された電流供給セルを当該未配置領域に配置することができる。従って、追加された電流供給セルを配置するために論理セルの配置をやり直す必要がなくなり、設計工数を削減することができる。また、フォトマスクの作製後に電流供給セルを追加する場合でもバルク層のレイアウトパターンを変更しなくて済むので作製し直すフォトマスクの枚数を減らすことができ、製品開発の工数及びコストを削減することができる。

（７）本発明は、
上記のいずれかに記載の設計方法によって前記集積回路装置のレイアウトパターンを作成するステップと、
前記レイアウトパターンが描画されたフォトマスクを作成するステップと、
前記フォトマスクを用いて集積回路を半導体基板に形成するステップと、を含むことを特徴とする集積回路装置の製造方法である。

（８）本発明は、
上記に記載の集積回路装置の製造方法によって製造された集積回路装置と、
前記集積回路装置の処理対象となるデータの入力手段と、
前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．ライブラリの構成
図１は、本実施形態の集積回路装置の設計方法におけるライブラリの構成について説明するための図である。

本実施形態の集積回路装置の設計方法に用いられるライブラリは１つであってもよいし複数であってもよい。例えば、本実施形態の集積回路装置の設計方法において、論理合成用ライブラリ１０、論理シミュレーション用ライブラリ２０、自動配置配線用ライブラリ３０等の複数のライブラリを含むライブラリ群１を用いるようにしてもよい。

論理合成用ライブラリ１０は、論理セル１（第１の論理セルの一例）、論理セル２（第２の論理セルの一例）、論理セル３（第３の論理セルの一例）、・・・に関する特性をそれぞれ含む論理セル１特性情報１２−１、論理セル２特性情報１２−２、論理セル３特性情報１２−３、・・・を含む。論理セル１特性情報１２−１、論理セル２特性情報１２−２、論理セル３特性情報１２−３、・・・はそれぞれ、例えば、論理セル１、論理セル２、論理セル３、・・・の入力ゲート容量、ファンアウト数、レイアウトサイズ等の情報である。

また、論理合成用ライブラリ１０は、電流供給セル１（第１の電流供給セルの一例）、電流供給セル２（第２の電流供給セルの一例）、電流供給セル３（第３の電流供給セルの一例）、・・・に関する特性をそれぞれ含む電流供給セル１特性情報１４−１、電流供給セル２特性情報１４−２、電流供給セル３特性情報１４−３、・・・を含む。電流供給セル１特性情報１４−１、電流供給セル２特性情報１４−２、電流供給セル３特性情報１４−３、・・・はそれぞれ、例えば、電流供給セル１、電流供給セル２、電流供給セル３、・・・の入力ゲート容量、ファンアウト数、レイアウトサイズ等の情報である。

既存の論理合成ツールにより、論理合成用ライブラリ１０に含まれる論理セルの特性情報や電流供給セルの特性情報が読み込まれ、集積回路装置に含まれる論理回路の回路接続情報（ネットリスト）が生成される。

論理シミュレーション用ライブラリ２０は、論理セル１特性情報２２−１、論理セル２特性情報２２−２、論理セル３特性情報２２−３、・・・を含む。論理セル１特性情報２２−１、論理セル２特性情報２２−２、論理セル３特性情報２２−３、・・・はそれぞれ、例えば、論理セル１、論理セル２、論理セル３、・・・の出力信号の論理に関する情報（論理情報）やセルを伝搬する信号の遅延に関する情報（遅延情報）等である。

また、論理シミュレーション用ライブラリ２０は、電流供給セル１特性情報２４−１、電流供給セル２特性情報２４−２、電流供給セル３特性情報２４−３、・・・を含む。電流供給セル１特性情報２４−１、電流供給セル２特性情報２４−２、電流供給セル３特性情報２４−３、・・・はそれぞれ、例えば、電流供給セル１、電流供給セル２、電流供給セル３、・・・の論理情報や遅延情報等である。

既存の論理シミュレーションツールにより、論理シミュレーション用ライブラリ２０に含まれる論理セルの特性情報や電流供給セルの特性情報が読み込まれ、集積回路装置に含まれる論理回路の回路接続情報（ネットリスト）の論理シミュレーションが実行される。

自動配置配線用ライブラリ３０は、論理セル１特性情報３２−１、論理セル２特性情報３２−２、論理セル３特性情報３２−３、・・・を含む。論理セル１特性情報３２−１、論理セル２特性情報３２−２、論理セル３特性情報３２−３、・・・はそれぞれ、例えば、論理セル１、論理セル２、論理セル３、・・・のレイアウト形状やポート位置等の情報である。

また、自動配置配線用ライブラリ３０は、電流供給セル１特性情報３４−１、電流供給セル２特性情報３４−２、電流供給セル３特性情報３４−３、・・・を含む。電流供給セル１特性情報３４−１、電流供給セル２特性情報３４−２、電流供給セル３特性情報３４−３、・・・はそれぞれ、例えば、電流供給セル１、電流供給セル２、電流供給セル３、・・・のレイアウト形状やポート位置等の情報である。

既存の自動配置配線ツールにより、自動配置配線用ライブラリ３０に含まれる論理セルの特性情報や電流供給セルの特性情報が読み込まれ、集積回路装置に含まれる論理回路の回路接続情報（ネットリスト）に対応するレイアウトパターンが生成される。

ここで、設計に使用するセルの種類が多いほど各種ライブラリに含まれる特性情報が多くなる。すなわち、セルの種類が多いほどより多くの特性情報を作成しなければならない。また、セルの特性情報を作成するためにはセルのトランジスタレベルの回路接続情報とレイアウトパターンが必要となるため、セルの種類が多いほどより多くの回路接続情報とレイアウトパターンを作成しなければならない。そのため、セルの種類が多いほどライブラリの開発工数が増加する。

従来の集積回路装置の設計方法では、各論理セルが論理回路部分と電流供給回路部分を含んでいたため、同一論理を有し異なる電流供給能力を有する複数の論理セルが使用されていた。例えば、２入力ＮＡＮＤ論理を実現する論理セルとして、電流供給能力が１倍、２倍、３倍、・・・の複数種類の２入力ＮＡＮＤセルが使用されていた。そのため、Ｎ種類の論理とＭ種類の電流供給能力のすべての組み合わせを実現するためには、Ｎ×Ｍ種類の論理セルが必要であった。

一方、本実施形態の集積回路装置の設計方法では、従来の論理セルにおける論理回路部分に対応する論理セルと、従来の論理セルにおける電流回路部分に対応する電流供給セルが使用される。すなわち、Ｎ種類の論理をそれぞれ有するＮ種類の論理セルと、Ｍ種類の電流供給能力をそれぞれ有するＭ種類の電流供給セルを組み合わせてＭ×Ｎ種類の論理回路を実現する。従って、ライブラリ作成対象のセルはＮ＋Ｍ種類で済むため、ライブラリの開発工数を大幅に削減することができる。

２．ライブラリ作成対象のセル
図２は、本実施形態の集積回路装置の設計方法におけるライブラリの作成対象となるセル（ライブラリ作成対象セル）について説明するための図である。

ライブラリ作成対象セルは、論理セル群４０と電流供給セル群５０に分けられる。さらに、論理セル群４０は基本論理セル群４２、複合論理セル群４４、記憶論理セル群４６に分けられるようにしてもよい。

基本論理セル群４２には、例えば、インバータセル（ＩＮＶ）、バッファセル（ＢＵＦ）、２入力ＮＡＮＤセル（ＮＡＮＤ２）、２入力ＮＯＲセル（ＮＯＲ２）、２入力ＥＸＮＯＲセル（ＥＸＮＯＲ２）、３入力ＮＡＮＤセル（ＮＡＮＤ３）、３入力ＮＯＲセル（ＮＯＲ３）、３入力ＥＸＮＯＲセル（ＥＸＮＯＲ３）、２入力ＡＮＤセル（ＡＮＤ２）、２入力ＯＲセル（ＯＲ２）、２入力ＥＸＯＲセル（ＥＸＯＲ２）、３入力ＡＮＤセル（ＡＮＤ３）、３入力ＯＲセル（ＯＲ３）、３入力ＥＸＯＲセル（ＥＸＯＲ３）、・・・等の基本論理を実現するセルが含まれる。

複合論理セル群４４には、例えば、２入力マルチプレクサセル（ＭＵＸ２）、３入力マルチプレクサセル（ＭＵＸ３）、４入力マルチプレクサセル（ＭＵＸ４）、２入力ＡＮＤ論理の出力を２入力ＯＲ論理の一方の入力とする論理セル（ＡＮＤＯＲ２）等の複合論理を実現するセルが含まれる。

記憶論理セル群４６には、例えば、Ｄフリップフロップセル（ＤＦＦ）、リセット端子付きＤフリップフロップセル（ＤＦＦＲ）、イネーブル端子付きＤフリップフロップセル（ＤＦＦＥ）、反転出力端子付きＤフリップフロップセル（ＤＦＦＮ）、ＳＲフリップフロップセル（ＳＲＦＦ）、ＪＫフリップフロップセル（ＪＫＦＦ）、Ｄラッチセル（ＤＬＡＴＣＨ）等の記憶論理を実現するセルが含まれる。

電流供給セル群５０には、例えば、基本となる電流（基本電流）を供給する電流供給セル１（ＤＲＶ１）、基本電流の２倍の電流を供給する電流供給セル２（ＤＲＶ２）、基本電流の３倍の電流を供給する電流供給セル３（ＤＲＶ３）、基本電流の４倍の電流を供給する電流供給セル４（ＤＲＶ４）等のセルが含まれる。

ここで、論理セル群４０に含まれる複数の論理セルは第１〜第Ｎ（Ｎ≧２）の異なる論理を実現することが目的であり、論理セル群４０には電流供給能力のみが異なり同一論理を有する複数種類の論理セルが含まれないようにするのが好ましい。

本実施形態によれば、電流供給セル群５０に含まれる電流供給セルは第１〜第Ｍ（Ｍ≧２）の異なる電流供給能力を有するので、論理セル群４０に含まれる複数の論理セルの電流供給能力は電流供給セルを駆動できる大きさであればよい。従って、論理セル群４０に含まれる論理セルの各々のレイアウト面積を比較的小さくすることができる。

また、本実施形態によれば、ライブラリ作成対象の論理セルの数が大幅に削減されるので、電流供給能力をより細かく選択できるように電流供給セルの種類を多くしてもよい。例えば、従来は基本電流の１倍、２倍、４倍、８倍の電流供給能力を有する論理セルのみを作成していた場合でも、本実施形態によれば基本電流の１倍、２倍、３倍、・・・、８倍の電流供給能力を有する８種類の電流供給セルを作成することができる。

図３（Ａ）〜図３（Ｃ）は、第１の論理セルの一例として２入力ＮＡＮＤセルについて説明するための図である。

ＮＡＮＤセル６０は、図３（Ａ）のシンボルで表現され、２つの入力端子Ａ、Ｂにそれぞれ入力された２つの信号のＮＡＮＤ論理の信号を出力端子Ｃから出力するように機能する。

図３（Ｂ）は、ＮＡＮＤセル６０のトランジスタレベルの回路図（回路接続情報）を示す図である。ＮＡＮＤセル６０は、２つのＰＭＯＳトランジスタ６２、６４と２つのＮＭＯＳトランジスタ６６、６８を含んで構成されている。

ＰＭＯＳトランジスタ６２のゲート、ソース、ドレインはそれぞれ入力端子Ａ、ＶＤＤ電源供給線、出力端子Ｃに接続されている。ＰＭＯＳトランジスタ６４のゲート、ソース、ドレインはそれぞれ入力端子Ｂ、ＶＤＤ電源供給線、出力端子Ｃに接続されている。すなわち、ＰＭＯＳトランジスタ６２、６４はＶＤＤ電源供給線と出力端子Ｃの間に並列に接続されている。

ＮＭＯＳトランジスタ６６のゲート、ソース、ドレインはそれぞれ入力端子Ａ、ＮＭＯＳトランジスタ６８のドレイン、出力端子Ｃに接続されている。ＮＭＯＳトランジスタ６８のゲート、ソース、ドレインはそれぞれ入力端子Ｂ、ＶＳＳ電源供給線、ＮＭＯＳトランジスタ６６のソースに接続されている。すなわち、ＮＭＯＳトランジスタ６６、６８は出力端子ＣとＶＳＳ電源供給線の間に直列に接続されている。

従って、入力端子Ａ、Ｂに入力された２つの信号の少なくとも一方がローレベルの電圧の時は、ＰＭＯＳトランジスタ６２、６４の少なくとも一方がオンしＮＭＯＳトランジスタ６６、６８の少なくとも一方がオフするので出力端子ＣはＶＤＤ電源供給線に電気的に接続され、出力端子Ｃからハイレベルの電圧の信号が出力される。一方、入力端子Ａ、Ｂに入力された２つの信号がともにハイレベルの電圧の時は、ＰＭＯＳトランジスタ６２、６４はともにオフしＮＭＯＳトランジスタ６６、６８はともにオンするので出力端子ＣはＶＳＳ電源供給線に電気的に接続され、出力端子Ｃからローレベルの電圧の信号が出力される。ＮＡＮＤセル６０は、以上の動作により２入力ＮＡＮＤ論理を実現することができる。

図３（Ｃ）は、ＮＡＮＤセル６０のレイアウトパターンを示す図である。ＮＡＮＤセル６０のレイアウトパターンは、２つのポリシリコン配線７０−１〜７０−２、Ｐ型拡散領域７２、Ｎ型拡散領域７４、３つのメタル１層配線７６−１〜７６−３、５つのコンタクト７８−１〜７８−５を含む。

図３（Ｂ）に示す２つのＰＭＯＳトランジスタ６２、６４は、それぞれポリシリコン配線７０−１、７０−２とＰ型拡散領域７２により形成されるトランジスタに対応する。また、図３（Ｂ）に示す２つのＮＭＯＳトランジスタ６６、６８は、それぞれポリシリコン配線７０−１、７０−２とＮ型拡散領域７４により形成されるトランジスタに対応する。

メタル１層配線７６−１はＶＤＤ電源供給線であり、コンタクト７８−１、７８−２はメタル１層配線７６−１とＰ型拡散領域７２を接続する。コンタクト７８−３はメタル１層配線７６−２とＰ型拡散領域７２を接続する。コンタクト７８−４はメタル１層配線７６−２とＮ型拡散領域７４を接続する。メタル１層配線７６−３はＶＳＳ電源供給線であり、コンタクト７８−５はメタル１層配線７６−３とＮ型拡散領域７４を接続する。

ＮＡＮＤセル６０は、２入力ＮＡＮＤ論理を実現すればよく電流供給能力が小さくてもよいので、出力端子Ｃに接続される信号線に電流を供給するための専用回路を含んでいない。従って、ＮＡＮＤセル６０のレイアウトパターンの面積を小さくすることができる。

図４（Ａ）〜図４（Ｃ）は、第２の論理セルの一例として２入力ＮＯＲセルについて説明するための図である。

ＮＯＲセル８０は、図４（Ａ）のシンボルで表現され、２つの入力端子Ａ、Ｂにそれぞれ入力された２つの信号のＮＯＲ論理の信号を出力端子Ｃから出力するように機能する。

図４（Ｂ）は、ＮＯＲセル８０のトランジスタレベルの回路図（回路接続情報）を示す図である。ＮＯＲセル８０は、２つのＰＭＯＳトランジスタ８２、８４と２つのＮＭＯＳトランジスタ８６、８８を含んで構成されている。

ＰＭＯＳトランジスタ８２のゲート、ソース、ドレインはそれぞれ入力端子Ｂ、ＶＤＤ電源供給線、ＰＭＯＳトランジスタ８４のソースに接続されている。ＰＭＯＳトランジスタ８４のゲート、ソース、ドレインはそれぞれ入力端子Ａ、ＰＭＯＳトランジスタ８２のドレイン、出力端子Ｃに接続されている。すなわち、ＰＭＯＳトランジスタ８２、８４はＶＤＤ電源供給線と出力端子Ｃの間に直列に接続されている。

ＮＭＯＳトランジスタ８６のゲート、ソース、ドレインはそれぞれ入力端子Ａ、ＶＳＳ電源供給線、出力端子Ｃに接続されている。ＮＭＯＳトランジスタ８８のゲート、ソース、ドレインはそれぞれ入力端子Ｂ、ＶＳＳ電源供給線、出力端子Ｃに接続されている。すなわち、ＮＭＯＳトランジスタ８６、８８は出力端子ＣとＶＳＳ電源供給線の間に並列に接続されている。

従って、入力端子Ａ、Ｂに入力された２つの信号の少なくとも一方がハイレベルの電圧の時は、ＮＭＯＳトランジスタ８６、８８の少なくとも一方がオンしＰＭＯＳトランジスタ８２、８４の少なくとも一方がオフするので出力端子ＣはＶＳＳ電源供給線に電気的に接続され、出力端子Ｃからローレベルの電圧の信号が出力される。一方、入力端子Ａ、Ｂに入力された２つの信号がともにローレベルの電圧の時は、ＮＭＯＳトランジスタ８６、８８はともにオフしＰＭＯＳトランジスタ８２、８４はともにオンするので出力端子ＣはＶＤＤ電源供給線に電気的に接続され、出力端子Ｃからハイレベルの電圧の信号が出力される。ＮＯＲセル８０は、以上の動作により２入力ＮＯＲ論理を実現することができる。

図４（Ｃ）は、ＮＯＲセル８０のレイアウトパターンを示す図である。ＮＯＲセル８０のレイアウトパターンは、２つのポリシリコン配線９０−１〜９０−２、Ｐ型拡散領域９２、Ｎ型拡散領域９４、３つのメタル１層配線９６−１〜９６−３、５つのコンタクト９８−１〜９８−５を含む。

図４（Ｂ）に示す２つのＰＭＯＳトランジスタ８２、８４は、それぞれポリシリコン配線９０−１、９０−２とＰ型拡散領域９２により形成されるトランジスタに対応する。また、図４（Ｂ）に示す２つのＮＭＯＳトランジスタ８６、８８は、それぞれポリシリコン配線９０−１、９０−２とＮ型拡散領域９４により形成されるトランジスタに対応する。

メタル１層配線９６−１はＶＤＤ電源供給線であり、コンタクト９８−１はメタル１層配線９６−１とＰ型拡散領域９２を接続する。コンタクト９８−２はメタル１層配線９６−２とＰ型拡散領域９２を接続する。コンタクト９８−３はメタル１層配線９６−２とＮ型拡散領域９４を接続する。メタル１層配線９６−３はＶＳＳ電源供給線であり、コンタクト９８−４、９８−５はメタル１層配線９６−３とＮ型拡散領域９４を接続する。

ＮＯＲセル８０は、２入力ＮＯＲ論理を実現すればよく電流供給能力が小さくてもよいので、出力端子Ｃに接続される信号線に電流を供給するための専用回路を含んでいない。従って、ＮＯＲセル８０のレイアウトパターンの面積を小さくすることができる。

図５（Ａ）〜図５（Ｃ）は、第１の電流供給セルの一例として基本電流を供給する電流供給セルについて説明するための図である。

ＤＲＶ１セル１００は、図５（Ａ）のシンボルで表現され、入力端子ＩＮに入力された信号のバッファ論理の信号を出力端子ＯＵＴに出力するとともに、出力端子ＯＵＴに接続された信号線に基本電流を供給するように機能する。

図５（Ｂ）は、ＤＲＶ１セル１００のトランジスタレベルの回路図（回路接続情報）を示す図である。ＤＲＶ１セル１００は、インバータ回路１１０と電流供給回路１２０を含んで構成されている。

インバータ回路１１０は、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ１１４を含み、ＰＭＯＳトランジスタ１１２のゲート、ソースはそれぞれ入力端子ＩＮ、ＶＤＤ電源供給線に接続され、ＮＭＯＳトランジスタ１１４のゲート、ソースはそれぞれ入力端子ＩＮ、ＶＳＳ電源供給線に接続され、ＰＭＯＳトランジスタ１１２のドレインとＮＭＯＳトランジスタ１１４のドレインが信号線１１６に接続されている。インバータ回路１１０は、入力端子ＩＮから入力された信号のインバータ論理の信号を信号線１１６に出力する。

電源供給回路１２０は、第１の電源供給回路に対応し、２つのＰＭＯＳトランジスタ１２２、１２４と２つのＮＭＯＳトランジスタ１２６、１２８を含んで構成されている。ＰＭＯＳトランジスタ１２２、１２４のゲート、ソースはそれぞれ信号線１１６、ＶＤＤ電源供給線に接続され、ＮＭＯＳトランジスタ１２６、１２８のゲート、ソースはそれぞれ信号線１１６、ＶＳＳ電源供給線に接続されている。そして、ＰＭＯＳトランジスタ１２２、１２４、ＮＭＯＳトランジスタ１２６、１２８のドレインは出力端子ＯＵＴに接続されている。すなわち、電源供給回路１２０は、ＶＤＤ電源供給線とＶＳＳ電源供給線の間に並列に接続された２つのインバータ回路（ＰＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２６により構成されるインバータ回路とＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２８により構成されるインバータ回路）を含んで構成されている。

従って、入力端子ＩＮに入力された信号がローレベルの電圧の時は、信号線１１６の信号（インバータ回路１１０の出力）の電圧はハイレベルになり、ＮＭＯＳトランジスタ１２６、１２８がオンしＰＭＯＳトランジスタ１２２、１２４がオフするので出力端子ＯＵＴはＶＳＳ電源供給線に電気的に接続され、出力端子ＯＵＴからローレベルの電圧の信号が出力される。一方、入力端子ＩＮに入力された信号がハイレベルの電圧の時は、信号線１１６の信号（インバータ回路１１０の出力）の電圧はローレベルになり、ＰＭＯＳトランジスタ１２２、１２４がオンしＮＭＯＳトランジスタ１２６、１２８がオフするので出力端子ＯＵＴはＶＤＤ電源供給線に電気的に接続され、出力端子ＯＵＴからハイレベルの電圧の信号が出力される。

ここで、入力端子ＩＮに入力される信号がハイレベルからローレベルに遷移すれば、出力端子ＯＵＴから出力される信号もハイレベルからローレベルに遷移する。この遷移期間において、ＮＭＯＳトランジスタ１２６、１２８が同時にオンすることにより、出力端子ＯＵＴからＶＳＳ電源供給線に基本電流が流れる。逆に、入力端子ＩＮに入力される信号がローレベルからハイレベルに遷移すれば、出力端子ＯＵＴから出力される信号もローレベルからハイレベルに遷移する。この遷移期間において、ＰＭＯＳトランジスタ１２２、１２４が同時にオンすることにより、ＶＤＤ電源供給線から出力端子ＯＵＴに基本電流が流れる。

ＤＲＶ１セル１００は、以上の動作により、基本電流を供給する電流供給セルとして機能することができる。なお、ＤＲＶ１セル１００は、入力端子ＩＮから入力される信号のバッファ論理の信号を出力端子ＯＵＴから出力させるためにインバータ回路１１０を含んでいるが、インバータ回路１１０を含まなくてもよい。すなわち、ＤＲＶ１セル１００は、電流供給回路１２０のみで構成され、入力端子ＩＮに入力された信号のインバータ論理の信号を出力端子ＯＵＴに出力するとともに、出力端子ＯＵＴに接続された信号線に基本電流を供給するように機能するようにしてもよい。

図５（Ｃ）は、ＤＲＶ１セル１００のレイアウトパターンを示す図である。ＤＲＶ１セル１００のレイアウトパターンは、４つのポリシリコン配線１３０−１〜１３０−４、Ｐ型拡散領域１３２、Ｎ型拡散領域１３４、５つのメタル１層配線１３６−１〜１３６−５、１０個のコンタクト１３８−１〜１３８−１０を含む。

図５（Ｂ）に示すインバータ回路１１０に含まれるＰＭＯＳトランジスタ１１２は、ポリシリコン配線１３０−１とＰ型拡散領域１３２により形成されるトランジスタに対応する。また、図５（Ｂ）に示すインバータ回路１１０に含まれるＮＭＯＳトランジスタ１１４は、ポリシリコン配線１３０−１とＮ型拡散領域１３４により形成されるトランジスタに対応する。

また、図５（Ｂ）に示す電源供給回路１２０に含まれる２つのＰＭＯＳトランジスタ１２２、１２４は、それぞれポリシリコン配線１３０−２、１３０−３とＰ型拡散領域１３２により形成されるトランジスタに対応する。また、図５（Ｂ）に示す電源供給回路１２０に含まれる２つのＮＭＯＳトランジスタ１２６、１２８は、それぞれポリシリコン配線１３０−２、１３０−３とＮ型拡散領域１３４により形成されるトランジスタに対応する。ここで、ポリシリコン配線１３０−２、１３０−３はポリシリコン配線１３０−４で接続されている。

メタル１層配線１３６−１はＶＤＤ電源供給線であり、コンタクト１３８−１、１３８−２はメタル１層配線１３６−１とＰ型拡散領域１３２を接続する。コンタクト１３８−３はメタル１層配線１３６−３とＰ型拡散領域１３２を接続する。コンタクト１３８−４はメタル１層配線１３６−４とＰ型拡散領域１３２を接続する。コンタクト１３８−５はメタル１層配線１３６−２とポリシリコン配線１３０−１を接続する。コンタクト１３８−６はメタル１層配線１３６−３とポリシリコン配線１３０−２、１３０−３、１３０−４を接続する。コンタクト１３８−７はメタル１層配線１３６−３とＮ型拡散領域１３４を接続する。コンタクト１３８−８はメタル１層配線１３６−４とＮ型拡散領域１３４を接続する。メタル１層配線１３６−５はＶＳＳ電源供給線であり、コンタクト１３８−９、１３８−１０はメタル１層配線１３６−５とＮ型拡散領域１３４を接続する。

ＤＲＶ１セル１００のレイアウトパターンは、電流供給回路１２０に含まれる２つのインバータ回路（ＰＭＯＳトランジスタ１２２とＮＭＯＳトランジスタ１２６により構成されるインバータ回路とＰＭＯＳトランジスタ１２４とＮＭＯＳトランジスタ１２８により構成されるインバータ回路）の入力同士がメタル１層配線ではなくポリシリコン配線１３０−４により接続されている。従って、他のメタル１層配線の配線領域を確保できるので、ＤＲＶ１セル１００のレイアウトパターンの面積を小さくすることができる。

図６（Ａ）〜図６（Ｃ）は、第２の電流供給セルの一例として基本電流の２倍の電流を供給する電流供給セルについて説明するための図である。

ＤＲＶ２セル１４０は、図６（Ａ）のシンボルで表現され、入力端子ＩＮに入力された信号のバッファ論理の信号を出力端子ＯＵＴに出力するとともに、出力端子ＯＵＴに接続された信号線に基本電流の２倍の電流を供給するように機能する。

図６（Ｂ）は、ＤＲＶ２セル１４０のトランジスタレベルの回路図（回路接続情報）を示す図である。ＤＲＶ２セル１４０は、インバータ回路１５０と電流供給回路１６０を含んで構成されている。

インバータ回路１５０は、ＰＭＯＳトランジスタ１５２とＮＭＯＳトランジスタ１５４を含み、ＰＭＯＳトランジスタ１５２のゲート、ソースはそれぞれ入力端子ＩＮ、ＶＤＤ電源供給線に接続され、ＮＭＯＳトランジスタ１５４のゲート、ソースはそれぞれ入力端子ＩＮ、ＶＳＳ電源供給線に接続され、ＰＭＯＳトランジスタ１５２のドレインとＮＭＯＳトランジスタ１５４のドレインが信号線１５６に接続されている。インバータ回路１５０は、入力端子ＩＮから入力された信号のインバータ論理の信号を信号線１５６に出力する。

電源供給回路１６０は、第２の電源供給回路に対応し、それぞれ基本電流を供給する２つの電源供給回路１６０−１、１６０−２を含む。電流供給回路１６０−１、１６０−２は、図５（Ｂ）に示した電流供給回路１２０（第１の電源供給回路）と同じ構成である。

すなわち、電源供給回路１６０−１は、２つのＰＭＯＳトランジスタ１６２−１、１６４−１と２つのＮＭＯＳトランジスタ１６６−１、１６８−１を含んで構成されている。ＰＭＯＳトランジスタ１６２−１、１６４−１のゲート、ソースはそれぞれ信号線１５６、ＶＤＤ電源供給線に接続され、ＮＭＯＳトランジスタ１６６−１、１６８−１のゲート、ソースはそれぞれ信号線１５６、ＶＳＳ電源供給線に接続されている。そして、ＰＭＯＳトランジスタ１６２−１、１６４−１、ＮＭＯＳトランジスタ１６６−１、１６８−１のドレインは出力端子ＯＵＴに接続されている。すなわち、電源供給回路１６０−１は、ＶＤＤ電源供給線とＶＳＳ電源供給線の間に並列に接続された２つのインバータ回路（ＰＭＯＳトランジスタ１６２−１とＮＭＯＳトランジスタ１６６−１により構成されるインバータ回路とＰＭＯＳトランジスタ１６４−１とＮＭＯＳトランジスタ１６８−１により構成されるインバータ回路）を含んで構成されている。

また、電源供給回路１６０−２は、２つのＰＭＯＳトランジスタ１６２−２、１６４−２と２つのＮＭＯＳトランジスタ１６６−２、１６８−２を含んで構成されている。ＰＭＯＳトランジスタ１６２−２、１６４−２のゲート、ソースはそれぞれ信号線１５６、ＶＤＤ電源供給線に接続され、ＮＭＯＳトランジスタ１６６−２、１６８−２のゲート、ソースはそれぞれ信号線１５６、ＶＳＳ電源供給線に接続されている。そして、ＰＭＯＳトランジスタ１６２−２、１６４−２、ＮＭＯＳトランジスタ１６６−２、１６８−２のドレインは出力端子ＯＵＴに接続されている。すなわち、電源供給回路１６０−２は、ＶＤＤ電源供給線とＶＳＳ電源供給線の間に並列に接続された２つのインバータ回路（ＰＭＯＳトランジスタ１６２−２とＮＭＯＳトランジスタ１６６−２により構成されるインバータ回路とＰＭＯＳトランジスタ１６４−２とＮＭＯＳトランジスタ１６８−２により構成されるインバータ回路）を含んで構成されている。

従って、入力端子ＩＮに入力された信号がローレベルの電圧の時は、信号線１５６の信号（インバータ回路１５０の出力）の電圧はハイレベルになり、ＮＭＯＳトランジスタ１６６―１、１６８−１、１６６−２、１６８−２がオンしＰＭＯＳトランジスタ１６２−１、１６４−１、１６２−２、１６４−２がオフするので出力端子ＯＵＴはＶＳＳ電源供給線に電気的に接続され、出力端子ＯＵＴからローレベルの電圧の信号が出力される。一方、入力端子ＩＮに入力された信号がハイレベルの電圧の時は、信号線１５６の信号（インバータ回路１５０の出力）の電圧はローレベルになり、ＰＭＯＳトランジスタ１６２−１、１６４−１、１６２−２、１６４−２がオンしＮＭＯＳトランジスタ１６６―１、１６８−１、１６６−２、１６８−２がオフするので出力端子ＯＵＴはＶＤＤ電源供給線に電気的に接続され、出力端子ＯＵＴからハイレベルの電圧の信号が出力される。

ここで、入力端子ＩＮに入力される信号がハイレベルからローレベルに遷移すれば、出力端子ＯＵＴから出力される信号もハイレベルからローレベルに遷移する。この遷移期間において、ＮＭＯＳトランジスタ１６６―１、１６８−１、１６６−２、１６８−２が同時にオンすることにより、出力端子ＯＵＴからＶＳＳ電源供給線に基本電流の２倍の電流が流れる。逆に、入力端子ＩＮに入力される信号がローレベルからハイレベルに遷移すれば、出力端子ＯＵＴから出力される信号もローレベルからハイレベルに遷移する。この遷移期間において、ＰＭＯＳトランジスタ１６２−１、１６４−１、１６２−２、１６４−２が同時にオンすることにより、ＶＤＤ電源供給線から出力端子ＯＵＴに基本電流の２倍の電流が流れる。

ＤＲＶ２セル１４０は、以上の動作により、基本電流の２倍の電流を供給する電流供給セルとして機能することができる。なお、ＤＲＶ２セル１４０は、入力端子ＩＮから入力される信号のバッファ論理の信号を出力端子ＯＵＴから出力させるためにインバータ回路１５０を含んでいるが、インバータ回路１５０を含まなくてもよい。すなわち、ＤＲＶ２セル１４０は、電流供給回路１６０のみで構成され、入力端子ＩＮに入力された信号のインバータ論理の信号を出力端子ＯＵＴに出力するとともに、出力端子ＯＵＴに接続された信号線に基本電流の２倍の電流を供給するように機能するようにしてもよい。

図６（Ｃ）は、ＤＲＶ２セル１４０のレイアウトパターンを示す図である。ＤＲＶ２セル１４０のレイアウトパターンは、７つのポリシリコン配線１７０−１〜１７０−７、２つのＰ型拡散領域１７２−１、１７２−２、２つのＮ型拡散領域１７４−１、１７４−２、６つのメタル１層配線１７６−１〜１７６−６、１８個のコンタクト１７８−１〜１７８−１８を含む。

図６（Ｂ）に示すインバータ回路１５０に含まれるＰＭＯＳトランジスタ１５２は、ポリシリコン配線１７０−１とＰ型拡散領域１７２−１により形成されるトランジスタに対応する。また、図６（Ｂ）に示すインバータ回路１５０に含まれるＮＭＯＳトランジスタ１５４は、ポリシリコン配線１７０−１とＮ型拡散領域１７４−１により形成されるトランジスタに対応する。

また、図６（Ｂ）に示す電源供給回路１６０−１に含まれる２つのＰＭＯＳトランジスタ１６２−１、１６４−１は、それぞれポリシリコン配線１７０−２、１７０−３とＰ型拡散領域１７２−１により形成されるトランジスタに対応する。また、図６（Ｂ）に示す電源供給回路１６０−１に含まれる２つのＮＭＯＳトランジスタ１６６−１、１６８−１は、それぞれポリシリコン配線１７０−２、１７０−３とＮ型拡散領域１７４−１により形成されるトランジスタに対応する。ここで、ポリシリコン配線１７０−２、１７０−３はポリシリコン配線１７０−４で接続されている。また、図６（Ｂ）に示す電源供給回路１６０−２に含まれる２つのＰＭＯＳトランジスタ１６２−２、１６４−２は、それぞれポリシリコン配線１７０−５、１７０−６とＰ型拡散領域１７２−２により形成されるトランジスタに対応する。また、図６（Ｂ）に示す電源供給回路１６０−２に含まれる２つのＮＭＯＳトランジスタ１６６−２、１６８−２は、それぞれポリシリコン配線１７０−５、１７０−６とＮ型拡散領域１７４−２により形成されるトランジスタに対応する。ここで、ポリシリコン配線１７０−５、１７０−６はポリシリコン配線１７０−７で接続されている。

メタル１層配線１７６−１はＶＤＤ電源供給線であり、コンタクト１７８−１、１７８−２はメタル１層配線１７６−１とＰ型拡散領域１７２−１を接続する。コンタクト１７８−３、１７８−４はメタル１層配線１７６−１とＰ型拡散領域１７２−２を接続する。コンタクト１７８−５はメタル１層配線１７６−３とＰ型拡散領域１７２−１を接続する。コンタクト１７８−６はメタル１層配線１７６−４とＰ型拡散領域１７２−１を接続する。コンタクト１７８−７はメタル１層配線１７６−４とＰ型拡散領域１７２−２を接続する。コンタクト１７８−８はメタル１層配線１７６−２とポリシリコン配線１７０−１を接続する。コンタクト１７８−９はメタル１層配線１７６−３とポリシリコン配線１７０−２、１７０−３、１７０−４を接続する。コンタクト１７８−１０はメタル１層配線１７６−５とポリシリコン配線１７０−２、１７０−３、１７０−４を接続する。コンタクト１７８−１１はメタル１層配線１７６−５とポリシリコン配線１７０−５、１７０−６、１７０−７を接続する。コンタクト１７８−１２はメタル１層配線１７６−３とＮ型拡散領域１７４−１を接続する。コンタクト１７８−１３はメタル１層配線１７６−４とＮ型拡散領域１７４−１を接続する。コンタクト１７８−１４はメタル１層配線１７６−４とＮ型拡散領域１７４−２を接続する。メタル１層配線１７６−６はＶＳＳ電源供給線であり、コンタクト１７８−１５、１７８−１６はメタル１層配線１７６−６とＮ型拡散領域１７４−１を接続する。コンタクト１７８−１７、１７８−１８はメタル１層配線１７６−６とＮ型拡散領域１７４−２を接続する。

ＤＲＶ２セル１４０のレイアウトパターンは、電流供給回路１６０−１に含まれる２つのインバータ回路（ＰＭＯＳトランジスタ１６２−１とＮＭＯＳトランジスタ１６６−１により構成されるインバータ回路とＰＭＯＳトランジスタ１６４−１とＮＭＯＳトランジスタ１６８−１により構成されるインバータ回路）の入力同士がメタル１層配線ではなくポリシリコン配線１７０−４により接続されている。また、ＤＲＶ２セル１４０は、電流供給回路１６０−２に含まれる２つのインバータ回路（ＰＭＯＳトランジスタ１６２−２とＮＭＯＳトランジスタ１６６−２により構成されるインバータ回路とＰＭＯＳトランジスタ１６４−２とＮＭＯＳトランジスタ１６８−２により構成されるインバータ回路）の入力同士がメタル１層配線ではなくポリシリコン配線１７０−７により接続されている。従って、他のメタル１層配線の配線領域を確保できるので、ＤＲＶ２セル１４０のレイアウトパターンの面積を小さくすることができる。

なお、図６（Ｃ）に示すＤＲＶ２セル１４０のレイアウトパターンにおいて、インバータ回路１５０及び電流供給回路１６０−１のレイアウトパターンは、図５（Ｃ）に示したＤＲＶ１セル１００のレイアウトパターンと同じである。また、電流供給回路１６０−１と電流供給回路１６０−２のバルク層のレイアウトパターンは同じである。従って、電流供給回路１６０−１、１６０−２のバルク層のレイアウトパターンは、それぞれ図５（Ｃ）に示した電流供給回路１２０のバルク層のレイアウトパターンと同じである。さらに、電流供給回路１６０−１の入力と電流供給回路１６０−２の入力は、ポリシリコン配線ではなくメタル１層配線１７６−５により接続されている。そのため、図６（Ｃ）に示すインバータ回路１５０及び電流供給回路１６０−１のバルク層におけるレイアウトパターンに対して、メタル１配線層及びコンタクト層のレイアウトパターンを図５（Ｃ）のように形成すればＤＲＶ１セル１００のレイアウトパターンを形成することができる。従って、配置配線後の論理回路のレイアウトにおけるセルの未配置領域に図６（Ｃ）のバルク層におけるレイアウトパターンを形成しておけば、メタル１配線層及びコンタクト層のレイアウトパターンを変更するだけで、ＤＲＶ１セル１００又はＤＲＶ２セル１４０のレイアウトパターンを選択的に形成することができる。

３．集積回路装置の設計方法
図７は、本実施形態の集積回路装置の設計方法について説明するためのフローチャート図である。

まず、集積回路装置に含まれる論理回路の設計（論理設計）において使用する、第１〜第Ｎ（Ｎ≧２）の異なる論理をそれぞれ有する第１〜第Ｎの論理セルと第１〜第Ｍ（Ｍ≧２）の異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルを決定する（ステップＳ１０）。例えば、論理設計において図２に示した論理セル及び電源供給セルを使用することに決定してもよい。

次に、ステップＳ１０で決定した第１〜第Ｎの論理セルの特性情報と、ステップＳ１０で決定した第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成する（ステップＳ２０）。なお、ステップＳ２０はライブラリ作成ステップに対応する。

具体的には、例えば、まず図２に示した論理セル及び電源供給セルの各々について、回路接続情報とレイアウトパターンを作成する。次に、論理セル及び電源供給セルの各々に対して、レイアウトパターンから寄生容量及び寄生抵抗を抽出して回路接続情報に追加する。そして、論理セル及び電源供給セルの各々に対して、寄生容量及び寄生抵抗が追加された回路接続情報に基づいて回路シミュレーションを実行し、その実行結果から特性情報を作成する。

ステップＳ２０において、第ｎ（１≦ｎ≦Ｎ）の論理を有する論理セルの特性情報として第ｎの論理セルの特性情報のみを含むようにライブラリを作成するようにしてもよい。

次に、ステップＳ２０で作成したライブラリを用いて論理回路の回路接続情報及びレイアウトパターンを作成する（ステップＳ３０）。論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて回路接続情報及びレイアウトパターンを作成する。

ここで、ステップＳ１０で決定した論理セル及び電流供給セルの中から回路図エディタ等を用いて必要なセルを人手により選択してセル間の配線を行うことによって論理回路の回路接続情報を作成するようにしてもよい。また、論理回路の機能をハードウェア記述言語で記述したファイル（ＲＴＬ記述）を論理合成ツールに読み込ませて回路接続情報を論理合成させるようにしてもよい。この場合には、ステップＳ２０において図１で示した論理合成用ライブラリ１０を作成し、論理合成用ライブラリ１０を用いて論理合成を行う。

また、ステップＳ１０で決定した論理セル及び電流供給セルの中からレイアウトエディタ等を用いて、回路接続情報に含まれるセルを人手により配置してセル間の配線パターンを作成することによって論理回路のレイアウトパターンを作成するようにしてもよい。また、回路接続情報を自動配置配線ツールに読み込ませてレイアウトパターンを自動生成させるようにしてもよい。この場合には、ステップＳ２０において図１で示した自動配置配線用ライブラリ３０を作成し、自動配置配線用ライブラリ３０を用いて自動配置配線を行う。

さらに、作成した回路接続情報及びレイアウトパターンに基づいて各配線の寄生容量及び寄生抵抗を抽出してＳＤＦ（Standard Delay Format）等の遅延情報ファイルを作成し、遅延情報ファイルを読み込んで論理シミュレーションを実行することにより論理回路の論理検証およびタイミング検証を行うにしてもよい。この場合には、ステップＳ２０において図１で示した論理シミュレーション用ライブラリ２０を作成し、論理シミュレーション用ライブラリ２０を用いて論理シミュレーションを行う。また、遅延情報ファイルを読み込んで論理回路のスタティックタイミング解析を行うようにしてもよい。この場合には、論理合成用ライブラリ１０を用いてスタティックタイミング解析を行う。

ステップＳ３０において、論理回路の回路接続情報に基づいて論理セル及び電流供給セルを配置した後、論理セル及び電流供給セルが配置されていない未配置領域に第１の電流供給セルに含まれる第１の電流供給回路のバルク層におけるレイアウトパターンを少なくとも１つ作成し、論理回路の回路接続情報において少なくとも１つの電流供給セルが追加された場合には、少なくとも１つの第１の電流供給回路のバルク層におけるレイアウトパターンを用いて、追加された電流供給セルを未配置領域に配置するようにしてもよい。

なお、ステップＳ３０は論理設計ステップに対応する。

最後に、ステップＳ３０で作成した論理回路の回路接続情報及びレイアウトパターンに基づいて、論理回路を含む集積回路（全体回路）の回路接続情報及びレイアウトパターンを作成する（ステップＳ４０）。なお、ステップＳ４０は全体回路作成ステップに対応する。

図８（Ａ）〜図８（Ｄ）は、図７のステップＳ３０（論理設計ステップ）において、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合の回路接続情報の作成方法について説明するための図である。

例えば、論理回路がＮＡＮＤ論理（第１の論理に対応する）と基本電流を供給する電流供給能力（第１の電流供給能力に対応する）を有する回路を含む場合には、図３（Ａ）〜図３（Ｃ）に示したＮＡＮＤセル６０（第１の論理セルに対応する）と図５（Ａ）〜図５（Ｃ）に示したＤＲＶ１セル１００（第１の電流供給セルに対応する）を用いて図８（Ａ）に示すＮＡＮＤ１回路を作成する。

また、例えば、論理回路がＮＡＮＤ論理（第１の論理に対応する）と基本電流の２倍の電流を供給する電流供給能力（第２の電流供給能力に対応する）を有する回路を含む場合には、図３（Ａ）〜図３（Ｃ）に示したＮＡＮＤセル６０（第１の論理セルに対応する）と図６（Ａ）〜図６（Ｃ）に示したＤＲＶ２セル１４０（第２の電流供給セルに対応する）を用いて図８（Ｂ）に示すＮＡＮＤ２回路を作成する。

また、例えば、論理回路がＮＯＲ論理（第２の論理に対応する）と基本電流を供給する電流供給能力（第１の電流供給能力に対応する）を有する回路を含む場合には、図４（Ａ）〜図４（Ｃ）に示したＮＯＲセル８０（第２の論理セルに対応する）と図５（Ａ）〜図５（Ｃ）に示したＤＲＶ１セル１００（第１の電流供給セルに対応する）を用いて図８（Ｃ）に示すＮＯＲ１回路を作成する。

また、例えば、論理回路がＮＯＲ論理（第２の論理に対応する）と基本電流の２倍の電流を供給する電流供給能力（第２の電流供給能力に対応する）を有する回路を含む場合には、図４（Ａ）〜図４（Ｃ）に示したＮＯＲセル８０（第２の論理セルに対応する）と図６（Ａ）〜図６（Ｃ）に示したＤＲＶ２セル１４０（第２の電流供給セルに対応する）を用いて図８（Ｄ）に示すＮＯＲ２回路を作成する。

従来の集積回路装置の設計手法では、図８（Ａ）〜図８（Ｄ）に示すＮＡＮＤ１回路、ＮＡＮＤ２回路、ＮＯＲ１回路、ＮＯＲ２回路に対応するＮＡＮＤ１セル、ＮＡＮＤ２セル、ＮＯＲ１セル、ＮＯＲ２セルを使用して論理設計を行っていた。そのため、ＮＡＮＤ１セル、ＮＡＮＤ２セル、ＮＯＲ１セル、ＮＯＲ２セルのように論理及び電流供給能力の少なくとも一方が異なる各論理セルについて、回路接続情報及びレイアウトパターンの作成、回路シミュレーションの実行、特性情報の生成等を行い、ライブラリを作成していた。

一方、本実施形態の集積回路装置の設計手法によれば、図８（Ａ）〜図８（Ｄ）に示すＮＡＮＤ１回路とＮＡＮＤ２回路又はＮＯＲ１回路とＮＯＲ２回路のように論理が同じで電流供給能力が異なる回路を設計する場合には、ＮＡＮＤセル６０又はＮＯＲセル８０のように共通の論理セルが使用される。また、ＮＡＮＤ１回路とＮＯＲ１回路又はＮＡＮＤ２回路とＮＯＲ２回路のように論理が異なり電流供給能力が同じ回路を設計する場合には、ＤＲＶ１セル１００又はＤＲＶ２セル１４０のように共通の電流供給セルが使用される。そのため、ＮＡＮＤセルやＮＯＲセルのように論理の異なる論理セルとＤＲＶ１セル１００やＤＲＶ２セル１４０のように電流供給能力の異なる電流供給セルについて、回路接続情報及びレイアウトパターンの作成、回路シミュレーションの実行、特性情報の生成等を行い、ライブラリを作成すればよい。

図９（Ａ）、図９（Ｂ）は、図７のステップＳ３０（論理設計ステップ）において、論理セル及び電流供給セルの未配置領域に作成される電流供給回路のバルク層におけるレイアウトパターンについて説明するための図である。

図９（Ａ）に示すように、図７のステップＳ３０（論理設計ステップ）において、論理セル及び電流供給セルの配置配線を行うと、例えば、論理セル又は電流供給セルが配置された既配置領域２００−１〜２００−６と、論理セル及び電流供給セルが配置されていない未配置領域３００−１〜３００−３が発生する。そして、通常、未配置領域にはスペアセルとして使用頻度の高い論理セルが配置されたり、ベーシックトランジスタ（規則的に配置したＰＭＯＳトランジスタとＮＭＯＳトランジスタ）のバルク層におけるレイアウトパターンが作成される。本実施形態の集積回路装置の設計方法では、さらに、図９（Ｂ）に示すように、未配置領域３００−１〜３００−３に、図５（Ａ）〜図５（Ｃ）に示したＤＲＶ１セル１００（第１の電流供給セルに対応する）のバルク層におけるレイアウトパターン１００’−１〜１００’−３を作成するようにしてもよい。また、未配置領域３００−１〜３００−３に、ＤＲＶ１セル１００に含まれる電流供給回路１２０（第１の電流供給回路に対応する）のバルク層におけるレイアウトパターン１２０’−１〜１２０’−３を作成するようにしてもよい。ここで、１００’−２と１２０’−１により形成されるレイアウトパターン及び１００’−３と１２０’−３により形成されるレイアウトパターンが、いずれも図６（Ｃ）に示したＤＲＶ２セル１４０のレイアウトパターンにおけるバルク層のレイアウトパターンと一致するように、レイアウトパターン１００’−２、１２０’−１、１００’−３、１２０’−３を作成する。さらに、１００’−２、１２０’−１、１２０’−２により形成されるレイアウトパターンが、ＤＲＶ１セル１００の３倍の電流供給能力を有するＤＲＶ３セル（図示しない）のレイアウトパターンにおけるバルク層のレイアウトパターンと一致するように、レイアウトパターン１００’−２、１２０’−１、１２０’−２を作成する。

こうすることにより、論理回路の回路接続情報の変更に伴い、ＤＲＶ１セル１００が必要になった場合は、図５（Ｃ）のメタル１層配線１３６−１〜１３６−５及びコンタクト１３８−１〜１３８−１０を１００’−１〜１００’−３のレイアウトパターンのいずれかに追加するだけで図５（Ｃ）に示したＤＲＶ１セル１００のレイアウトパターンを作成することができる。また、ＤＲＶ２セル１４０が必要になった場合は、図６（Ｃ）のメタル１層配線１７６−１〜１７６−６及びコンタクト１７８−１〜１７８−１８を１００’−２及び１２０’−１のレイアウトパターン又は１００’−３及び１２０’−３のレイアウトパターンのいずれかに追加するだけで図６（Ｃ）に示したＤＲＶ２セル１４０のレイアウトパターンを作成することができる。また、ＤＲＶ３セルが必要になった場合は、必要なメタル１層配線及びコンタクトを１００’−２、１２０’−１及び１２０’−２のレイアウトパターンに追加するだけでＤＲＶ３セルのレイアウトパターンを作成することができる。

以上説明したように、本実施形態の集積回路装置の設計方法によれば、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの論理セルと第ｍの電流供給セルを用いて論理回路の回路接続情報及びレイアウトパターンが作成される。従って、各種ライブラリは、第１〜第Ｎの異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と、第１〜第Ｍの異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報を含めばよい。すなわち、本実施形態の集積回路装置の設計方法によれば、Ｎ種類の論理のいずれか及びＭ種類の電流供給能力のいずれかを有するＮ×Ｍ種類の論理回路を実現するために最低限Ｎ＋Ｍ種類のセルがあればよいので、ライブラリの開発工数及び記憶容量を大幅に削減することができる。

また、本実施形態の集積回路装置の設計方法によれば、ライブラリの作成対象となるセルの数が大幅に減るので、電流供給セルの種類を従来よりも増やすことにより、電流供給能力をより細かく選択できるようにすることができる。

また、本実施形態の集積回路装置の設計方法によれば、第２〜第Ｍの電流供給セルにそれぞれ含まれる第２〜第Ｍの電流供給回路は、バルク層において第１の電流供給セルに含まれる第１の電流供給回路が複数個並んで配置され、当該複数個の第１の電流供給回路はメタル配線で接続されたレイアウトパターンを有する。そのため、設計対象の論理回路の配置配線後のレイアウトにおけるセルの未配置領域に、第１の電流供給回路のバルク層におけるレイアウトパターンを複数個並べて配置しておけば、バルク層におけるレイアウトパターンを変更することなくメタル配線層及びコンタクト層のレイアウトパターンを追加するだけで、第２〜第Ｍの電流供給セルの少なくとも一部を当該未配置領域に追加することができる。従って、設計対象の論理回路の一部の電流供給セルの種類が変更された場合や新たに電流供給セルが追加された場合でも、電流供給セルを配置するために論理セルの配置をやり直す必要がなくなり、設計工数を削減することができる。また、フォトマスクの作製後に電流供給セルを変更又は追加する場合でもバルク層のレイアウトパターンを変更しなくて済むので作製し直すフォトマスクの枚数を減らすことができ、製品開発の工数及びコストを削減することができる。

４．集積回路装置の製造方法
本実施形態の集積回路装置の製造方法は、まず、図７のフローチャートに基づく設計方法によって集積回路のレイアウトパターンを作成する。次に、作成されたレイアウトパターンが描画されたフォトマスクを作成する。最後に、作成したフォトマスクを用いて既存の製造プロセスにより集積回路を半導体基板に形成することにより、集積回路装置を製造する。

５．集積回路装置
図１０は、本実施の形態の集積回路装置のブロック図の一例である。

マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＲＯＭ７１０、ＲＡＭ７２０、ＭＭＵ７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＭＡコントローラ５７０、割り込みコントローラ５８０、通信制御回路５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、クロック停止制御回路７４０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。

ＣＰＵ５１０、ＭＭＵ７３０等は、本実施形態の集積回路装置の設計方法において作成されるライブラリを用いて論理設計可能な論理回路である。

マイクロコンピュータ７００は、本実施の形態の集積回路装置の製造方法を用いて製造可能な集積回路装置である。

６．電子機器
図１１に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（集積回路装置）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。

ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。

音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。

図１２（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。

図１２（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。

図１２（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。

本実施の形態の集積回路装置を図１２（Ａ）〜図１２（Ｃ）の電子機器に組み込むことにより、コストパフォーマンスの高い電子機器を短期間で提供することができる。

なお、本実施形態を利用できる電子機器としては、図１２（Ａ）〜図１２（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の種々の電子機器を考えることができる
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

本実施形態の集積回路装置の設計方法におけるライブラリの構成について説明するための図。 本実施形態の集積回路装置の設計方法におけるライブラリの作成対象となるセルについて説明するための図。 図３（Ａ）〜図３（Ｃ）は、第１の論理セルの一例として２入力ＮＡＮＤセルについて説明するための図である。 図４（Ａ）〜図４（Ｃ）は、第２の論理セルの一例として２入力ＮＯＲセルについて説明するための図である。 図５（Ａ）〜図５（Ｃ）は、第１の電流供給セルの一例として基本電流を供給する電流供給セルについて説明するための図である。 図６（Ａ）〜図６（Ｃ）は、第２の電流供給セルの一例として基本電流の２倍の電流を供給する電流供給セルについて説明するための図である。 本実施形態の集積回路装置の設計方法について説明するためのフローチャート図。 図８（Ａ）〜図８（Ｄ）は、論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合の回路接続情報の作成方法について説明するための図である。 図９（Ａ）、図９（Ｂ）は、論理セル及び電流供給セルの未配置領域に作成される電流供給回路のバルク層におけるレイアウトパターンについて説明するための図である。 本実施の形態の集積回路装置のブロック図の一例。 集積回路装置を含む電子機器のブロック図の一例。 図１２（Ａ）〜図１２（Ｃ）は、種々の電子機器の外観図の例。

符号の説明

１ ライブラリ群、１０ 論理合成用ライブラリ、２０ 論理シミュレーション用ライブラリ、３０ 自動配置配線用ライブラリ、４０ 論理セル群、４２ 基本論理セル群、４４ 複合論理セル群、４６ 記憶論理セル群、５０ 電流供給セル群、６０ ＮＡＮＤセル、６２ ＰＭＯＳトランジスタ、６４ ＰＭＯＳトランジスタ、６６ ＮＭＯＳトランジスタ、６８ ＮＭＯＳトランジスタ、７０−１〜７０−２ ポリシリコン配線、７２ Ｐ型拡散領域、７４ Ｎ型拡散領域、７６−１〜７６−３ メタル１層配線、７８−１〜７８−５ コンタクト、８０ ＮＯＲセル、８２ ＰＭＯＳトランジスタ、８４ ＰＭＯＳトランジスタ、８６ ＮＭＯＳトランジスタ、８８ ＮＭＯＳトランジスタ、９０−１〜９０−２ ポリシリコン配線、９２ Ｐ型拡散領域、９４ Ｎ型拡散領域、９６−１〜９６−３ メタル１層配線、９８−１〜９８−５ コンタクト、１００ ＤＲＶ１セル、１１０ インバータ回路、１１２ ＰＭＯＳトランジスタ、１１４ ＮＭＯＳトランジスタ、１１６ 信号線、１２０ 電流供給回路、１２２ ＰＭＯＳトランジスタ、１２４ ＰＭＯＳトランジスタ、１２６ ＮＭＯＳトランジスタ、１２８ ＮＭＯＳトランジスタ、１３０−１〜１３０−４ ポリシリコン配線、１３２ Ｐ型拡散領域、１３４ Ｎ型拡散領域、１３６−１〜１３６−５ メタル１層配線、１３８−１〜１３８−１０ コンタクト、１４０ ＤＲＶ２セル、１５０ インバータ回路、１５２ ＰＭＯＳトランジスタ、１５４ ＮＭＯＳトランジスタ、１５６ 信号線、１６０ 電流供給回路、１６２−１〜１６２−２ ＰＭＯＳトランジスタ、１６４−１〜１６４−２ ＰＭＯＳトランジスタ、１６６−１〜１６６−２ ＮＭＯＳトランジスタ、１６８−１〜１６８−２ ＮＭＯＳトランジスタ、１７０−１〜１７０−７ ポリシリコン配線、１７２−１〜１７２−２ Ｐ型拡散領域、１７４−１〜１７４−２ Ｎ型拡散領域、１７６−１〜１７６−６ メタル１層配線、１７８−１〜１７８−１８ コンタクト、２００−１〜２００−６ 既配置領域、３００−１〜３００−３ 未配置領域、５１０ ＣＰＵ、５２０ キャッシュメモリ、５３０ ＬＣＤコントローラ、５４０ リセット回路、５５０ プログラマブルタイマ、５６０ リアルタイムクロック（ＲＴＣ）、５７０ ＤＭＡコントローラ、５８０ 割り込みコントローラ、５９０ 通信制御回路、６００ バスコントローラ、６１０ Ａ／Ｄ変換器、６２０ Ｄ／Ａ変換器、６３０ 入力ポート、６４０ 出力ポート、６５０ Ｉ／Ｏポート、６６０ クロック発生装置、６７０ プリスケーラ、６８０ 汎用バス、６９０ 各種ピン、７００ マイクロコンピュータ（集積回路装置）、７１０ ＲＯＭ、７２０ ＲＡＭ、７３０ ＭＭＵ、７４０ クロック停止制御回路、７５０ 専用バス、８００ 電子機器、８１０ マイクロコンピュータ（集積回路装置）、８２０ 入力部、８３０ メモリ、８４０ 電源生成部、８５０ ＬＣＤ、８６０ 音出力部、９５０ 携帯電話、９５２ ダイヤルボタン、９５４ ＬＣＤ、９５６ スピーカ、９６０ 携帯型ゲーム装置、９６２ 操作ボタン、９６４ 十字キー、９６６ ＬＣＤ、９６８ スピーカ、９７０ パーソナルコンピュータ、９７２ キーボード、９７４ ＬＣＤ、９７６ 音出力部

Claims (8)

1. 論理回路を含む集積回路装置の設計方法であって、
   第１〜第Ｎ（Ｎ≧２）の異なる論理をそれぞれ有する第１〜第Ｎの論理セルの特性情報と、第１〜第Ｍ（Ｍ≧２）の異なる電流供給能力をそれぞれ有する第１〜第Ｍの電流供給セルの特性情報とを含むライブラリを作成するライブラリ作成ステップと、
   前記ライブラリを用いて前記論理回路の回路接続情報及びレイアウトパターンを作成する論理設計ステップと、
   前記論理回路の前記回路接続情報及び前記レイアウトパターンに基づいて、前記論理回路を含む集積回路の回路接続情報及びレイアウトパターンを作成する全体回路作成ステップと、を含み、
   前記論理設計ステップにおいて、
   前記論理回路が第ｎ（１≦ｎ≦Ｎ）の論理と第ｍ（１≦ｍ≦Ｍ）の電流供給能力を有する回路を含む場合には、第ｎの前記論理セルと第ｍの前記電流供給セルを用いて論理回路の前記回路接続情報及び前記レイアウトパターンを作成することを特徴とする集積回路装置の設計方法。
2. 請求項１において、
   前記ライブラリ作成ステップにおいて、
   第ｎ（１≦ｎ≦Ｎ）の論理を有する論理セルの特性情報として第ｎの前記論理セルの特性情報のみを含むように前記ライブラリを作成することを特徴とする集積回路装置の設計方法。
3. 請求項１又は２において、
   前記第１〜第Ｍの電流供給セルは、第１〜第Ｍの電流供給回路をそれぞれ含み、
   前記第２〜第Ｍの電流供給回路は、それぞれ複数の前記第１の電流供給回路を含み、それぞれバルク層において前記複数の第１の電流供給回路のレイアウトパターンが並んで配置されたレイアウトパターンを有することを特徴とする集積回路装置の設計方法。
4. 請求項３において、
   前記第２〜第Ｍの電流供給回路は、それぞれ前記複数の第１の電流供給回路がメタル配線により接続されたレイアウトパターンを有することを特徴とする集積回路装置の設計方法。
5. 請求項３又は４において、
   前記第１の電流供給回路は、２つの電源供給線の間に並列に接続された複数のインバータ回路を含み、当該複数のインバータ回路の入力同士がポリシリコン配線により接続されたレイアウトパターンを有することを特徴とする集積回路装置の設計方法。
6. 請求項３乃至５のいずれかにおいて、
   前記論理設計ステップにおいて、
   前記論理回路の前記回路接続情報に基づいて前記論理セル及び前記電流供給セルを配置した後、前記論理セル及び前記電流供給セルが配置されていない未配置領域に少なくとも１つの前記第１の電流供給回路のバルク層におけるレイアウトパターンを作成し、前記論理回路の前記回路接続情報において少なくとも１つの前記電流供給セルが追加された場合には、少なくとも１つの前記第１の電流供給回路のバルク層におけるレイアウトパターンを用いて、追加された前記電流供給セルを前記未配置領域に配置することを特徴とする集積回路装置の設計方法。
7. 請求項１乃至６のいずれかに記載の設計方法によって前記集積回路のレイアウトパターンを作成するステップと、
   前記レイアウトパターンが描画されたフォトマスクを作成するステップと、
   前記フォトマスクを用いて前記集積回路を半導体基板に形成するステップと、を含むことを特徴とする集積回路装置の製造方法。
8. 請求項７に記載の集積回路装置の製造方法によって製造された集積回路装置と、
   前記集積回路装置の処理対象となるデータの入力手段と、
   前記集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。