JP2019216289A - 半導体装置 - Google Patents
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Abstract
Description
すなわち、半導体装置は第1のインバータとそれと直列に接続される第2のインバータとを備える。第1および第2のインバータはそれぞれpチャネル型トランジスタとnチャネル型トランジスタとを備える。第2のインバータのpチャネル型トランジスタとnチャネル型トランジスタの活性領域を構成する突起半導体層の本数は、それぞれ第1のインバータのpチャネル型トランジスタとnチャネル型トランジスタの活性領域を構成する突起半導体層の本数よりも少ない。
まず、実施形態に係る半導体装置について図13を用いて説明する。図13は実施形態に係る半導体装置を示す平面図である。
実施形態に係る半導体装置100は第1のインバータ110と第1のインバータ110と直列接続される第2のインバータ120とを備える。
第1のインバータ110は第1のpチャネル型トランジスタ111pと第1のnチャネル型トランジスタ111nとを備える。第2のインバータ120は第2のpチャネル型トランジスタ121pと第2のnチャネル型トランジスタ121nとを備える。
第1のpチャネル型トランジスタ111pは第1の活性領域12pと第1のゲート電極13と第1の局所接続配線14spと第2の局所接続配線14dpとを備える。第1の活性領域12pは突起半導体層で構成され、第1の方向(X方向)に沿って伸びる。第1のゲート電極13は第2の方向(Y方向)に沿って伸びる。第2の局所接続配線14snは第2の方向に沿って伸び、第1の活性領域のドレイン側と接続される。
第1のnチャネル型トランジスタ111nは第2の活性領域12nと第1のゲート電極13と第3の局所接続配線14snと第4の局所接続配線14dnとを備える。第2の活性領域12nは突起半導体層で構成され、第1の方向に沿って伸びる。第3の局所接続配線14snは第2の方向に沿って伸び、第2の活性領域12nのソース側と接続される。第4の局所接続配線14dnは第2の方向に沿って伸び、第2の活性領域12nのドレイン側と接続される。
第2のpチャネル型トランジスタ121pは第3の活性領域42pと第2のゲート電極43と第5の局所接続配線44spと第6の局所接続配線44dpとを備える。突起半導体層で構成され、第1の方向に沿って伸びる第3の活性領域42p第2のゲート電極43は第2の方向に沿って伸びる。第5の局所接続配線44spは第2の方向に沿って伸び、第3の活性領域42pのソース側と接続される。第6の局所接続配線44dpは第2の方向に沿って伸び、第3の活性領域42pのドレイン側と接続される。
第2のnチャネル型トランジスタ121nは第4の活性領域42nと第2のゲート電極43と第7の局所接続配線44snと第8の局所接続配線44dnとを備える。第4の活性領域42nは突起半導体層で構成され、第1の方向に沿って伸びる。第7の局所接続配線44snは第4の活性領域42nのソース側と接続される。第8の局所接続配線44dnは第2の方向に沿って伸び、第4の活性領域42nのドレイン側と接続される。
第3の活性領域42pの数は第1の活性領域12pの数よりも少なく、第4の活性領域42nの数は第2の活性領域12nの数よりも少ない。
実施形態によれば、第1のインバータと第2のインバータとで遅延回路を構成することができる。
実施例1に係る半導体装置100AはFinFETのインバータ回路で構成する遅延回路(バッファ)である。半導体装置100Aはシリコン(Si)等の一つの半導体基板上に形成され、例えば、16nm以降のプロセスで製造される。
Wg2=2×HFIN+WFIN ・・・(1)
である。また、
Wg1=4×(2×HFIN+WFIN)=4×Wg2 ・・・(2)
である。
Wg1/Lg1=4×Wg2/Lg1
=4×Wg2/Lg2
>Wg2/Lg2 ・・・(3)
となる。ここで、Lg1=Lg2である。すなわち、pチャネル型トランジスタ21pおよびnチャネル型トランジスタ21nのゲート幅とゲート長の比(Wg2/Lg2)はpチャネル型トランジスタ11pおよびnチャネル型トランジスタ11nのゲート幅とゲート長との比(Wg1/Lg1)よりも小さくなる。
LIC24dpの長さ=d7+d1+d6 ・・・(4)
LIC14dpの長さ=d4+d1+(N−1)(d1+d2)+d3 ・・・(5)
LIC24spの長さ=d9+d1+d8 ・・・(6)
LIC14spの長さ=d5+d1+(N−1)(d1+d2)+d3 ・・・(7)
d3=(d1+d2)/4 ・・・(8)
ここで、Nはpチャネル型トランジスタ11p、nチャネル型トランジスタ11nの活性領域の数であり、半導体装置100AではN=4である。また、半導体装置100Aでは、
d6=d3、d7=d4、d8=d3、d9=d4
である。なお、例えば、d1は10nm、d2は40nm程度の大きさである。
ここで、例えば、d11は90nm程度の大きさである。
Ls1=2×d11 ・・・(9)
Lg1≦WLIC≦d11/2 ・・・(10)
半導体装置100Aはインバータを2段直列に接続した遅延回路(バッファ)の例である。より遅延時間を作るために、前段のインバータの活性領域(突起半導体層の本数)を最小としている例である。前段のインバータと後段のインバータとの突起半導体層の本数は、本数差が大きい方が後段のインバータの充放電に時間がかかるため、より遅延時間を増加させられる。また、後段のインバータの突起半導体の本数は配置可能な最大数を使うのが好ましい。これにより、遅延回路の出力信号を安定させることができる。遅延時間を小さくする場合は、前段のインバータの活性領域(突起半導体層の本数)を増加させればよい。
図1Bに示す実施例1に係る半導体装置100Aと同様に、実施例2に係る半導体装置100Bはインバータを2段直列接続して構成される。半導体装置1Bの後段(出力側)のインバータ10は半導体装置100Aの出力側のインバータと同様な構成であり、半導体装置100Bの前段(入力側)のインバータ30は半導体装置100Aのインバータ20とは異なる構成である。なお、図2では、第1の電源用金属配線16vd、それに接続されるビア15sp、24sp、第2の電源用金属配線16vs、それに接続されるビア15sn、25snが省略されている。
図3Bに示すように、実施例3に係る半導体装置100Cはインバータを4段縦続接続して構成される。出力側のインバータ10は半導体装置100Aと同様である。入力側の3段のインバータ20は半導体装置100Aと同様である。インバータ10,20のX方向のセルサイズはそれぞれLs1であるので、半導体装置100Cのセルサイズは4×Ls1である。なお、図3Aでは、第1の電源用金属配線16vd、それに接続されるビア15sp、25sp、第2の電源用金属配線16vs、それに接続されるビア15sn、25snが省略されている。半導体装置100Cでは、遅延時間を増やすためには多数のトランジスタが必要となり、X方向のセルサイズが増大する。
d6=(N−1)(d1+d2)+d3 ・・・(11)
d8=(N−1)(d1+d2)+d3 ・・・(12)
すなわち、半導体装置100DではN=4であるので、d6はd3よりも長くなり、d8はd3よりも長くなり、半導体装置100Aの相当部分の長さより長くなる。
なお、活性領域12pの数は4つに限定されるものではなく、活性領域42pの数よりも多ければよい。また、活性領域12nの数も4つに限定されるものではなく、活性領域42nの数よりも多ければよい。活性領域42pの数は1つに限定されるものではなく、活性領域12pの数よりも少なければよい。活性領域42nの数は1つに限定されるものではなく、活性領域12の数よりも少なければよい。
実施例5に係る半導体装置100Eは、入力側のインバータ(第2のインバータ)50の活性領域の配置位置が異なる以外は実施例4に係る半導体装置と同様である。図6BのA−A線における断面図は図5Aの断面図と、図6BのB−B線における断面図は図5Bの断面図と、図6BのC−C線における断面図は図5Cの断面図と、同様である。
d7=(N−1)(d1+d2)+d4 ・・・(13)
d9=(N−1)(d1+d2)+d5 ・・・(14)
すなわち、半導体装置100EではN=4であるので、d7はd4よりも長くなり、d9はd5よりも長くなり、半導体装置100Aの相当部分の長さよりも長くなる。
活性領域12pの数は4つに限定されるものではなく、活性領域52pの数よりも多ければよい。また、活性領域12nの数も4つに限定されるものではなく、活性領域52nの数よりも多ければよい。活性領域52pの数は1つに限定されるものではなく、活性領域12pの数よりも少なければよい。活性領域52nの数は1つに限定されるものではなく、活性領域12の数よりも少なければよい。
実施例6に係る半導体装置100Fは、入力側のインバータ(第2のインバータ)60の活性領域のドレイン側に接続するLICの長さが異なる以外は実施例1に係る半導体装置と基本的に同様である。LICの長さの変更に伴ってビアの位置図7BのA−A線における断面図は図5Aの断面図と、図7BのC−C線における断面図は図5Cの断面図と同様である。
d8=(N−1)(d1+d2)+d3 ・・・(12)
すなわち、半導体装置100DではN=4であるので、d8はd3よりも長くなり、半導体装置100Aの相当部分の長さよりも長くなる。
活性領域12pの数は4つに限定されるものではなく、活性領域42pの数よりも多ければよい。また、活性領域12nの数も4つに限定されるものではなく、活性領域42nの数よりも多ければよい。活性領域42pの数は1つに限定されるものではなく、活性領域12pの数よりも少なければよい。活性領域42nの数は1つに限定されるものではなく、活性領域12の数よりも少なければよい。
d3≦d6≦(N−1)(d1+d2)+d3 ・・・(15)
d3≦d8≦(N−1)(d1+d2)+d3 ・・・(16)
ここで、実施例1では、
d6=d8=d3
であり、実施例4は、
d6=d8=(N−1)(d1+d2)+d3
である。
実施例7に係る半導体装置100Gは、入力側のインバータ(第2のインバータ)70のLICの上層の金属配線およびビアの配置以外は実施例4に係る半導体装置100Dと基本的に同様である。すなわち、半導体装置100Gのd1〜d11は半導体装置100Dと同じである。
図1Bに示す実施例1に係る半導体装置100Aと同様に、実施例8に係る半導体装置100Hはインバータを2段直列接続して構成される。半導体装置100Hの出力側のインバータ10は半導体装置100Aの出力側のインバータと同様な構成であり、半導体装置1Hの入力側のインバータ(第2のインバータ)80は出力側のインバータのソース側のLICと共通に用いられて構成される。
110・・・第1のインバータ
111p・・・第1のpチャネル型トランジスタ
111n・・・第1のnチャネル型トランジスタ
12p・・・第1の活性領域
12n・・・第2の活性領域
13・・・第1のゲート電極
13d・・・ダミーゲート電極
14dp・・・第2の局所接続配線
14dn・・・第4の局所接続配線
14sp・・・第1の局所接続配線
14sn・・・第3の局所接続配線
15g,15dp,15sn,15sp,15sn・・・ビア
16i・・・入力用金属配線
16io・・・接続用金属配線
16o・・・出力用金属配線
16vd・・・第1の電源用金属配線
16vs・・・第2の電源用金属配線
120・・・第2のインバータ
121p・・・第2のpチャネル型トランジスタ
121n・・・第2のnチャネル型トランジスタ
42p・・・第3の活性領域
42n・・・第4の活性領域
43・・・第2のゲート電極
44dp・・・第6の局所接続配線
44dn・・・第8の局所接続配線
44sp・・・第5の局所接続配線
44sn・・・第7の局所接続配線
45g,45dp,45sn,45sp,45sn・・・ビア
46i・・・入力用金属配線
46o・・・出力用金属配線
Claims (1)
- 第1インバータと、
前記第1インバータと直列接続される第2インバータと、
を含む半導体装置。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050077550A1 (en) * | 2003-10-10 | 2005-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
WO2005036651A1 (ja) * | 2003-10-09 | 2005-04-21 | Nec Corporation | 半導体装置及びその製造方法 |
JP2010003966A (ja) * | 2008-06-23 | 2010-01-07 | Seiko Epson Corp | 集積回路装置の設計方法及び製造方法並びに電子機器 |
JP2014103254A (ja) * | 2012-11-20 | 2014-06-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
WO2015025441A1 (ja) * | 2013-08-23 | 2015-02-26 | パナソニック株式会社 | 半導体集積回路装置 |
WO2015029280A1 (ja) * | 2013-08-28 | 2015-03-05 | パナソニック株式会社 | 半導体集積回路装置 |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005036651A1 (ja) * | 2003-10-09 | 2005-04-21 | Nec Corporation | 半導体装置及びその製造方法 |
US20050077550A1 (en) * | 2003-10-10 | 2005-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
JP2005116969A (ja) * | 2003-10-10 | 2005-04-28 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2010003966A (ja) * | 2008-06-23 | 2010-01-07 | Seiko Epson Corp | 集積回路装置の設計方法及び製造方法並びに電子機器 |
JP2014103254A (ja) * | 2012-11-20 | 2014-06-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
WO2015025441A1 (ja) * | 2013-08-23 | 2015-02-26 | パナソニック株式会社 | 半導体集積回路装置 |
CN105493264A (zh) * | 2013-08-23 | 2016-04-13 | 株式会社索思未来 | 半导体集成电路装置 |
US20160172360A1 (en) * | 2013-08-23 | 2016-06-16 | Socionext Inc. | Semiconductor integrated circuit device |
WO2015029280A1 (ja) * | 2013-08-28 | 2015-03-05 | パナソニック株式会社 | 半導体集積回路装置 |
US20160172351A1 (en) * | 2013-08-28 | 2016-06-16 | Socionext Inc. | Semiconductor integrated circuit device |
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