JP2822741B2 - クロック配線設計方式 - Google Patents
クロック配線設計方式Info
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- JP2822741B2 JP2822741B2 JP4013551A JP1355192A JP2822741B2 JP 2822741 B2 JP2822741 B2 JP 2822741B2 JP 4013551 A JP4013551 A JP 4013551A JP 1355192 A JP1355192 A JP 1355192A JP 2822741 B2 JP2822741 B2 JP 2822741B2
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ、ＰＷＢ等のク
ロック配線設計方式に関する。
ロック配線設計方式に関する。
【０００２】
【従来の技術】従来、この種のクロック配線設計方式に
おいては、自動レイアウトツ−ルの中で、クロックスキ
ュウを小さくすることと、ワ−ストケ−スパスのパス長
を短くしてパス遅延時間を短くすることを目的として配
置設計、配線設計を行ない、レイアウト終了後は特にク
ロック配線を修正しないのが一般的であった。特にクロ
ックサイクルを短くする必要がある場合にはクロックネ
ット配線を修正するのではなく人手でワ−ストケ−スパ
スのパス長を短くするように配置修正や配線修正する等
していた。（参考文献：論理装置のＣＡＤ情報処理学会
昭和56年 3月20日発行）従来の回路構成の例とタイミ
ングチャートを図４を用いて説明する。
おいては、自動レイアウトツ−ルの中で、クロックスキ
ュウを小さくすることと、ワ−ストケ−スパスのパス長
を短くしてパス遅延時間を短くすることを目的として配
置設計、配線設計を行ない、レイアウト終了後は特にク
ロック配線を修正しないのが一般的であった。特にクロ
ックサイクルを短くする必要がある場合にはクロックネ
ット配線を修正するのではなく人手でワ−ストケ−スパ
スのパス長を短くするように配置修正や配線修正する等
していた。（参考文献：論理装置のＣＡＤ情報処理学会
昭和56年 3月20日発行）従来の回路構成の例とタイミ
ングチャートを図４を用いて説明する。
【０００３】図４（ａ）に示すように、クロックドライ
バ201 〜203 、フリップフロップ204 〜206 およびゲ−
ト207 〜211 が配置され、その後クロックネット212 〜
214およびパス215 、216 上の各ネットが配線された例
を用いて説明する。ここで、クロックネット212 〜214
は等長に配線されクロックスキュウは０となっており、
パス215 、216 も最短経路で配線されたようなレイアウ
ト結果が得られたとする。遅延解析の結果では、パス21
5 が遅延時間１０ｎｓで、最も遅延時間の余裕度の小さ
いワ−ストケ−スパスであったとし、その次段のパス21
6 の遅延時間は６ｎｓであったとする。
バ201 〜203 、フリップフロップ204 〜206 およびゲ−
ト207 〜211 が配置され、その後クロックネット212 〜
214およびパス215 、216 上の各ネットが配線された例
を用いて説明する。ここで、クロックネット212 〜214
は等長に配線されクロックスキュウは０となっており、
パス215 、216 も最短経路で配線されたようなレイアウ
ト結果が得られたとする。遅延解析の結果では、パス21
5 が遅延時間１０ｎｓで、最も遅延時間の余裕度の小さ
いワ−ストケ−スパスであったとし、その次段のパス21
6 の遅延時間は６ｎｓであったとする。
【０００４】図４（ａ）の例では、既にクロックスキュ
ウも０なのでこれ以上小さくすることができず、ワ−ス
トケ−スパスのパス長もこれ以上短くすることができな
いため、クロックサイクルがワ−ストケ−スパス215 に
よって規定されてしまい、クロックサイクルを１０ｎｓ
以下に短くすることはできない。図４（ｂ）は、クロッ
クサイクルが１０ｎｓのときの、フリップフロップ 20
5、 206の入力端子H01、H02 におけるデ−タの波形とフ
リップフロップ204 〜206 のクロック入力端子CK1 〜CK
3 におけるクロックの波形を示すタイミングチャ−トで
ある。簡単のためにここでは、フリップフロップ内の回
路内遅延時間や各波形のなまりが無いものとし、フリッ
プフロップがクロックの立ち上がりで動作するものとす
る。この図で明らかなように、クロックサイクルを１０
ｎｓ以下に短くすることはできない。
ウも０なのでこれ以上小さくすることができず、ワ−ス
トケ−スパスのパス長もこれ以上短くすることができな
いため、クロックサイクルがワ−ストケ−スパス215 に
よって規定されてしまい、クロックサイクルを１０ｎｓ
以下に短くすることはできない。図４（ｂ）は、クロッ
クサイクルが１０ｎｓのときの、フリップフロップ 20
5、 206の入力端子H01、H02 におけるデ−タの波形とフ
リップフロップ204 〜206 のクロック入力端子CK1 〜CK
3 におけるクロックの波形を示すタイミングチャ−トで
ある。簡単のためにここでは、フリップフロップ内の回
路内遅延時間や各波形のなまりが無いものとし、フリッ
プフロップがクロックの立ち上がりで動作するものとす
る。この図で明らかなように、クロックサイクルを１０
ｎｓ以下に短くすることはできない。
【０００５】
【発明が解決しようとする課題】上述した従来のクロッ
ク配線設計方式では、基本的にクロックスキュウを小さ
くすることを前提としているため、クロックサイクルを
短くする場合にはワ−ストケ−スパスの遅延時間を小さ
くする必要がある。しかし、クロックサイクルはそのワ
−ストケ−スパスの遅延時間が規定してしまうため、そ
の遅延時間よりもクロックサイクルを短くする（性能を
改善する）ことができないという欠点がある。
ク配線設計方式では、基本的にクロックスキュウを小さ
くすることを前提としているため、クロックサイクルを
短くする場合にはワ−ストケ−スパスの遅延時間を小さ
くする必要がある。しかし、クロックサイクルはそのワ
−ストケ−スパスの遅延時間が規定してしまうため、そ
の遅延時間よりもクロックサイクルを短くする（性能を
改善する）ことができないという欠点がある。
【０００６】さらに、ワ−ストケ−スパスの遅延時間を
短くする作業も人手で行なう場合には多大な工数を必要
とするという欠点があり、特に回路の大規摸化に伴い性
能改善のためのそれらの修正作業も増加する傾向にある
ためその工数もそれにつれて急激に増加している状況に
ある。
短くする作業も人手で行なう場合には多大な工数を必要
とするという欠点があり、特に回路の大規摸化に伴い性
能改善のためのそれらの修正作業も増加する傾向にある
ためその工数もそれにつれて急激に増加している状況に
ある。
【０００７】
【課題を解決するための手段】第１の発明は、ＬＳＩ、
ＰＷＢ等のレイアウト設計におけるクロック配線設計方
式において、クロック入力端子に対して遅延時間を付加
する予め用意された複数種類の遅延時間調整用アートワ
ークパターンの付与設置領域を有するフリップフロップ
を備え、接続情報と遅延時間調整用アートワークパター
ン情報と前記フリップフロップを含めた全ブロックの配
置処理とクロックネット配線も含めて配線処理が一通り
終了した後のレイアウト結果および遅延解析用情報を入
力する入力手段と、全パスについて前記遅延解析用情報
で与えられたクロックサイクルにおける前記パスの遅延
時間余裕度を求める遅延解析手段と、前記遅延解析手段
により求められた前記各パスの遅延時間余裕度のうち最
悪の遅延時間余裕度を持つワ−ストケ−スパスを検出す
るワ−ストケ−スパス検出手段と、前記ワ−ストケ−ス
パス検出手段によって検出された前記ワ−ストケ−スパ
スの次段のパスの中で最悪の遅延時間余裕度を持つ２次
ワ−ストケ−スパスの遅延時間余裕度と前記ワ−ストケ
−スパス検出手段によって検出された前記ワ−ストケ−
スパスの遅延時間余裕度との差をクロックスキュウ調整
時間として求めるクロックスキュウ調整時間抽出手段
と、前記クロックスキュウ調整時間抽出手段により求め
られた前記クロックスキュウ調整時間の範囲内で前記ワ
−ストケ−スパスの終点側の前記フリップフロップのク
ロック入力端子につながる前記クロックネットに対して
付加すべき最適な遅延時間を求める付加遅延時間算出手
段と、前記付加遅延時間算出手段により求められた前記
遅延時間に最も近い遅延時間を有する前記遅延時間調整
用アートワークパターンを選択して前記ワーストケース
パスの終点側の前記フリップフロップの前記付与設置領
域に設置する遅延時間調整用アートワークパターン設置
手段と、前記遅延時間調整用アートワークパターン設置
手段による前記遅延時間調整用アートワークパターンの
設置によってクロックスキュウに変更の生じたパスに関
して遅延時間余裕度を再計算し遅延解析結果を更新する
遅延解析結果更新手段と、前記遅延解析結果更新手段に
よって更新された前記ワーストケースパスの前記遅延時
間余裕度以下の遅延時間余裕度を有する他のパスがあれ
ば前記ワ−ストケ−スパス検出手段を再起動する制御手
段と、前記各手段実行後の前記前記付与設置領域を含め
たレイアウト結果を出力する出力手段とを有することを
特徴とする。
ＰＷＢ等のレイアウト設計におけるクロック配線設計方
式において、クロック入力端子に対して遅延時間を付加
する予め用意された複数種類の遅延時間調整用アートワ
ークパターンの付与設置領域を有するフリップフロップ
を備え、接続情報と遅延時間調整用アートワークパター
ン情報と前記フリップフロップを含めた全ブロックの配
置処理とクロックネット配線も含めて配線処理が一通り
終了した後のレイアウト結果および遅延解析用情報を入
力する入力手段と、全パスについて前記遅延解析用情報
で与えられたクロックサイクルにおける前記パスの遅延
時間余裕度を求める遅延解析手段と、前記遅延解析手段
により求められた前記各パスの遅延時間余裕度のうち最
悪の遅延時間余裕度を持つワ−ストケ−スパスを検出す
るワ−ストケ−スパス検出手段と、前記ワ−ストケ−ス
パス検出手段によって検出された前記ワ−ストケ−スパ
スの次段のパスの中で最悪の遅延時間余裕度を持つ２次
ワ−ストケ−スパスの遅延時間余裕度と前記ワ−ストケ
−スパス検出手段によって検出された前記ワ−ストケ−
スパスの遅延時間余裕度との差をクロックスキュウ調整
時間として求めるクロックスキュウ調整時間抽出手段
と、前記クロックスキュウ調整時間抽出手段により求め
られた前記クロックスキュウ調整時間の範囲内で前記ワ
−ストケ−スパスの終点側の前記フリップフロップのク
ロック入力端子につながる前記クロックネットに対して
付加すべき最適な遅延時間を求める付加遅延時間算出手
段と、前記付加遅延時間算出手段により求められた前記
遅延時間に最も近い遅延時間を有する前記遅延時間調整
用アートワークパターンを選択して前記ワーストケース
パスの終点側の前記フリップフロップの前記付与設置領
域に設置する遅延時間調整用アートワークパターン設置
手段と、前記遅延時間調整用アートワークパターン設置
手段による前記遅延時間調整用アートワークパターンの
設置によってクロックスキュウに変更の生じたパスに関
して遅延時間余裕度を再計算し遅延解析結果を更新する
遅延解析結果更新手段と、前記遅延解析結果更新手段に
よって更新された前記ワーストケースパスの前記遅延時
間余裕度以下の遅延時間余裕度を有する他のパスがあれ
ば前記ワ−ストケ−スパス検出手段を再起動する制御手
段と、前記各手段実行後の前記前記付与設置領域を含め
たレイアウト結果を出力する出力手段とを有することを
特徴とする。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例であるクロック配
線設計方式のブロック図である。
線設計方式のブロック図である。
【００１０】本発明のクロック配線設計方式では、フリ
ップフロップが図２（ｃ）のフリップフロップ例217 に
示すように、本来のクロック入力端子位置（図ではＣ
Ｋ’）と自動配線の対象となるクロック入力端子位置
（図ではＣＫ）とをディフォルトのアートワークパター
ン例218 のようなアートワークパターンで接続するよう
な構成になっている。特に、設置アートワークパターン
の指定が無い場合には、すべてのフリップフロップのク
ロック入力端子にディフォルトのアートワークパターン
例218 が設置されている。アートワークパターンには、
他に図２（ｄ）の例219 〜222 …に示すような付加遅延
時間を持つ複数のパターンが存在し、任意に選択設置可
能となっている。
ップフロップが図２（ｃ）のフリップフロップ例217 に
示すように、本来のクロック入力端子位置（図ではＣ
Ｋ’）と自動配線の対象となるクロック入力端子位置
（図ではＣＫ）とをディフォルトのアートワークパター
ン例218 のようなアートワークパターンで接続するよう
な構成になっている。特に、設置アートワークパターン
の指定が無い場合には、すべてのフリップフロップのク
ロック入力端子にディフォルトのアートワークパターン
例218 が設置されている。アートワークパターンには、
他に図２（ｄ）の例219 〜222 …に示すような付加遅延
時間を持つ複数のパターンが存在し、任意に選択設置可
能となっている。
【００１１】本発明のクロック配線設計方式では、図４
（ａ）のようなレイアウト終了後にまずそのレイアウト
結果情報111 および論理接続情報110 、遅延時間調整用
アートワークパターン情報112 、遅延解析用情報113 を
図１に示す入力手段102 が入力する。次に、遅延解析手
段103 により、例ではクロックサイクル１０ｎｓで網羅
的遅延解析を行ない全パスの遅延時間余裕度を求める。
その解析結果に基づいてワ−ストケ−スパス検出手段10
4 が遅延時間余裕度０ｎｓの最悪の遅延時間余裕度を持
つパス215 をワ−ストケ−スパスとして検出する。次
に、クロックスキュウ調整時間抽出手段105 によって、
ワ−ストケ−スパス215 の次段のパス（ここでは、パス
216 のみ）の中で最悪の遅延時間余裕度を持つ２次ワ−
ストケ−スパス216 の遅延時間余裕度４ｎｓと、ワ−ス
トケ−スパス215 の遅延時間余裕度０ｎｓとの差４ｎｓ
がクロックスキュウ調整時間として抽出される。次に、
付加遅延時間算出手段106 によって、クロックスキュウ
調整時間４ｎｓの範囲でワ−ストケ−スパス215 の終点
側フリップフロップ205 のクロック入力端子CK2 につな
がるクロックネット213 に付加すべき遅延時間が例では
４ｎｓの１／２の２ｎｓとして算出される。
（ａ）のようなレイアウト終了後にまずそのレイアウト
結果情報111 および論理接続情報110 、遅延時間調整用
アートワークパターン情報112 、遅延解析用情報113 を
図１に示す入力手段102 が入力する。次に、遅延解析手
段103 により、例ではクロックサイクル１０ｎｓで網羅
的遅延解析を行ない全パスの遅延時間余裕度を求める。
その解析結果に基づいてワ−ストケ−スパス検出手段10
4 が遅延時間余裕度０ｎｓの最悪の遅延時間余裕度を持
つパス215 をワ−ストケ−スパスとして検出する。次
に、クロックスキュウ調整時間抽出手段105 によって、
ワ−ストケ−スパス215 の次段のパス（ここでは、パス
216 のみ）の中で最悪の遅延時間余裕度を持つ２次ワ−
ストケ−スパス216 の遅延時間余裕度４ｎｓと、ワ−ス
トケ−スパス215 の遅延時間余裕度０ｎｓとの差４ｎｓ
がクロックスキュウ調整時間として抽出される。次に、
付加遅延時間算出手段106 によって、クロックスキュウ
調整時間４ｎｓの範囲でワ−ストケ−スパス215 の終点
側フリップフロップ205 のクロック入力端子CK2 につな
がるクロックネット213 に付加すべき遅延時間が例では
４ｎｓの１／２の２ｎｓとして算出される。
【００１２】次に、遅延時間調整用アートワークパター
ン設置手段107 により、付加遅延時間２ｎｓ分の遅延時
間が付加されるように図２（ｄ）に示すアートワークパ
ターン219 が選択され、クロック入力端子CK2 に図３
（ｅ）のように設置される。ここで示されるクロックネ
ット213 の配線結果と選択設置されたアートワークパタ
ーン219 を併合した配線が、目的とするクロックサイク
ルを短くすることができるクロック配線の例である。
ン設置手段107 により、付加遅延時間２ｎｓ分の遅延時
間が付加されるように図２（ｄ）に示すアートワークパ
ターン219 が選択され、クロック入力端子CK2 に図３
（ｅ）のように設置される。ここで示されるクロックネ
ット213 の配線結果と選択設置されたアートワークパタ
ーン219 を併合した配線が、目的とするクロックサイク
ルを短くすることができるクロック配線の例である。
【００１３】次に、遅延解析結果更新手段108 によっ
て、パス215 およびパス216 の遅延時間余裕度は更新さ
れ、ともに２ｎｓとなる。この時点で、全パスの遅延時
間余裕度の最悪値（最小値）が２ｎｓであったとする
と、クロックサイクルを８ｎｓとしても、クロックスキ
ュウが緩衝となってフリップフロップ 205、 206の入力
端子H01 、H02 におけるデ−タの波形とフリップフロッ
プ204 〜206 の本来のクロック入力端子CK1 ’〜CK3 ’
におけるクロックの波形を示すタイミングチャートは図
３（ｆ）に示すようになり回路は正常動作することがわ
かる。
て、パス215 およびパス216 の遅延時間余裕度は更新さ
れ、ともに２ｎｓとなる。この時点で、全パスの遅延時
間余裕度の最悪値（最小値）が２ｎｓであったとする
と、クロックサイクルを８ｎｓとしても、クロックスキ
ュウが緩衝となってフリップフロップ 205、 206の入力
端子H01 、H02 におけるデ−タの波形とフリップフロッ
プ204 〜206 の本来のクロック入力端子CK1 ’〜CK3 ’
におけるクロックの波形を示すタイミングチャートは図
３（ｆ）に示すようになり回路は正常動作することがわ
かる。
【００１４】もし、全パスの中で遅延時間余裕度の最悪
値（最小値）が２ｎｓ以下のものがあった場合は、制御
手段１０１を介して再びワ−ストケ−スパス検出手段10
4 に戻し、そのワ−ストケ−スパスについて以上の処理
を繰り返し、その遅延時間余裕度を大きくしていく。こ
のようにして、ワ−ストケ−スパスの遅延時間余裕度分
クロックサイクルを短くすることができるようになる。
値（最小値）が２ｎｓ以下のものがあった場合は、制御
手段１０１を介して再びワ−ストケ−スパス検出手段10
4 に戻し、そのワ−ストケ−スパスについて以上の処理
を繰り返し、その遅延時間余裕度を大きくしていく。こ
のようにして、ワ−ストケ−スパスの遅延時間余裕度分
クロックサイクルを短くすることができるようになる。
【００１５】尚、図１における制御手段101 は、全体の
各手段の制御を行い、出力手段109は最終的なレイアウ
ト結果を出力する。
各手段の制御を行い、出力手段109は最終的なレイアウ
ト結果を出力する。
【００１６】
【発明の効果】以上説明したように本発明は、クロック
スキュウをクロックネットに意図的に利用することによ
り、ワ−ストケ−スパスの遅延時間よりもクロックサイ
クルを短くする（性能を改善する）ことができるという
効果がある。すなわち、回路の高速化に伴うクロックサ
イクルの短縮に効果がある。
スキュウをクロックネットに意図的に利用することによ
り、ワ−ストケ−スパスの遅延時間よりもクロックサイ
クルを短くする（性能を改善する）ことができるという
効果がある。すなわち、回路の高速化に伴うクロックサ
イクルの短縮に効果がある。
【図１】本発明の一実施例であるクロック配線設計方式
のブロック図である。
のブロック図である。
【図２】本実施例のフリップフロップ構成例とアートワ
ークパターン例を示す図である。
ークパターン例を示す図である。
【図３】本実施例の回路構成例とタイムチャートであ
る。
る。
【図４】従来の回路構成例とタイムチャートである。
１０１ 制御手段 １０２ 入力手段 １０３ 遅延解析手段 １０４ ワ−ストケ−スパス検出手段 １０５ クロックスキュウ調整時間抽出手段 １０６ 付加遅延時間算出手段 １０７ 遅延時間調整用アートワークパターン設置手
段 １０８ 遅延解析結果更新手段 １０９ 出力手段 １１０ 論理接続情報 １１１ レイアウト結果情報 １１２ 遅延時間調整用アートワークパターン情報 １１３ 遅延解析用情報
段 １０８ 遅延解析結果更新手段 １０９ 出力手段 １１０ 論理接続情報 １１１ レイアウト結果情報 １１２ 遅延時間調整用アートワークパターン情報 １１３ 遅延解析用情報
Claims (1)
- 【請求項１】ＬＳＩ、ＰＷＢ等のレイアウト設計におけ
るクロック配線設計方式において、クロック入力端子に
対して遅延時間を付加する予め用意された複数種類の遅
延時間調整用アートワークパターンの付与設置領域を有
するフリップフロップを備え、接続情報と遅延時間調整
用アートワークパターン情報と前記フリップフロップを
含めた全ブロックの配置処理とクロックネット配線も含
めて配線処理が一通り終了した後のレイアウト結果およ
び遅延解析用情報を入力する入力手段と、全パスについ
て前記遅延解析用情報で与えられたクロックサイクルに
おける前記パスの遅延時間余裕度を求める遅延解析手段
と、前記遅延解析手段により求められた前記各パスの遅
延時間余裕度のうち最悪の遅延時間余裕度を持つワ−ス
トケ−スパスを検出するワ−ストケ−スパス検出手段
と、前記ワ−ストケ−スパス検出手段によって検出され
た前記ワ−ストケ−スパスの次段のパスの中で最悪の遅
延時間余裕度を持つ２次ワ−ストケ−スパスの遅延時間
余裕度と前記ワ−ストケ−スパス検出手段によって検出
された前記ワ−ストケ−スパスの遅延時間余裕度との差
をクロックスキュウ調整時間として求めるクロックスキ
ュウ調整時間抽出手段と、前記クロックスキュウ調整時
間抽出手段により求められた前記クロックスキュウ調整
時間の範囲内で前記ワ−ストケ−スパスの終点側の前記
フリップフロップのクロック入力端子につながる前記ク
ロックネットに対して付加すべき最適な遅延時間を求め
る付加遅延時間算出手段と、前記付加遅延時間算出手段
により求められた前記遅延時間に最も近い遅延時間を有
する前記遅延時間調整用アートワークパターンを選択し
て前記ワーストケースパスの終点側の前記フリップフロ
ップの前記付与設置領域に設置する遅延時間調整用アー
トワークパターン設置手段と、前記遅延時間調整用アー
トワークパターン設置手段による前記遅延時間調整用ア
ートワークパターンの設置によってクロックスキュウに
変更の生じたパスに関して遅延時間余裕度を再計算し遅
延解析結果を更新する遅延解析結果更新手段と、前記遅
延解析結果更新手段によって更新された前記ワーストケ
ースパスの前記遅延時間余裕度以下の遅延時間余裕度を
有する他のパスがあれば前記ワ−ストケ−スパス検出手
段を再起動する制御手段と、前記各手段実行後の前記前
記付与設置領域を含めたレイアウト結果を出力する出力
手段とを有することを特徴とするクロック配線設計方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013551A JP2822741B2 (ja) | 1992-01-29 | 1992-01-29 | クロック配線設計方式 |
| US08/497,845 US6090150A (en) | 1991-12-28 | 1995-07-03 | Method of designing clock wiring and apparatus for implementing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013551A JP2822741B2 (ja) | 1992-01-29 | 1992-01-29 | クロック配線設計方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210709A JPH05210709A (ja) | 1993-08-20 |
| JP2822741B2 true JP2822741B2 (ja) | 1998-11-11 |
Family
ID=11836306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013551A Expired - Fee Related JP2822741B2 (ja) | 1991-12-28 | 1992-01-29 | クロック配線設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2737620B2 (ja) * | 1993-12-22 | 1998-04-08 | 日本電気株式会社 | 半導体集積回路の配線方法 |
-
1992
- 1992-01-29 JP JP4013551A patent/JP2822741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210709A (ja) | 1993-08-20 |
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