JP2822749B2 - クロック配線方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＡＤに関し、特に、Ｌ
ＳＩ，プリント基板等に於けるクロック配線方式に関す
る。

【０００２】

【従来の技術】従来のクロック配線方式は自動レイアウ
トツールを用い、クロックスキュウが小さくなり、且つ
パスの遅延時間が短くなるように配置，配線を行なうも
のであった。

【０００３】

【発明が解決しようとする課題】図４は上述した従来の
クロック配線方式によって、即ち、クロックスキュウが
小さくなり、且つパスの遅延時間が短くなるように、ク
ロックドライバ２０１〜２０３，クロックの立ち上がり
で動作するフリップフロップ２０４〜２０６，ゲート２
０７〜２１１，クロックネット２１２〜２１４，パス２
１５，２１６上のネットを配置，配線した時のレイアウ
ト結果の一例を示した図である。

【０００４】同図に示すように、従来のクロック配線方
式で配置，配線を行なうと、クロックネット２１２〜２
１４は等長に配線され、クロックスキュウは０となる。
また、パス２１５，２１６は最短経路で配線される。
尚、この例ではパス２１５の遅延時間が１０ｎｓｅｃ，
パス２１６の遅延時間が６ｎｓｅｃになったとする。

【０００５】図５はクロックドライバ２０１〜２０３か
ら出力されるクロックのクロックサイクルを１０ｎｓｅ
ｃとした時のフリップフロップ２０４，２０５，２０６
の入力端子Ｈ０１，Ｈ０２，Ｈ０３に於ける入力波形
と、フリップフロップ２０４，２０５，２０６の出力端
子Ｎ０１，Ｎ０２，Ｎ０３に於ける出力波形と、フリッ
プフロップ２０４，２０５，２０６のクロック入力端子
ＣＫ１，ＣＫ２，ＣＫ３に於ける入力波形を示した図で
ある。尚、同図はフリップフロップ２０４，２０５，２
０６の遅延時間を０とし、また、波形になまりがないと
している。

【０００６】同図に示すように、フリップフロップ２０
４の出力端子Ｎ０１の出力波形は１０ｎｓｅｃ遅延して
フリップフロップ２０５の入力端子Ｈ０２に加えられ、
クロック入力端子ＣＫ２に加えられるクロックの立ち上
がりに於いてフリップフロップ２０５に取り込まれる。
また、フリップフロップ２０５の出力端子Ｎ０２の出力
波形は６ｎｓｅｃ遅延してフリップフロップ２０６の入
力端子Ｈ０３に加えられ、クロック入力端子ＣＫ３に加
えられるクロックの立ち上がりに於いてフリップフロッ
プ２０６に取り込まれる。

【０００７】ここで、パス２１５の遅延時間は前述した
ように１０ｎｓｅｃであるため、もし、クロックサイク
ルを１０ｎｓｅｃよりも小さくすると、フリップフロッ
プ２０４の出力端子Ｎ０１に於ける状態変化が入力端子
Ｈ０２に伝播する前にフリップフロップ２０５は入力端
子Ｈ０２の状態を取り込んでしまうことになり、正常動
作を行なうことができなくなる。即ち、従来のクロック
配線方式で配置，配線を行なうと、最も遅延時間の長い
パスによってクロックサイクルが制限されてしまうとい
う問題があった。

【０００８】尚、自動レイアウトツールによって配線さ
れた最も遅延時間が長いパスの遅延時間よりもクロック
サイクルを短くすることが必要になる場合は、人手によ
り配置，配線を修正し、パス長を短くするということも
従来行なわれていたが、回路規模が大きな場合、多大な
工数が必要となり、作業者の負担が非常に多くなるとい
う問題がある。

【０００９】本発明の目的は、最も遅延時間の長いパス
の遅延時間よりもクロックサイクルを短くすることがで
きるクロック配線方式を提供することにある。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するため、各パスの遅延時間余裕度を解析し、記憶手段
に格納する遅延解析手段と、前記記憶手段に記憶されて
いる各パスの遅延時間余裕度に基づいて最悪の遅延時間
余裕度を持つワーストケースパスを検出するワーストケ
ースパス検出手段と、該ワーストケースパス検出手段が
検出したワーストケースパスの遅延時間余裕度と、前記
ワーストケースパス検出手段が検出したワーストケース
パスの次段のパスの中で最悪の遅延時間余裕度を持つ２
次ワーストケースパスの遅延時間余裕度との差をクロッ
クスキュウ調整時間として抽出するクロックスキュウ調
整時間抽出手段と、該クロックスキュウ調整時間抽出手
段で抽出されたクロックスキュウ調整時間に見合った時
間を付加遅延時間として算出する付加遅延時間算出手段
と、該付加遅延時間算出手段が算出した付加遅延時間が
前記ワーストケースパス検出手段が検出したワーストケ
ースパスの終点側のフリップフロップのクロック入力端
子につながるクロックネットに対して付加されるように
前記クロックネットの形状を変更するクロックネット形
状変更手段と、前記記憶手段に格納されている各パスの
遅延時間余裕度の内、前記クロックネット形状変更手段
によって形状を変更されたクロックネットに対応するパ
スの遅延時間余裕度を更新する遅延解析結果更新手段と
を備えている。

【００１１】

【作用】ワーストケースパス検出手段は記憶手段に記憶
されている各パスの遅延時間余裕度に基づいて最悪の遅
延時間余裕度を持つワーストケースパスを検出する。

【００１２】ワーストケースパス検出手段によってワー
ストケースパスが検出されると、クロックスキュウ調整
時間抽出手段は上記ワーストケースパスの遅延時間余裕
度と、上記ワーストケースパスの次段のパスの中で最悪
の遅延時間余裕度を持つ２次ワーストケースパスの遅延
時間余裕度との差をクロックスキュウ調整時間とする。

【００１３】クロックスキュウ調整時間抽出手段によっ
てクロックスキュウ調整時間が求められると、付加遅延
時間算出手段は上記クロックスキュウ調整時間に見合っ
た時間（例えばクロックスキュウ調整時間の１／２の時
間）を付加遅延時間とする。

【００１４】付加遅延時間算出手段で付加遅延時間が算
出されると、クロックネット形状変更手段は上記付加遅
延時間がワーストケースパス検出手段が検出したワース
トケースパスの終点側のフリップフロップのクロック入
力端子につながるクロックネットに対して付加されるよ
うに、上記クロックネットの形状を変更する。

【００１５】また、遅延解析結果更新手段はクロックネ
ットの形状がクロックネット形状変更手段によって変更
されると、記憶手段に格納されている各パスの遅延時間
余裕度の内、形状を変更されたクロックネットに対応す
るパスの遅延時間余裕度を変更する。

【００１６】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００１７】図１は本発明の実施例のブロック図であ
り、制御手段１０１と、入力手段１０２と、遅延解析手
段１０３と、ワーストケースパス検出手段１０４と、ク
ロックスキュウ調整時間抽出手段１０５と、付加遅延時
間算出手段１０６と、クロックネット形状変更手段１０
７と、遅延解析結果更新手段１０８と、出力手段１０９
と、論理接続情報１１０，レイアウト結果情報１１１，
遅延解析用情報１１２及び遅延時間余裕度１１３が格納
される記憶手段１１４とから構成されている。

【００１８】制御手段１０１は各手段１０２〜１０９を
制御する。

【００１９】入力手段１０２は記憶手段１１４に格納さ
れている論理接続情報１１０，レイアウト結果情報１１
１，遅延解析用情報１１２を入力する。

【００２０】遅延解析手段１０３は先ず入力手段１０２
が入力した論理接続情報１１０，レイアウト結果情報１
１１，遅延解析用情報１１２に基づいて各パスの遅延時
間を求める。次に求めた各パスの遅延時間の中から最も
長い遅延時間を抽出し、それと各パスの遅延時間との差
を求める。次に求めた各差と対応するパスのクロックス
キュウとに基づいて各パスの遅延時間余裕度を求め、そ
れを記憶手段１１４に格納する。ここで、最も長い遅延
時間をＴｍａｘ，パスＰｉの遅延時間をＴｉ，クロック
スキュウをＴｃとすると、パスＰｉの遅延時間余裕度は
Ｔｍａｘ−Ｔｉ＋Ｔｃとなる。

【００２１】ワーストケースパス検出手段１０４は記憶
手段１１４に格納されている各パスの遅延時間余裕度１
１３に基づいて最悪の遅延時間余裕度（最も短い遅延時
間余裕度）を持つパスをワーストケースパスとして検出
し、検出したワーストケースパスを全てクロックスキュ
ウ調整時間抽出手段１０５に通知する。

【００２２】クロックスキュウ調整時間抽出手段１０５
はワーストケースパス検出手段１０４から通知されたワ
ーストケースパスの遅延時間余裕度と、ワーストケース
パスの次段のパスの中で最悪の遅延時間余裕度を持つパ
ス（２次ワーストケースパス）の遅延時間余裕度との差
をクロックスキュウ調整時間として抽出し、抽出したク
ロックスキュウ調整時間と上記ワーストケースパスとを
付加遅延時間算出手段１０６に通知する。但し、抽出し
たクロックスキュウ調整時間が０ｎｓｅｃの場合は付加
遅延時間算出手段１０６への通知は行なわずに、その旨
を制御手段１０１に通知する。

【００２３】付加遅延時間算出手段１０６はクロックス
キュウ調整時間抽出手段１０５から通知されたクロック
スキュウ調整時間の１／２の時間を、クロックスキュウ
調整時間抽出手段１０５から通知されたワーストケース
パスの終点側のフリップフロップのクロック入力端子に
接続されるクロックネットに付加すべき付加遅延時間と
して算出し、算出した付加遅延時間と上記ワーストケー
スパスとをクロックネット形状変更手段１０７及び遅延
解析結果更新手段１０８に通知する。尚、クロックネッ
トに付加する付加遅延時間はクロックスキュウ調整時間
の１／２以下であれば任意の時間とすることができる
が、１／２にした場合が最もクロックサイクルを短くす
ることができるので、そのようにすることが望ましい。

【００２４】クロックネット形状変更手段１０７は付加
遅延時間算出手段１０６から通知された付加遅延時間及
びワーストケースパスに基づいて、レイアウト結果情報
１１１中の上記ワーストケースパスの終点側のフリップ
フロップのクロック入力端子に接続されるクロックネッ
トについての情報を変更することにより、変更後のレイ
アウト結果情報１１１によって示される上記クロックネ
ットの遅延時間が変更前のレイアウト結果情報１１１に
よって示されるクロックネットの遅延時間よりも付加遅
延時間算出手段１０６から通知された付加遅延時間だけ
長くなるように、上記クロックネットの形状を変更す
る。

【００２５】遅延解析結果更新手段１０８は付加遅延時
間算出手段１０６から通知された付加すべき遅延時間及
びワーストケースパスに基づいて記憶手段１１４に格納
されている遅延時間余裕度１１３を更新する。

【００２６】出力手段１０９はレイアウト結果情報１１
１及び遅延時間余裕度１１３の内の最悪のものを出力す
る。

【００２７】次に本実施例の動作を説明する。

【００２８】先ず、制御手段１０１は入力手段１０２を
制御して記憶手段１１４から論理回路接続情報１１０，
レイアウト結果情報１１１及び遅延解析用情報１１２を
入力させる。尚、レイアウト結果情報１１１は前述した
従来のクロック配線方式によって得られたものであり、
ここでは図４のレイアウトを示しているとする。

【００２９】入力手段１０２が論理接続情報１１０，レ
イアウト結果情報１１１，遅延解析用情報１１２を入力
すると、制御手段１０１は遅延解析手段１０３を動作さ
せる。

【００３０】これにより、遅延解析手段１０３は入力手
段１０２が入力した情報に基づいて、各パス２１５，２
１６の遅延時間を求める。ここで、レイアウト結果情報
１１１は図４のレイアウトを示しているので、パス２１
５，２１６の遅延時間はそれぞれ１０ｎｓｅｃ，６ｎｓ
ｅｃとなる。

【００３１】次に遅延解析手段１０３は各パス２１５，
２１６の遅延時間の中から最も長い遅延時間を抽出す
る。この例では、パス２１５の遅延時間１０ｎｓｅｃが
抽出されることになる。

【００３２】その後、遅延解析手段１０３は最も長いパ
ス２１５の遅延時間と各パス２１５，２１６の遅延時間
との差と、各パス２１５，２１６のクロックスキュウ
（０ｎｓｅｃ）とに基づいて各パス２１５，２１６の遅
延時間余裕度を求め、それらを遅延時間余裕度１１３と
して記憶装置１１４に格納する。尚、この例では各パス
２１５，２１６の遅延時間余裕度はそれぞれ０ｎｓｅ
ｃ，４ｎｓｅｃとなる。

【００３３】遅延解析手段１０３の処理が終了すると、
制御手段１０１はワーストケースパス検出手段１０４を
動作させる。

【００３４】これにより、ワーストケースパス検出手段
１０４は記憶手段１１４に格納されている遅延時間余裕
度１１３に基づいてパス２１５，２１６の内、最悪の遅
延時間余裕度（０ｎｓｅｃ）を持つパス２１５をワース
トケースパスとして検出し、クロックスキュウ調整時間
抽出手段１０５に通知する。

【００３５】ワーストケースパス検出手段１０４の処理
が終了すると、制御手段１０１はクロックスキュウ調整
時間抽出手段１０５を動作させる。

【００３６】これにより、クロックスキュウ調整時間抽
出手段１０５はワーストケースパス検出手段１０４から
通知されたワースケースパス２１５の遅延時間余裕度
（０ｎｓｅｃ）と、ワーストケースパス２１５の次段の
パス（この例ではパス２１６のみ）の中で最悪の遅延時
間余裕度を持つ２次ワーストケースパス２１６の遅延時
間余裕度（４ｎｓｅｃ）との差（４ｎｓｅｃ）をクロッ
クスキュウ調整時間として抽出し、抽出したクロックス
キュウ調整時間（４ｎｓｅｃ）とワーストケースパス２
１５とを付加遅延時間算出手段１０６に通知する。

【００３７】クロックスキュウ調整時間抽出手段１０５
の処理が終了すると、制御手段１０１は付加遅延時間算
出手段１０６を動作させる。

【００３８】これにより、付加遅延時間算出手段１０６
はクロックスキュウ調整時間抽出手段１０５から通知さ
れたクロックスキュウ調整時間（４ｎｓｅｃ）の１／２
の時間（２ｎｓｅｃ）を、ワーストケースパス２１５の
終点側のフリップフロップ２０５のクロック入力端子Ｃ
Ｋ２につながるクロックネット２１３に付加すべき付加
遅延時間として算出し、算出した付加遅延時間（２ｎｓ
ｅｃ）とワーストケースパス２１５とをクロックネット
形状変更手段１０７及び遅延解析結果更新手段１０８と
に通知する。

【００３９】制御手段１０１は付加遅延時間算出手段１
０６の処理が終了すると、クロックネット形状変更手段
１０７及び遅延解析結果更新手段１０８を動作させる。

【００４０】これにより、クロックネット形状変更手段
１０７は付加遅延時間算出手段１０６から通知された付
加遅延時間（２ｎｓｅｃ）及びワーストケースパス２１
５に基づいて、レイアウト結果情報１１１中のクロック
ネット２１３に関する情報を変更することにより、変更
後のレイアウト結果情報１１１によって示されるクロッ
クネット２１３の遅延時間が変更前のレイアウト結果情
報１１１によって示されるクロックネット２１３の遅延
時間よりも付加遅延時間算出手段１０６から通知された
遅延時間（２ｎｓｅｃ）だけ長くなるように、クロック
ネット２１３の形状を変更する。この結果、クロックネ
ット２１３の形状は図４に示した元の配線経路を迂回さ
せた例えば図２に示す形状となる。

【００４１】また、遅延解析結果更新手段１０８は制御
手段１０１により起動されると、付加遅延時間算出手段
１０６から通知された付加遅延時間（２ｎｓｅｃ）及び
ワーストケースパス２１５とに基づいて記憶手段１１４
に格納されているワーストケースパス２１５及び２次ワ
ーストケースパス２１６の遅延時間余裕度１１３を更新
する。この結果、ワーストケースパス２１５の遅延時間
余裕度及び２次ワーストケースパス２１６の遅延時間余
裕度１１３は共に２ｎｓｅｃとなる。

【００４２】制御手段１０１は遅延解析結果更新手段１
０８の処理が終了すると、再度、ワーストケースパス検
出手段１０４を動作させる。

【００４３】これにより、ワーストケースパス検出手段
１０４は記憶手段１１４に格納されている遅延時間余裕
度１１３に基づいて最悪の遅延時間余裕度を持つパスを
ワーストパスとして検出する。この例の場合、記憶手段
１１４には遅延時間余裕度１１３としてはパス２１５，
２１６の遅延時間余裕度が格納され、共に２ｎｓｅｃと
なっているので、ワーストケースパス検出手段１０４は
パス２１５，２１６をワーストケースパスとして検出
し、クロックスキュウ調整時間抽出手段１０５に通知す
ることになる。

【００４４】クロックスキュウ調整時間抽出手段１０５
はワーストケースパスとしてパス２１５，２１６が通知
されると、記憶手段１１４に格納されている遅延時間余
裕度１１３を参照し、ワーストケースパス２１５の遅延
時間余裕度と２次ワーストケースパス２１６の遅延時間
余裕度との差をクロックスキュウ調整時間として算出す
る。この例の場合、パス２１５，２１６の遅延時間余裕
度は共に２ｎｓｅｃになっているので、クロックスキュ
ウ調整時間は０ｎｓｅｃとなる。

【００４５】クロック調整時間が０ｎｓｅｃとなると、
クロックスキュウ調整時間抽出手段１０５は付加遅延時
間算出手段１０６へのクロックスキュウ調整時間の通知
処理は行なわずに、制御手段１０１にその旨を通知す
る。

【００４６】制御手段１０１は上記通知を受けると、ク
ロックサイクルを短縮させるための処理が終了したと判
断し、出力手段１０９に出力指示を行なう。

【００４７】この出力指示を受けることにより、出力手
段１０９は記憶手段１１４に格納されているレイアウト
結果情報１１１（図２のレイアウトを示す）及び遅延時
間余裕度１１３の内の最悪の遅延時間余裕度（２ｎｓｅ
ｃ）を出力する。

【００４８】この出力手段１０９から出力された図２に
示したレイアウトが目的とするクロックサイクルを短く
することができるクロック配線であり、また、遅延時間
余裕度（２ｎｓｅｃ）が従来例より短くすることができ
るクロックサイクルである。即ち、従来は最も短いクロ
ックサイクルが１０ｎｓｅｃであったが、上記した処理
を行なうことにより、クロックサイクルを８ｎｓｅｃに
することが可能になる。

【００４９】図３は図２に於いてクロックドライバ２０
１〜２０３から出力されるクロックのクロックサイクル
を８ｎｓｅｃとした時のフリップフロップ２０４，２０
５，２０６の入力端子Ｈ０１，Ｈ０２，Ｈ０３に於ける
入力波形と、フリップフロップ２０４，２０５，２０６
の出力端子Ｎ０１，Ｎ０２，Ｎ０３に於ける出力波形
と、フリップフロップ２０４，２０５，２０６のクロッ
ク入力端子ＣＫ１，ＣＫ２，ＣＫ３に於ける入力波形を
示した図である。尚、同図はフリップフロップ２０４，
２０５，２０６の遅延時間を０とし、また、波形になま
りがないとしている。

【００５０】同図に示すように、クロックネット２１３
を介してフリップフロップ２０５のクロック入力端子Ｃ
Ｋ２に供給されるクロックはフリップフロップ２０４，
２０６のクロック入力端子ＣＫ１，ＣＫ３に供給される
クロックに対して２ｎｓｅｃのタイムスキュウを有す
る。

【００５１】従って、クロックサイクルを８ｎｓｅｃと
してもフリップフロップ２０５が入力端子Ｈ０２に於け
る入力波形を取り込むのはフリップフロップ２０４の出
力端子Ｎ０１の状態が変化してから１０ｎｓｅｃ後にな
る。即ち、フリップフロップ２０５はフリップフロップ
２０４の出力端子Ｎ０１の状態変化が１０ｎｓｅｃ遅延
して入力端子Ｈ０２に伝播した時に入力波形を取り込む
ことになる。

【００５２】また、フリップフロップ２０６のクロック
入力端子ＣＫ３に供給されるクロックはタイムスキュウ
が２ｎｓｅｃあるため、フリップフロップ２０５のクロ
ック入力端子ＣＫ２に供給されるクロックが立ち上がっ
てから６ｎｓｅｃ後に立ち上がることになるが、フリッ
プフロップ２０５，２０６間のパス２１６の遅延時間は
６ｎｓｅｃであるので、フリップフロップ２０６は出力
端子Ｎ０２の状態変化を正しく取り込むことができる。

【００５３】従って、クロックサイクルを８ｎｓｅｃに
しても回路は正常に動作することになる。

【００５４】

【発明の効果】以上説明したように、本発明は、ワース
トケースパスの終点側のフリップフロップにクロックを
供給するクロックネットの形状を変更してその遅延時間
を長くするようにしたものであるので、クロックサイク
ルをワーストケースパスの遅延時間より短くしても、ワ
ーストケースパスの始点側のフリップフロップの状態変
化が終点側のフリップフロップに正しく伝播する。従っ
て、本発明によれば、クロックサイクルをワーストケー
スパスの遅延時間よりも短くし、回路の動作速度を高速
化することが可能になる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明によってクロックネットが修正された後
のレイアウトを示す図である。

【図３】図２のタイミングチャートである。

【図４】従来方式によって配置，配線されたレイアウト
を示す図である。

【図５】図４のタイミングチャートである。

【符号の説明】

１０１…制御手段 １０２…入力手段 １０３…遅延解析手段 １０４…ワーストケースパス検出手段 １０５…クロックスキュウ調整時間抽出手段 １０６…付加遅延時間算出手段 １０７…クロックネット形状変更手段 １０８…遅延解析結果更新手段 １０９…出力手段 １１０…論理接続情報 １１１…レイアウト結果情報 １１２…遅延解析用情報 １１３…遅延時間余裕度 １１４…記憶手段 ２０１〜２０３…クロックドライバ ２０４〜２０６…フリップフロップ ２０７〜２１１…ゲート ２１２〜２１４…クロックネット ２１５，２１６…パス

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 各パスの遅延時間余裕度を解析し、記憶
   手段に格納する遅延解析手段と、 前記記憶手段に記憶されている各パスの遅延時間余裕度
   に基づいて最悪の遅延時間余裕度を持つワーストケース
   パスを検出するワーストケースパス検出手段と、 該ワーストケースパス検出手段が検出したワーストケー
   スパスの遅延時間余裕度と、前記ワーストケースパス検
   出手段が検出したワーストケースパスの次段のパスの中
   で最悪の遅延時間余裕度を持つ２次ワーストケースパス
   の遅延時間余裕度との差をクロックスキュウ調整時間と
   して抽出するクロックスキュウ調整時間抽出手段と、 該クロックスキュウ調整時間抽出手段で抽出されたクロ
   ックスキュウ調整時間に見合った時間を付加遅延時間と
   して算出する付加遅延時間算出手段と、 該付加遅延時間算出手段が算出した付加遅延時間が前記
   ワーストケースパス検出手段が検出したワーストケース
   パスの終点側のフリップフロップのクロック入力端子に
   つながるクロックネットに対して付加されるように前記
   クロックネットの形状を変更するクロックネット形状変
   更手段と、 前記記憶手段に格納されている各パスの遅延時間余裕度
   の内、前記クロックネット形状変更手段によって形状を
   変更されたクロックネットに対応するパスの遅延時間余
   裕度を更新する遅延解析結果更新手段とを備えたことを
   特徴とするクロック配線方式。
2. 【請求項２】 前記遅延解析手段は、前記各パスの遅延
   時間の内の最大の遅延時間と、前記各パスの遅延時間
   と、前記各パスのタイムスキュウとに基づいて前記各パ
   スの遅延時間余裕度を解析することを特徴とする請求項
   １記載のクロック配線方式。
3. 【請求項３】 前記付加遅延時間算出手段は前記クロッ
   クスキュウ調整時間抽出手段が抽出したクロックスキュ
   ウ調整時間の１／２の時間を付加遅延時間とすることを
   特徴とする請求項１記載のクロック配線方式。