JP2822749B2 - クロック配線方式 - Google Patents

クロック配線方式

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JP2822749B2 JP4031471A JP3147192A JP2822749B2 JP 2822749 B2 JP2822749 B2 JP 2822749B2 JP 4031471 A JP4031471 A JP 4031471A JP 3147192 A JP3147192 A JP 3147192A JP 2822749 B2 JP2822749 B2 JP 2822749B2
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茂芳 多和田
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はCADに関し、特に、L
SI,プリント基板等に於けるクロック配線方式に関す
る。
【0002】
【従来の技術】従来のクロック配線方式は自動レイアウ
トツールを用い、クロックスキュウが小さくなり、且つ
パスの遅延時間が短くなるように配置,配線を行なうも
のであった。
【0003】
【発明が解決しようとする課題】図4は上述した従来の
クロック配線方式によって、即ち、クロックスキュウが
小さくなり、且つパスの遅延時間が短くなるように、ク
ロックドライバ201〜203,クロックの立ち上がり
で動作するフリップフロップ204〜206,ゲート2
07〜211,クロックネット212〜214,パス2
15,216上のネットを配置,配線した時のレイアウ
ト結果の一例を示した図である。
【0004】同図に示すように、従来のクロック配線方
式で配置,配線を行なうと、クロックネット212〜2
14は等長に配線され、クロックスキュウは0となる。
また、パス215,216は最短経路で配線される。
尚、この例ではパス215の遅延時間が10nsec,
パス216の遅延時間が6nsecになったとする。
【0005】図5はクロックドライバ201〜203か
ら出力されるクロックのクロックサイクルを10nse
cとした時のフリップフロップ204,205,206
の入力端子H01,H02,H03に於ける入力波形
と、フリップフロップ204,205,206の出力端
子N01,N02,N03に於ける出力波形と、フリッ
プフロップ204,205,206のクロック入力端子
CK1,CK2,CK3に於ける入力波形を示した図で
ある。尚、同図はフリップフロップ204,205,2
06の遅延時間を0とし、また、波形になまりがないと
している。
【0006】同図に示すように、フリップフロップ20
4の出力端子N01の出力波形は10nsec遅延して
フリップフロップ205の入力端子H02に加えられ、
クロック入力端子CK2に加えられるクロックの立ち上
がりに於いてフリップフロップ205に取り込まれる。
また、フリップフロップ205の出力端子N02の出力
波形は6nsec遅延してフリップフロップ206の入
力端子H03に加えられ、クロック入力端子CK3に加
えられるクロックの立ち上がりに於いてフリップフロッ
プ206に取り込まれる。
【0007】ここで、パス215の遅延時間は前述した
ように10nsecであるため、もし、クロックサイク
ルを10nsecよりも小さくすると、フリップフロッ
プ204の出力端子N01に於ける状態変化が入力端子
H02に伝播する前にフリップフロップ205は入力端
子H02の状態を取り込んでしまうことになり、正常動
作を行なうことができなくなる。即ち、従来のクロック
配線方式で配置,配線を行なうと、最も遅延時間の長い
パスによってクロックサイクルが制限されてしまうとい
う問題があった。
【0008】尚、自動レイアウトツールによって配線さ
れた最も遅延時間が長いパスの遅延時間よりもクロック
サイクルを短くすることが必要になる場合は、人手によ
り配置,配線を修正し、パス長を短くするということも
従来行なわれていたが、回路規模が大きな場合、多大な
工数が必要となり、作業者の負担が非常に多くなるとい
う問題がある。
【0009】本発明の目的は、最も遅延時間の長いパス
の遅延時間よりもクロックサイクルを短くすることがで
きるクロック配線方式を提供することにある。
【0010】
【課題を解決するための手段】本発明は上記目的を達成
するため、各パスの遅延時間余裕度を解析し、記憶手段
に格納する遅延解析手段と、前記記憶手段に記憶されて
いる各パスの遅延時間余裕度に基づいて最悪の遅延時間
余裕度を持つワーストケースパスを検出するワーストケ
ースパス検出手段と、該ワーストケースパス検出手段が
検出したワーストケースパスの遅延時間余裕度と、前記
ワーストケースパス検出手段が検出したワーストケース
パスの次段のパスの中で最悪の遅延時間余裕度を持つ2
次ワーストケースパスの遅延時間余裕度との差をクロッ
クスキュウ調整時間として抽出するクロックスキュウ調
整時間抽出手段と、該クロックスキュウ調整時間抽出手
段で抽出されたクロックスキュウ調整時間に見合った時
間を付加遅延時間として算出する付加遅延時間算出手段
と、該付加遅延時間算出手段が算出した付加遅延時間が
前記ワーストケースパス検出手段が検出したワーストケ
ースパスの終点側のフリップフロップのクロック入力端
子につながるクロックネットに対して付加されるように
前記クロックネットの形状を変更するクロックネット形
状変更手段と、前記記憶手段に格納されている各パスの
遅延時間余裕度の内、前記クロックネット形状変更手段
によって形状を変更されたクロックネットに対応するパ
スの遅延時間余裕度を更新する遅延解析結果更新手段と
を備えている。
【0011】
【作用】ワーストケースパス検出手段は記憶手段に記憶
されている各パスの遅延時間余裕度に基づいて最悪の遅
延時間余裕度を持つワーストケースパスを検出する。
【0012】ワーストケースパス検出手段によってワー
ストケースパスが検出されると、クロックスキュウ調整
時間抽出手段は上記ワーストケースパスの遅延時間余裕
度と、上記ワーストケースパスの次段のパスの中で最悪
の遅延時間余裕度を持つ2次ワーストケースパスの遅延
時間余裕度との差をクロックスキュウ調整時間とする。
【0013】クロックスキュウ調整時間抽出手段によっ
てクロックスキュウ調整時間が求められると、付加遅延
時間算出手段は上記クロックスキュウ調整時間に見合っ
た時間(例えばクロックスキュウ調整時間の1/2の時
間)を付加遅延時間とする。
【0014】付加遅延時間算出手段で付加遅延時間が算
出されると、クロックネット形状変更手段は上記付加遅
延時間がワーストケースパス検出手段が検出したワース
トケースパスの終点側のフリップフロップのクロック入
力端子につながるクロックネットに対して付加されるよ
うに、上記クロックネットの形状を変更する。
【0015】また、遅延解析結果更新手段はクロックネ
ットの形状がクロックネット形状変更手段によって変更
されると、記憶手段に格納されている各パスの遅延時間
余裕度の内、形状を変更されたクロックネットに対応す
るパスの遅延時間余裕度を変更する。
【0016】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【0017】図1は本発明の実施例のブロック図であ
り、制御手段101と、入力手段102と、遅延解析手
段103と、ワーストケースパス検出手段104と、ク
ロックスキュウ調整時間抽出手段105と、付加遅延時
間算出手段106と、クロックネット形状変更手段10
7と、遅延解析結果更新手段108と、出力手段109
と、論理接続情報110,レイアウト結果情報111,
遅延解析用情報112及び遅延時間余裕度113が格納
される記憶手段114とから構成されている。
【0018】制御手段101は各手段102〜109を
制御する。
【0019】入力手段102は記憶手段114に格納さ
れている論理接続情報110,レイアウト結果情報11
1,遅延解析用情報112を入力する。
【0020】遅延解析手段103は先ず入力手段102
が入力した論理接続情報110,レイアウト結果情報1
11,遅延解析用情報112に基づいて各パスの遅延時
間を求める。次に求めた各パスの遅延時間の中から最も
長い遅延時間を抽出し、それと各パスの遅延時間との差
を求める。次に求めた各差と対応するパスのクロックス
キュウとに基づいて各パスの遅延時間余裕度を求め、そ
れを記憶手段114に格納する。ここで、最も長い遅延
時間をTmax,パスPiの遅延時間をTi,クロック
スキュウをTcとすると、パスPiの遅延時間余裕度は
Tmax−Ti+Tcとなる。
【0021】ワーストケースパス検出手段104は記憶
手段114に格納されている各パスの遅延時間余裕度1
13に基づいて最悪の遅延時間余裕度(最も短い遅延時
間余裕度)を持つパスをワーストケースパスとして検出
し、検出したワーストケースパスを全てクロックスキュ
ウ調整時間抽出手段105に通知する。
【0022】クロックスキュウ調整時間抽出手段105
はワーストケースパス検出手段104から通知されたワ
ーストケースパスの遅延時間余裕度と、ワーストケース
パスの次段のパスの中で最悪の遅延時間余裕度を持つパ
ス(2次ワーストケースパス)の遅延時間余裕度との差
をクロックスキュウ調整時間として抽出し、抽出したク
ロックスキュウ調整時間と上記ワーストケースパスとを
付加遅延時間算出手段106に通知する。但し、抽出し
たクロックスキュウ調整時間が0nsecの場合は付加
遅延時間算出手段106への通知は行なわずに、その旨
を制御手段101に通知する。
【0023】付加遅延時間算出手段106はクロックス
キュウ調整時間抽出手段105から通知されたクロック
スキュウ調整時間の1/2の時間を、クロックスキュウ
調整時間抽出手段105から通知されたワーストケース
パスの終点側のフリップフロップのクロック入力端子に
接続されるクロックネットに付加すべき付加遅延時間と
して算出し、算出した付加遅延時間と上記ワーストケー
スパスとをクロックネット形状変更手段107及び遅延
解析結果更新手段108に通知する。尚、クロックネッ
トに付加する付加遅延時間はクロックスキュウ調整時間
の1/2以下であれば任意の時間とすることができる
が、1/2にした場合が最もクロックサイクルを短くす
ることができるので、そのようにすることが望ましい。
【0024】クロックネット形状変更手段107は付加
遅延時間算出手段106から通知された付加遅延時間及
びワーストケースパスに基づいて、レイアウト結果情報
111中の上記ワーストケースパスの終点側のフリップ
フロップのクロック入力端子に接続されるクロックネッ
トについての情報を変更することにより、変更後のレイ
アウト結果情報111によって示される上記クロックネ
ットの遅延時間が変更前のレイアウト結果情報111に
よって示されるクロックネットの遅延時間よりも付加遅
延時間算出手段106から通知された付加遅延時間だけ
長くなるように、上記クロックネットの形状を変更す
る。
【0025】遅延解析結果更新手段108は付加遅延時
間算出手段106から通知された付加すべき遅延時間及
びワーストケースパスに基づいて記憶手段114に格納
されている遅延時間余裕度113を更新する。
【0026】出力手段109はレイアウト結果情報11
1及び遅延時間余裕度113の内の最悪のものを出力す
る。
【0027】次に本実施例の動作を説明する。
【0028】先ず、制御手段101は入力手段102を
制御して記憶手段114から論理回路接続情報110,
レイアウト結果情報111及び遅延解析用情報112を
入力させる。尚、レイアウト結果情報111は前述した
従来のクロック配線方式によって得られたものであり、
ここでは図4のレイアウトを示しているとする。
【0029】入力手段102が論理接続情報110,レ
イアウト結果情報111,遅延解析用情報112を入力
すると、制御手段101は遅延解析手段103を動作さ
せる。
【0030】これにより、遅延解析手段103は入力手
段102が入力した情報に基づいて、各パス215,2
16の遅延時間を求める。ここで、レイアウト結果情報
111は図4のレイアウトを示しているので、パス21
5,216の遅延時間はそれぞれ10nsec,6ns
ecとなる。
【0031】次に遅延解析手段103は各パス215,
216の遅延時間の中から最も長い遅延時間を抽出す
る。この例では、パス215の遅延時間10nsecが
抽出されることになる。
【0032】その後、遅延解析手段103は最も長いパ
ス215の遅延時間と各パス215,216の遅延時間
との差と、各パス215,216のクロックスキュウ
(0nsec)とに基づいて各パス215,216の遅
延時間余裕度を求め、それらを遅延時間余裕度113と
して記憶装置114に格納する。尚、この例では各パス
215,216の遅延時間余裕度はそれぞれ0nse
c,4nsecとなる。
【0033】遅延解析手段103の処理が終了すると、
制御手段101はワーストケースパス検出手段104を
動作させる。
【0034】これにより、ワーストケースパス検出手段
104は記憶手段114に格納されている遅延時間余裕
度113に基づいてパス215,216の内、最悪の遅
延時間余裕度(0nsec)を持つパス215をワース
トケースパスとして検出し、クロックスキュウ調整時間
抽出手段105に通知する。
【0035】ワーストケースパス検出手段104の処理
が終了すると、制御手段101はクロックスキュウ調整
時間抽出手段105を動作させる。
【0036】これにより、クロックスキュウ調整時間抽
出手段105はワーストケースパス検出手段104から
通知されたワースケースパス215の遅延時間余裕度
(0nsec)と、ワーストケースパス215の次段の
パス(この例ではパス216のみ)の中で最悪の遅延時
間余裕度を持つ2次ワーストケースパス216の遅延時
間余裕度(4nsec)との差(4nsec)をクロッ
クスキュウ調整時間として抽出し、抽出したクロックス
キュウ調整時間(4nsec)とワーストケースパス2
15とを付加遅延時間算出手段106に通知する。
【0037】クロックスキュウ調整時間抽出手段105
の処理が終了すると、制御手段101は付加遅延時間算
出手段106を動作させる。
【0038】これにより、付加遅延時間算出手段106
はクロックスキュウ調整時間抽出手段105から通知さ
れたクロックスキュウ調整時間(4nsec)の1/2
の時間(2nsec)を、ワーストケースパス215の
終点側のフリップフロップ205のクロック入力端子C
K2につながるクロックネット213に付加すべき付加
遅延時間として算出し、算出した付加遅延時間(2ns
ec)とワーストケースパス215とをクロックネット
形状変更手段107及び遅延解析結果更新手段108と
に通知する。
【0039】制御手段101は付加遅延時間算出手段1
06の処理が終了すると、クロックネット形状変更手段
107及び遅延解析結果更新手段108を動作させる。
【0040】これにより、クロックネット形状変更手段
107は付加遅延時間算出手段106から通知された付
加遅延時間(2nsec)及びワーストケースパス21
5に基づいて、レイアウト結果情報111中のクロック
ネット213に関する情報を変更することにより、変更
後のレイアウト結果情報111によって示されるクロッ
クネット213の遅延時間が変更前のレイアウト結果情
報111によって示されるクロックネット213の遅延
時間よりも付加遅延時間算出手段106から通知された
遅延時間(2nsec)だけ長くなるように、クロック
ネット213の形状を変更する。この結果、クロックネ
ット213の形状は図4に示した元の配線経路を迂回さ
せた例えば図2に示す形状となる。
【0041】また、遅延解析結果更新手段108は制御
手段101により起動されると、付加遅延時間算出手段
106から通知された付加遅延時間(2nsec)及び
ワーストケースパス215とに基づいて記憶手段114
に格納されているワーストケースパス215及び2次ワ
ーストケースパス216の遅延時間余裕度113を更新
する。この結果、ワーストケースパス215の遅延時間
余裕度及び2次ワーストケースパス216の遅延時間余
裕度113は共に2nsecとなる。
【0042】制御手段101は遅延解析結果更新手段1
08の処理が終了すると、再度、ワーストケースパス検
出手段104を動作させる。
【0043】これにより、ワーストケースパス検出手段
104は記憶手段114に格納されている遅延時間余裕
度113に基づいて最悪の遅延時間余裕度を持つパスを
ワーストパスとして検出する。この例の場合、記憶手段
114には遅延時間余裕度113としてはパス215,
216の遅延時間余裕度が格納され、共に2nsecと
なっているので、ワーストケースパス検出手段104は
パス215,216をワーストケースパスとして検出
し、クロックスキュウ調整時間抽出手段105に通知す
ることになる。
【0044】クロックスキュウ調整時間抽出手段105
はワーストケースパスとしてパス215,216が通知
されると、記憶手段114に格納されている遅延時間余
裕度113を参照し、ワーストケースパス215の遅延
時間余裕度と2次ワーストケースパス216の遅延時間
余裕度との差をクロックスキュウ調整時間として算出す
る。この例の場合、パス215,216の遅延時間余裕
度は共に2nsecになっているので、クロックスキュ
ウ調整時間は0nsecとなる。
【0045】クロック調整時間が0nsecとなると、
クロックスキュウ調整時間抽出手段105は付加遅延時
間算出手段106へのクロックスキュウ調整時間の通知
処理は行なわずに、制御手段101にその旨を通知す
る。
【0046】制御手段101は上記通知を受けると、ク
ロックサイクルを短縮させるための処理が終了したと判
断し、出力手段109に出力指示を行なう。
【0047】この出力指示を受けることにより、出力手
段109は記憶手段114に格納されているレイアウト
結果情報111(図2のレイアウトを示す)及び遅延時
間余裕度113の内の最悪の遅延時間余裕度(2nse
c)を出力する。
【0048】この出力手段109から出力された図2に
示したレイアウトが目的とするクロックサイクルを短く
することができるクロック配線であり、また、遅延時間
余裕度(2nsec)が従来例より短くすることができ
るクロックサイクルである。即ち、従来は最も短いクロ
ックサイクルが10nsecであったが、上記した処理
を行なうことにより、クロックサイクルを8nsecに
することが可能になる。
【0049】図3は図2に於いてクロックドライバ20
1〜203から出力されるクロックのクロックサイクル
を8nsecとした時のフリップフロップ204,20
5,206の入力端子H01,H02,H03に於ける
入力波形と、フリップフロップ204,205,206
の出力端子N01,N02,N03に於ける出力波形
と、フリップフロップ204,205,206のクロッ
ク入力端子CK1,CK2,CK3に於ける入力波形を
示した図である。尚、同図はフリップフロップ204,
205,206の遅延時間を0とし、また、波形になま
りがないとしている。
【0050】同図に示すように、クロックネット213
を介してフリップフロップ205のクロック入力端子C
K2に供給されるクロックはフリップフロップ204,
206のクロック入力端子CK1,CK3に供給される
クロックに対して2nsecのタイムスキュウを有す
る。
【0051】従って、クロックサイクルを8nsecと
してもフリップフロップ205が入力端子H02に於け
る入力波形を取り込むのはフリップフロップ204の出
力端子N01の状態が変化してから10nsec後にな
る。即ち、フリップフロップ205はフリップフロップ
204の出力端子N01の状態変化が10nsec遅延
して入力端子H02に伝播した時に入力波形を取り込む
ことになる。
【0052】また、フリップフロップ206のクロック
入力端子CK3に供給されるクロックはタイムスキュウ
が2nsecあるため、フリップフロップ205のクロ
ック入力端子CK2に供給されるクロックが立ち上がっ
てから6nsec後に立ち上がることになるが、フリッ
プフロップ205,206間のパス216の遅延時間は
6nsecであるので、フリップフロップ206は出力
端子N02の状態変化を正しく取り込むことができる。
【0053】従って、クロックサイクルを8nsecに
しても回路は正常に動作することになる。
【0054】
【発明の効果】以上説明したように、本発明は、ワース
トケースパスの終点側のフリップフロップにクロックを
供給するクロックネットの形状を変更してその遅延時間
を長くするようにしたものであるので、クロックサイク
ルをワーストケースパスの遅延時間より短くしても、ワ
ーストケースパスの始点側のフリップフロップの状態変
化が終点側のフリップフロップに正しく伝播する。従っ
て、本発明によれば、クロックサイクルをワーストケー
スパスの遅延時間よりも短くし、回路の動作速度を高速
化することが可能になる効果がある。
【図面の簡単な説明】
【図1】本発明の実施例のブロック図である。
【図2】本発明によってクロックネットが修正された後
のレイアウトを示す図である。
【図3】図2のタイミングチャートである。
【図4】従来方式によって配置,配線されたレイアウト
を示す図である。
【図5】図4のタイミングチャートである。
【符号の説明】
101…制御手段 102…入力手段 103…遅延解析手段 104…ワーストケースパス検出手段 105…クロックスキュウ調整時間抽出手段 106…付加遅延時間算出手段 107…クロックネット形状変更手段 108…遅延解析結果更新手段 109…出力手段 110…論理接続情報 111…レイアウト結果情報 112…遅延解析用情報 113…遅延時間余裕度 114…記憶手段 201〜203…クロックドライバ 204〜206…フリップフロップ 207〜211…ゲート 212〜214…クロックネット 215,216…パス

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 各パスの遅延時間余裕度を解析し、記憶
    手段に格納する遅延解析手段と、 前記記憶手段に記憶されている各パスの遅延時間余裕度
    に基づいて最悪の遅延時間余裕度を持つワーストケース
    パスを検出するワーストケースパス検出手段と、 該ワーストケースパス検出手段が検出したワーストケー
    スパスの遅延時間余裕度と、前記ワーストケースパス検
    出手段が検出したワーストケースパスの次段のパスの中
    で最悪の遅延時間余裕度を持つ2次ワーストケースパス
    の遅延時間余裕度との差をクロックスキュウ調整時間と
    して抽出するクロックスキュウ調整時間抽出手段と、 該クロックスキュウ調整時間抽出手段で抽出されたクロ
    ックスキュウ調整時間に見合った時間を付加遅延時間と
    して算出する付加遅延時間算出手段と、 該付加遅延時間算出手段が算出した付加遅延時間が前記
    ワーストケースパス検出手段が検出したワーストケース
    パスの終点側のフリップフロップのクロック入力端子に
    つながるクロックネットに対して付加されるように前記
    クロックネットの形状を変更するクロックネット形状変
    更手段と、 前記記憶手段に格納されている各パスの遅延時間余裕度
    の内、前記クロックネット形状変更手段によって形状を
    変更されたクロックネットに対応するパスの遅延時間余
    裕度を更新する遅延解析結果更新手段とを備えたことを
    特徴とするクロック配線方式。
  2. 【請求項2】 前記遅延解析手段は、前記各パスの遅延
    時間の内の最大の遅延時間と、前記各パスの遅延時間
    と、前記各パスのタイムスキュウとに基づいて前記各パ
    スの遅延時間余裕度を解析することを特徴とする請求項
    1記載のクロック配線方式。
  3. 【請求項3】 前記付加遅延時間算出手段は前記クロッ
    クスキュウ調整時間抽出手段が抽出したクロックスキュ
    ウ調整時間の1/2の時間を付加遅延時間とすることを
    特徴とする請求項1記載のクロック配線方式。
JP4031471A 1991-12-28 1992-01-22 クロック配線方式 Expired - Fee Related JP2822749B2 (ja)

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