JPH08306866A - 半導体集積回路のレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 特定の論理素子の出力信号を複数の論理素子
に分配するような回路を含んだ論理回路のレイアウト設
計を行う際、各論理素子への出力信号の到達タイミング
のスキューを一定の誤差範囲内としなければならないよ
うな局面に対処する。 【構成】 特定の論理素子３１の半導体基板上での配置
位置を決定し、論理素子３１からのマンハッタン距離が
等しくなる点の軌跡Ａ上に各被駆動回路４１〜４５の配
置位置を決定し、論理素子３１と各被駆動回路４１〜４
５との間を各々最短距離で結ぶ各配線のパターンを作成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路のレ
イアウト設計方法に関する。

【０００２】

【従来の技術】半導体集積回路のレイアウト設計におい
ては、回路を構成する各論理素子の半導体チップ上での
配置位置を決める処理およびこれらの論理素子間を結ぶ
配線パターンを作成する処理を行う。古き時代において
は、このような処理を設計者が手書きのレイアウト図面
を作成するという形態で行っていた。しかし、現在はコ
ンピュータ技術を駆使した優れたＣＡＤ（Computer Aid
ed Design）ツールが提供されており、レイアウト設計
もその大部分の処理をＣＡＤツールを用いて容易に行う
ことができるようになった。

【０００３】特に最近のレイアウト設計用のＣＡＤツー
ルは、いわゆる自動レイアウト機能を備えたものが多
い。この種のＣＡＤツールを使用した場合、論理回路を
構成する各論理素子のアートワーク情報（素子の形状、
寸法等を規定する情報）および各論理素子間の接続状態
を表す情報等を与えさえすれば、各論理素子の配置位置
の決定、各論理素子間の配線パターンの作成等が自動的
に実行されるため、レイアウト設計が極めて容易にな
る。

【０００４】さて、特定の論理素子の出力信号を複数の
論理素子に分配するような回路構成を含んだ半導体集積
回路のレイアウト設計を行う際、各論理素子への出力信
号の到達タイミングのスキューを一定の誤差範囲内とし
なければならないような局面に遭遇することがある。

【０００５】例えば、図２は１つのクロックドライバ１
１により３個のフリップフロップ２１〜２３へクロック
信号ＣＬＫを供給する論理回路のレイアウト設計例を示
しているが、各フリップフロップ２１〜２３へのクロッ
ク信号ＣＬＫの到達タイミングに一定以上のスキューが
あると、論理回路全体としての動作が本来のものと異な
ってしまうような場合がこれに該当する。

【０００６】従来、このような局面に遭遇した場合、例
えば図２の例では、クロックドライバ１１の出力端とフ
リップフロップ２１〜２２の各クロック入力端とを配線
接続する際、３本の配線のうち最長のものに他の２本の
長さを合せ、３本の配線を長さを強制的に等しくすると
いう手段が採られていた。この図２の例では、クロック
ドライバ１１から最も遠くにあるフリップフロップ２２
までの配線が最長となる。従って、クロックドライバ１
１と他のフリップフロップ２１，２３とを各々接続する
２本の配線も、この最長の配線と同じ長さとなるように
必要以上に曲げて配線されている。

【０００７】

【発明が解決しようとする課題】ところで、上述の方法
を採った場合、各配線を介して信号が到達するタイミン
グのスキューは低く抑えられるが、各配線が必要以上に
長くなってしまうため、これらの各配線による信号の遅
延が大きくなってしまうという問題がある。

【０００８】この発明は以上説明した事情に鑑みてなさ
れたものであり、特定の論理素子の出力信号を複数の論
理素子に分配するような回路を含んだ論理回路のレイア
ウト設計を行う際、出力信号の遅延を必要以上に大きく
することなく、各論理素子への出力信号の到達タイミン
グのスキューを低く抑えることができる半導体集積回路
の設計方法を提供することを目的としている。

【０００９】

【課題を解決するための手段】請求項１に係る発明は、
特定の論理素子と、該論理素子の出力信号によって駆動
される複数の被駆動回路とを含んだ回路を半導体基板上
に形成するための半導体集積回路のレイアウト設計方法
において、前記論理素子の前記半導体基板上での配置位
置を決定し、前記論理素子からのマンハッタン距離が等
しくなるように前記半導体基板上における前記各被駆動
回路の配置位置を決定し、前記論理素子と前記各被駆動
回路との間を各々最短距離で結ぶ各配線のパターンを作
成することを特徴とする半導体集積回路のレイアウト設
計方法を要旨とする。

【００１０】請求項２に係る発明は、特定の論理素子
と、該論理素子の出力信号によって駆動される複数の被
駆動回路とを含んだ回路を半導体基板上に形成するため
の半導体集積回路のレイアウト設計方法において、前記
論理素子の前記半導体基板上での配置位置を決定した
後、前記論理素子からのマンハッタン距離が等しくなる
ように前記半導体基板上における前記各被駆動回路の配
置位置を決定する配置試行処理と、前記論理素子と前記
各被駆動回路との間を各々最短距離で結ぶ各配線のパタ
ーンを作成する結線試行処理とを前記マンハッタン距離
の設定を変えながら複数回繰り返すことにより最善のレ
イアウト結果を得ることを特徴とする半導体集積回路の
レイアウト設計方法を要旨とする。

【００１１】

【作用】上記請求項１に係る発明によれば、特定の論理
素子からのマンハッタン距離が等しくなるように各被駆
動回路の配置位置が決定され、特定の論理素子と各被駆
動回路との間を各々最短距離で結ぶ各配線のパターンが
作成されるので、特定の論理素子と各被駆動回路とを結
ぶ各配線の長さを揃えることができる。また、マンハッ
タン距離を適当に設定することにより、各配線長を妥当
な長さとすることができる。

【００１２】また、請求項２に係る発明によれば、上記
請求項１に係るレイアウトをマンハッタン距離を変えな
がら複数回試行するので、配線長を最短にすることが可
能になる。

【００１３】

【実施例】以下、本発明を更に理解しやすくするため、
実施例について説明する。かかる実施例は、本発明の一
態様を示すものであり、この発明を限定するものではな
く、本発明の範囲で任意に変更可能である。

【００１４】図１は本発明の一実施例によるレイアウト
設計方法を示すものであり、同図はクロックドライバ３
１により５個のフリップフロップ４１〜４５にクロック
信号ＣＬＫを供給する構成を含んだ半導体集積回路のレ
イアウト設計例を示している。

【００１５】本実施例においては、まず、クロックドラ
イバ３１の位置を決定し、その後、これに接続する５個
のフリップフロップ４１〜４５の各配置位置を決定す
る。５個のフリップフロップ４１〜４５は、各々のクロ
ック端子が、図１において破線Ａによって示す軌跡、す
なわち、クロックドライバ３１の出力端からマンハッタ
ン距離が一定値となるような点の軌跡上に位置するよう
に配置する。ここで、破線Ａは、例えばその時点におい
て既に配置された他の論理素子の上を通過せず、かつ、
マンハッタン距離が最短となる、といった制約条件を満
たすものを選択する。上記フリップフロップ４１〜４５
を配置する前に、既に他の論理素子の配置が完了してい
る場合にはその上に重ねてフリップフロップを配置する
ことができないからである。

【００１６】そして、クロックドライバ３１の出力端と
フリップフロップ４１〜４５の各クロック端子とを結ぶ
配線パターンを作成する。各配線パターンは、各々最短
長となるように配線経路を決定する。なお、２点間を結
ぶ最短配線経路を探索するプログラムは、この発明の技
術分野において周知の技術が多数あるので適当なものを
使用すればよい。

【００１７】上述の通り、フリップフロップ４１〜４５
の各クロック端子は、クロックドライバ３１の出力端か
ら一定のマンハッタン距離だけ離れた各位置にある。従
って、フリップフロップ４１〜４５の各クロック端子ま
での最短配線経路を求める処理が失敗に終らない限り、
クロックドライバ３１の出力端からフリップフロップ４
１〜４５の各クロック端子までの各配線の長さは等しく
なる。このようにして配線を終えた後、論理回路の他の
部分の配置・配線を行う。

【００１８】以上、１種類のマンハッタン距離を使用し
たレイアウト設計例を示したが、複数種類のマンハッタ
ン距離の各々について上記レイアウト設計を試行し、最
善のレイアウト結果を採用するようにしてもよい。

【００１９】例えば、最初は十分に長いマンハッタン距
離を設定しておき、上記レイアウト設計を実行し、失敗
することなく、配置および最短長での配線を行うことが
できた場合はマンハッタン距離を短くするという処理を
繰り返す。そして、配置および最短長での配線を行うこ
とができなくなった場合には、その直前に成功したレイ
アウト結果を最善のレイアウト結果として採用する。こ
の方法によれば、各フリップフロップへのクロックの到
達タイミングのスキューを０にし、かつ、クロックの伝
播遅延時間を最小にすることができる。

【００２０】

【発明の効果】以上説明したように、この発明によれ
ば、特定の論理素子の出力信号を複数の論理素子に分配
するような回路を含んだ半導体集積回路のレイアウト設
計を行う際、出力信号の遅延を必要以上に大きくするこ
となく、各論理素子への出力信号の到達タイミングのス
キューを低く抑えることができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施例による半導体集積回路の
レイアウト設計方法を説明する図である。

【図２】 従来の半導体集積回路のレイアウト設計方法
を説明する図である。

【符号の説明】

３１……クロックドライバ、４１〜４５……フリップフ
ロップ、Ａ……マンハッタン距離が一定となる点の軌
跡。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 特定の論理素子と、該論理素子の出力信
   号によって駆動される複数の被駆動回路とを含んだ回路
   を半導体基板上に形成するための半導体集積回路のレイ
   アウト設計方法において、 前記論理素子の前記半導体基板上での配置位置を決定
   し、 前記論理素子からのマンハッタン距離が等しくなるよう
   に前記半導体基板上における前記各被駆動回路の配置位
   置を決定し、 前記論理素子と前記各被駆動回路との間を各々最短距離
   で結ぶ各配線のパターンを作成することを特徴とする半
   導体集積回路のレイアウト設計方法。
2. 【請求項２】 特定の論理素子と、該論理素子の出力信
   号によって駆動される複数の被駆動回路とを含んだ回路
   を半導体基板上に形成するための半導体集積回路のレイ
   アウト設計方法において、 前記論理素子の前記半導体基板上での配置位置を決定し
   た後、 前記論理素子からのマンハッタン距離が等しくなるよう
   に前記半導体基板上における前記各被駆動回路の配置位
   置を決定する配置試行処理と、 前記論理素子と前記各被駆動回路との間を各々最短距離
   で結ぶ各配線のパターンを作成する結線試行処理とを前
   記マンハッタン距離の設定を変えながら複数回繰り返す
   ことにより最善のレイアウト結果を得ることを特徴とす
   る半導体集積回路のレイアウト設計方法。