CN105850047A - 正交分频器 - Google Patents

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Abstract

描述了一种正交分频器的装置。所述装置不依赖于阻塞锁存器，并且用于产生正交时钟。所述装置包括：能够被时钟信号控制的第一选择单元，所述第一选择单元用以直接或间接产生所述正交时钟的第一相位；能够被所述时钟信号控制的第三选择单元，所述第三选择单元用以接收所述正交时钟的所述第一相位，所述第三选择单元用以直接或间接产生所述正交时钟的第三相位，其中，所述第一选择单元用以接收所述正交时钟的所述第三相位。

Description

正交分频器
背景技术
全正交时钟是现代I/O(输入输出)系统的共同特征。例如，全正交时钟用于PCI高速(外设部件互连高速)接口。现有的用于产生全正交时钟的电路消耗过多的功率、面积，并且具有受限的高频工作带宽。
附图说明
由下文给出的具体实施方式和本公开内容的各实施例的附图，将更充分地理解本公开内容的实施例，然而，这不应被视为将本公开内容限制为特定实施例，而是仅为了说明和理解的目的。
图1A图示了用于产生正交时钟的延时锁相环(DLL)。
图1B图示了用于产生正交时钟的压控振荡器(VCO)。
图2A图示了基于阻塞锁存器(jam-latch)的电路正交时钟发生器。
图2B图示了另一个基于阻塞锁存器的电路正交时钟发生器。
图3图示了根据本公开内容的一个实施例的无竞争循环正交时钟发生器(contention free circular quadrature clock generator)。
图4图示了根据本公开内容的另一个实施例的另一个无竞争循环正交时钟发生器。
图5图示了根据本公开内容的一个实施例的具有产生确定性输出的选项的无竞争循环正交时钟发生器。
图6图示了根据本公开内容的另一个实施例的相对于图4的不依赖于阻塞锁存器的电路来比较图2的具有阻塞锁存器的电路的变化的带宽的绘图。
图7图示了根据本公开内容的另一个实施例的另一个具有产生确定性输出的选项的无竞争循环正交时钟发生器。
图8是根据本公开内容的另一个实施例的用于图7的实施例中的多路复用器。
图9是根据本公开内容的一个实施例的具有无竞争循环正交时钟发生器的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
图1A图示了用于产生正交时钟的延时锁相环(DLL)100。在此示例中，DLL 100由四个延时单元——Delay0、Delay1、Delay2、和Delay3——以及用于为延时单元产生控制信号(在此示例中为模拟电压Vctrl)的控制模块Ctrl组成。输入时针ClkIn被控制模块和第一延时单元Delay0接收。每个延时单元的输出是正交时钟——Clk90、Clk180、Clk270、Clk0的其中之一，其中，Clk0是参考相位，Clk90具有与Clk0的参考相位相隔90度的相位，Clk180具有与Clk0的参考相位相隔180度的相位，并且Clk270具有与Clk0的参考相位相隔270度的相位。
这些时钟相位可以用于对通过传输介质所接收的数据(被表示为眼)进行采样。例如，Clk0和Clk180上的上升沿开始偶数和奇数数据眼，并且Clk90和Clk270上的上升沿在这些眼的中间提供采样点。然而，相对于可能消耗较少功率的其它数字电路，DLL 100消耗高功率和面积以产生正交时钟。此外，生成模拟控制电压Vctrl使用通常比数字电路消耗更多功率的模拟电路。
图1B图示了用于产生正交时钟的压控振荡器(VCO)120。VCO 120由多个延时单元组成。在此示例中，VCO 120由以环型拓扑耦合在一起的偶数数目的差分延时单元组成。例如，差分延时单元Delay0耦合到差分延时单元Delay2，差分延时单元Delay2耦合到差分延时单元Delay3，差分延时单元Delay3耦合到差分延时单元Delay4，差分延时单元Delay4耦合到差分延时单元Delay5，差分延时单元Delay5耦合到差分延时单元Delay6，差分延时单元Delay6耦合回差分延时单元Delay0。
在此示例中，使用第二VCO后置的放大器——Amp1和Amp2，来产生正交时钟。这里，Amp1耦合到差分延时单元Delay3的输出，而Amp2耦合到差分延时单元Delay6的输出。在此示例中，Amp1产生Clk90和Clk270，而Amp2产生Clk180和Clk0。这里，VCO占空比将影响正交质量。遗憾的是，低噪音VCO可能通常需要比“全”速运行得快，尤其是面积要求与频率成反比的基于LC的VCO。这要求VCO后置的分频器能够承受比标准内核逻辑可承受的频率高得多的频率。这里，每个差分延时单元被由比传统数字电路消耗更多功率的模拟电路所产生的模拟电压Vctrl控制。对于低功率器件以及对于高频使用，基于VCO 120的正交架构变得具有挑战性。
图2A图示了基于阻塞锁存器的电路正交时钟发生器200(或正交分频器200)。在此示例中，发生器200由锁存器的环组成，锁存器接收时钟和互补时钟(clock bar)(分别为ClkIn和ClkInb)信号作为多路复用器(Mux)的输入。ClkInb信号是ClkIn信号的反相信号。在此示例中，使用了四个锁存器和两个阻塞锁存器电路(即，jam0和jam1)。每个锁存器的输出用于产生正交时钟的相位。正交时钟的四个相位是Clk0、Clk90、Clk180、和Clk270，其中，Clk0_b、Clk90_b、Clk180_b、Clk270_b信号分别是时钟信号Clk0、Clk90、Clk180、和Clk270的反相信号。在以下描述中，术语节点和该节点上的信号可以使用相同名称。例如，依据句子的语境，Clk0可以指节点Clk0或Clk0信号。
第一锁存器包括mux0、反相器inv0和反相器inv1。mux0是两输入的多路复用器mux0，其输入A耦合到前一锁存器的输出，第二输入B经由反相器inv0和inv1耦合到mux0的输出。这里，inv0和inv1耦合在一起，使得inv1接收mux0的输出并且产生Clk0_b输出，该输出被inv0接收为输入，inv0的输出被提供为mux0的输入B。在此示例中，前一锁存器的输出为Clk270。输出Clk0_b由反相器inv2反相以产生Clk0。Clk0构成正交时钟的参考相位。mux0由选择输入SelA控制。在此示例中，SelA接收ClkIn信号。
第二锁存器包括mux1、反相器inv3和反相器inv4。mux1是两输入的多路复用器mux1，其输入A耦合到前一锁存器的输出，第二输入B经由反相器inv3和inv4耦合到mux1的输出。这里，inv3和inv4耦合在一起，使得inv4接收mux1的输出并且产生Clk90_b输出，该输出被inv3接收为输入，inv3的输出被提供为mux1的输入B。在此示例中，前一锁存器的输出为Clk0。输出Clk90_b由反相器inv5反相以产生Clk90。Clk90构成相对于正交时钟的参考相位Clk0为90度的相位信号。mux1由选择输入SelA控制。在此示例中，SelA接收ClkInb信号。
第三锁存器包括mux2、反相器inv6和反相器inv7。mux2是两输入的多路复用器mux2，其输入A耦合到前一锁存器的输出，第二输入B经由反相器inv6和inv7耦合到mux2的输出。这里，inv6和inv7耦合在一起，使得inv7接收mux2的输出并且产生Clk180_b输出，该输出被inv6接收为输入，inv6的输出被提供为mux2的输入B。在此示例中，前一锁存器的输出为Clk90。输出Clk180_b由反相器inv7反相以产生Clk180。Clk180构成相对于正交时钟的参考相位Clk0为180度的相位信号。mux2由选择输入SelA控制。在此示例中，SelA接收ClkIn信号。
第四锁存器包括mux3、反相器inv9和反相器inv10。mux3是两输入的多路复用器mux3，其输入A耦合到前一锁存器的输出，第二输入B经由反相器inv9和inv10耦合到mux3的输出。这里，inv9和inv10耦合在一起，使得inv10接收mux3的输出并且产生Clk270_b输出，该输出被inv9接收为输入，inv9的输出被提供为mux3的输入B。在此示例中，前一锁存器的输出为Clk180。输出Clk270_b由反相器inv10反相以产生Clk270。Clk270构成相对于正交时钟的参考相位Clk0为270度的相位信号。mux3由选择输入SelA控制。在此示例中，SelA接收ClkInb信号。
包括两个交叉耦合的反相器的jam0耦合到Clk0_b和Clk180_b。包括两个交叉耦合的反相器的jam1耦合到Clk90_b和Clk270_b。由于它们的基于竞争的设计，jam0和jam1可能展现出差的频率缩放。写入到阻塞锁存器(即，jam0和jam1)中消耗功率以确保每个阻塞锁存器中的交叉耦合的反相器输出差分逻辑电平。
图2B图示了另一个基于阻塞锁存器的电路正交时钟发生器220(或正交分频器220)。图2B类似于图2A，除了去除了多路复用器之间的反相器驱动以外。例如，在mux0和mux1之间去除inv1和inv2，在mux1和mux2之间去除inv4和inv5，在mux2和mux3之间去除inv7和inv8，在mux3和mux0之间去除inv10和inv11。
通过去除阻塞锁存器jam0和jam1，实施例增强了图2A-2B的环型锁存器设计的频率带宽。实施例还将每个锁存器(即，第一、第二、第三和第四锁存器)的反相输出耦合到另一个锁存器的多路复用器的输入B。实施例的一个技术效果是正交时钟发生器比图2B的正交发生器快大约25％，即，频率带宽远大于图2B的正交发生器的带宽。以上技术效果不是限制性的技术效果。其它技术效果将从实施例明显。
在以下描述中，将讨论很多细节，以提供对本公开内容的实施例的更详尽的解释。但是，对于本领域的技术人员将显而易见的是，可以在不需要这些具体细节的情况下来实践本公开内容的实施例。在其它情况下，通过框图的形式而非以细节示出了公知的结构和器件，以避免模糊本公开内容的实施例。
注意，在所述实施例的对应附图中，采用线表示信号。某些线可以较粗，以指示较主要的构成信号通路，和/或在一个或多个末端具有箭头，以指示主信息流向。这样的指示并非旨在限制性的。相反，结合一个或多个示例性实施例的线用于促进对电路或逻辑单元的更容易的理解。任何被表示的如通过设计需要或偏好所指定的信号都可以实际上包括一个或多个可以沿任一方向传播并且可以采用任何适当类型的信号方案来实施的信号。
在说明书中通篇采用的以及在权利要求中采用的术语“连接”是指被连接的东西之间的直接电连接，而没有任何中间器件。术语“耦合”要么是指所连接的东西之间的直接电连接，要么是指通过一个或多个无源或有源中间器件的间接连接。术语“电路”是指一个或多个被布置为相互协作以提供期望功能的无源和/或有源部件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。单数冠词的含义包括复数参考。“内”的含义包括“内”和“上”。
术语“缩放”一般是指使设计(原理图和布局)从一种工艺技术转换到另一种工艺技术。术语“缩放”一般指在相同的技术节点内缩小布局和设备。术语“缩放”还可以指相对于另一参数(例如，电源电平)调整(例如，放慢)信号频率。词语“大体上”、“接近”、“大约”、“近乎”以及“约”一般是指处于目标值的+/-20％内。
除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词来描述共同对象，只是表明正在参考类似对象的不同实例，而不是旨在暗示如此描述的对象必须按照排列的方式或者任何其它方式处于既定的时间或者空间顺序内。
出于所述实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体块(bulk)端子。所述晶体管还包括三栅极和FinFet晶体管、栅极全环绕圆柱形晶体管或者其它实现晶体管的功能的器件，例如，碳纳米管或电子自旋器件。源极和漏极端子可以是等同的端子，并且在本文中可互换使用。本领域的技术人员将认识到在不背离本公开内容的范围的情况下可以采用其它晶体管，例如，双极结型晶体管——BJTPNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”是指n型晶体管(例如，NMOS、NPN BJT等)，并且术语“MP”是指p型晶体管(例如，PMOS、PNP BJT等)。
图3图示了根据本公开内容的一个实施例的无竞争循环正交时钟发生器300(或正交分频器300)。要指出的是，图3的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。为了不模糊实施例，参考图2A来描述发生器300。
根据一个实施例，与图2A的实施例相比，正交发生器300具有较少的逻辑门并且消除了诸如jam0和jam1等阻塞发生器的使用。在一个实施例中，inv1的输出直接输入到第三多路复用器mux2(也称作第三选择单元)的输入B。在一个实施例中，inv7的输出直接输入到第一多路复用器mux0(也称作第一选择单元)的输入B。在一个实施例中，inv4的输出直接输入到第四多路复用器mux3(也称作第四选择单元)的输入B。在一个实施例中，inv10的输出直接输入到第二多路复用器mux1(也称作第二选择单元)的输入B。在一个实施例中，使用通过门(pass-gate)来实施多路复用器。在其它实施例中，可以使用其它电路来实施选择单元。
通过从正交发生器200中去除竞争阻塞锁存器(即，jam0和jam1)和额外的反相器，图3的实施例与正交发生器200和220相比实现了较高的带宽和较低的功耗。在此实施例中，环型拓扑用于确保与竞争互补的状态产生。在一个实施例中，jam0和jam1的保持回路被转换为交叉耦合的(即，具有Clk0_b和Clk180b的回路，和具有Clk90_b和Clk270b的回路)。在此实施例中，还去除了inv0、inv3、inv6、和inv9。在图3的实施例中，节点ClkIn和ClkInb上的负载和图2A中保持相同，但是整体布局小于图2A的发生器的布局。
图4图示了根据本公开内容的另一个实施例的无竞争循环正交时钟发生器400(或正交分频器400)。要指出的是，图4的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。参考图2-3来描述图4的实施例。为了不模糊实施例，只描述图3和图4之间的主要差别。
在一个实施例中，去除了inv2、inv5、inv8和inv11。在一个实施例中，第一多路复用器mux0的输入为Clk270_b和Clk180_b。在一个实施例中，第二多路复用器mux1的输入为Clk270_b和Clk0_b。在一个实施例中，第三多路复用器mux2的输入为Clk0_b和Clk90_b。在一个实施例中，第四多路复用器mux3的输入为Clk90_b和Clkl80_b。
在一个实施例中，耦合用以接收Clk0_b的反相器(未示出)来产生由另一电路使用的Clk0。在一个实施例中，耦合用以接收Clk90_b的反相器(未示出)来产生由另一电路使用的Clk90。在一个实施例中，耦合用以接收Clk180_b的反相器(未示出)来产生由另一电路使用的Clk180。在一个实施例中，耦合用以接收Clk270_b的反相器(未示出)来产生由另一电路使用的Clk270。在图4的实施例中，节点ClkIn和ClkInb上的负载保持与图2A和图3相同，但是整体布局面积可能小于图2A和图3的发生器的布局面积。
图5图示了根据本公开内容的一个实施例的具有产生确定性输出的选项的无竞争循环正交时钟发生器500(或正交分频器500)。要指出的是，图5的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。为了不模糊图5的实施例，不再讨论先前讨论过的元件。
一些分频器可能需要以确定性的方式来停驻(park)它们的输出，优选地不损害分频器对称。在一个实施例中，在停驻期间，差分输入时钟保持互补，避免N-P-N-P锁存器环中的冲过振荡。与图4的实施例相比，用逻辑门来代替反相器invl、inv4、inv7和inv10。
在一个实施例中，逻辑门是NOR门。在一个实施例中，用NOR门nor1来代替inv1。在一个实施例中，用NOR门nor4来代替inv4。在一个实施例中，用NOR门nor7来代替inv7。在一个实施例中，用NOR门nor10来代替inv10。在一个实施例中，每个NOR门的输入的其中之一是多路复用器的输出。
在一个实施例中，NOR门的其中之一接收Reset信号作为第二输入。在此实施例中，nor1接收Reset信号，而其它NOR门(即，nor4、nor7和nor10)的第二输入为地(即，Vss)。在此实施例中，当Reset信号被断言(即，从逻辑低转变为逻辑高)时，Clk0被强制为逻辑低，这反过来使Clk90和Clkl80变为逻辑高，并且使Clk270变为逻辑低。通过使Clk0、Clk90、Clkl80和Clk270被设定为恒定的逻辑电平，分频器500被停驻。在一个实施例中，当Reset被取消断言时，分频器500继续正常操作并且产生正交时钟Clk0、Clk90、Clkl80和Clk270。
在一个实施例中，逻辑门为NAND门(未示出)。在一个实施例中，用NAND门nand1来代替inv1。在一个实施例中，用NAND门nand4来代替inv4。在一个实施例中，用NAND门nand7来代替inv7。在一个实施例中，用NAND门nand10来代替inv10。在一个实施例中，每个NAND门的输入的其中之一是多路复用器的输出。
在一个实施例中，NAND门的其中之一接收ResetB信号作为第二输入，其中，ResetB信号是Reset信号的逻辑反。当Reset信号被断言时，ResetB被取消断言(即，从逻辑高转变为逻辑低)。在此实施例中，nand1接收ResetB信号，而其它NAND门(即，nand4、nand7和nand10)的第二输入为供电电源(即，Vdd)。在此实施例中，当ResetB信号被断言，Clk0被强制为逻辑高，这反过来使Clk90和Clk180变为逻辑低，并且使Clk270变为逻辑高。通过使Clk0、Clk90、Clk180和Clk270被设定为恒定的逻辑电平，分频器500被停驻。在一个实施例中，当ResetB被取消断言时，分频器500继续正常操作并且产生正交时钟信号Clk0、Clk90、Clkl80和Clk270。在其它实施例中，诸如OR、AND等其它逻辑门可以用于代替NOR门以在复位信号断言或取消断言时停驻分频器500。
图6图示了根据一个实施例的相对于图4的不依赖于阻塞锁存器的电路来比较图2B的具有阻塞锁存器的电路的带宽的绘图600。要指出的是，图6的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。
这里，绘图600的x轴是ClkIn的以GHz为单位的频率，并且绘图600的y轴是ClkIn/ClkOut的比率。波形601是分频器200的最大频率。波形602是分频器300的最大频率。因为所期望的操作是两分频的，所以如果ClkIn/ClkOut比率为2.0，则绘图上的点被视为起作用的。因此，波形601具有约11.8GHz的最大作用频率，而波形602具有约14.0GHz的最大作用频率。
图7图示了根据本公开内容的另一个实施例的具有产生确定性输出的选项的无竞争循环正交时钟发生器700。要指出的是，图7的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。参考图4和图5来描述图7。为了不模糊图7的实施例，只讨论图4的实施例和图7的实施例之间的差别。
在此实施例中，与图3-5的两输入的多路复用器相比，多路复用器mux0、muxl、mux2和mux3为三输入的多路复用器。作为三输入的多路复用器，每个多路复用器被两个选择信号控制。这里，两个选择信号是SelA和Off，其中，SelA耦合到时钟信号(ClkIn或ClkInb)。在一个实施例中，当Off信号被断言(被多路复用器的输入Off接收)时，Clk0_b、Clk90_b、Clk180_b和Clk270_b被停驻到确定值。在一个实施例中，多路复用器的第三输入是Parked[i](其中，i是整数)信号的向量，该信号用于按期望建立Clk0_b、Clk90_b、Clk180_b和Clk270_b的停驻状态。
图8是根据一个实施例的用于图7的实施例中的多路复用器800。要指出的是，图8的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。
在一个实施例中，多路复用器800包括传输门(transmission gate)TG1、TG2、和TG3、逻辑门(例如，NOR门)gate1和gate2、以及反相器invl、inv2、和inv3。多路复用器的三个输入为A、B、P，并且控制信号为Off和SelA。在此实施例中，P耦合到Parked[i]的位的其中之一。在一个实施例中，Off信号(也被称为输入Off)和SelA信号的反相被gate1接收以产生SelA_bb信号。在一个实施例中，inv1接收SelA_b信号并且产生SelA_bb信号。在一个实施例中，SelA_b用于控制TG1的n型晶体管，并且SelA_bb用于控制TG1的p型晶体管。通过将n型晶体管与p型晶体管并联耦合来构成传输门。
在一个实施例中，Off信号(也被称为输入Off)和SelA信号被gate2接收以产生SelB信号。在一个实施例中，反相器inv2接收SelB信号以产生SelB_b信号，SelB_b信号用于控制TG2的p型晶体管，而SelB用于控制TG2的n型晶体管。在一个实施例中，在TG2的输入处接收输入A。在一个实施例中，由TG2接收输入B。在一个实施例中，由TG3接收输入P。在一个实施例中，反相器inv3通过对Off信号反相来产生Off_b。在一个实施例中，Off_b信号用于控制TG3的p型晶体管，而Off信号用于控制TG1的n型晶体管。
这里的实施例可以用于任何需要正交分频器的电路。例如，LC-锁相环(PLL)或其它PLL。实施例不限于正交分频器。实施例的构思可以延伸到6分频、8分频等的分频器。
图9是根据本公开内容的一个实施例的具有无竞争循环正交时钟发生器的智能设备或计算机系统1600或SoC(片上系统)。要指出的是，图9的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。
图9图示了可以采用平面接口连接器的移动设备的实施例的框图。在一个实施例中，计算设备1600表示移动计算设备，例如，计算平板电脑、移动电话或智能电话、支持无线的电子阅读器、或者其它无线移动设备。应当理解，只是大致示出了某些部件，并未在计算设备1600中示出这样的设备的所有部件。
在一个实施例中，计算设备1600包括具有根据所讨论的实施例的无竞争循环正交时钟发生器的第一处理器1610。计算设备1600的其它块还可以包括实施例的无竞争循环正交时钟发生器。本公开内容的各种实施例还在1670内包括诸如无线接口等网络接口，使得系统实施例可以并入诸如手机或个人数字助理等无线设备中。
在一个实施例中，处理器1610(和/或处理器1690)可以包括一个或多个物理设备，例如，微处理器、应用处理器、微控制器、可编程逻辑设备或其它处理设备。在一个实施例中，处理器1690是可选的。处理器1610执行的处理操作包括可以在其上执行应用和/或设备功能的操作平台或操作系统的执行。所述处理操作包括与和人类用户或者和其它设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备1600连接至另一设备相关的操作。所述处理操作还可以包括与音频I/O和/或与显示I/O相关的操作。
在一个实施例中，计算设备1600包括音频子系统1620，音频子系统1620表示与向所述计算设备提供音频功能相关的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序、编解码器)部件。音频功能可以包括扬声器和/或耳机输出以及麦克风输入。可以将用于这样的功能的设备集成到计算设备1600内，或者将其连接至计算设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令而与计算设备1600交互。
显示子系统1630表示为用户提供可视和/或触感显示以与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动程序)部件。显示子系统1630包括显示界面1632，显示界面1632包括用于向用户提供显示的具体屏幕或硬件设备。在一个实施例中，显示界面1632包括与处理器1610分离的逻辑以执行至少某种与所述显示相关的处理。在一个实施例中，显示子系统1630包括为用户既提供输出又提供输入的触摸屏(或者触控板)设备。
I/O控制器1640表示与和用户之间的交互相关的硬件设备和软件部件。I/O控制器1640可操作以管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。此外，I/O控制器1640图示了用于连接至计算设备1600的额外设备的连接点，用户可以通过该连接点与所述系统交互。例如，能够附接至计算设备1600的设备可以包括麦克风设备、扬声器或者立体声系统、视频系统或者其它显示设备、键盘或小键盘设备或者供特定应用使用的其它I/O设备，例如，读卡机或其它设备。
如上文所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其它音频设备的输入能够为计算设备1600的一个或多个应用或功能提供输入或命令。此外，能够代替显示输出或者除显示输出之外提供音频输出。在另一个示例中，如果显示子系统1630包括触摸屏，那么所述显示设备还充当输入设备，该设备可以至少部分受到I/O控制器1640管理。在计算设备1600上还可以有额外的按钮或开关，以提供受到I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理诸如加速度计、照相机、光传感器或其它环境传感器、或者其它能够包含到计算设备1600中的硬件的设备。所述输入可以是直接用户交互的一部分，也可以向所述系统提供环境输入以影响其操作(例如，对噪声的过滤、调整显示器以用于亮度检测、为照相机施加闪光或者其它特征)。
在一个实施例中，计算设备1600包括功率管理1650，功率管理1650管理电池功率使用、电池的充电以及与节能操作相关的特征。存储器子系统1660包括用于存储计算设备1600内的信息的存储器设备。存储器可以包括非易失性(如果对存储器设备的供电中断那么状态不发生变化)和/或易失性(如果对存储器设备的供电中断那么状态不确定)存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其它数据以及与计算设备1600的应用和功能的执行相关的系统数据(不管是长期的还是暂时的)。
也可以将实施例的元件提供为用于存储计算机可执行指令(例如，用于实施本文中讨论的任何其它过程的指令)的机器可读介质(例如，存储器1660)。所述机器可读介质(例如，存储器1660)可以包括但不限于：闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或者其它类型的适于存储电子或计算机可执行指令的机器可读介质。例如，可以将本公开内容的实施例作为计算机程序(例如，BIOS)进行下载，可以经由通信链路(例如，调制解调器或网络连接)通过数据信号将该计算机程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户端)。
连接(connectivity)1670包括能够使计算设备1600与外部设备通信的硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序、协议栈)。计算设备1600可以是单独的设备，例如，其它计算设备、无线接入点或基站，以及外围设备，例如，耳机、打印机或其它设备。
连接1670可以包括多种不同类型的连接。为了通用化，将计算设备1600图示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672一般是指通过无线载波提供的蜂窝网络连接，例如，经由GSM(全球移动通信系统)或者其变型或衍生品、CDMA(码分多址)或者其变型或衍生品、TDM(时分多路复用)或者其变型或衍生品或者其它蜂窝服务标准所提供的蜂窝网络连接。无线连接(或无线接口)1674是指非蜂窝的无线连接，并且可以包括个人区域网(例如，蓝牙、近场等)、局域网(例如，Wi-Fi)和/或广域网(例如WiMax)或者其它无线通信。
外围连接(peripheral connections)1680包括用于实施外围连接的硬件接口和连接器以及软件部件(例如，驱动程序、协议栈)。应当理解，计算设备1600既可以是到其它计算设备的外围设备(“到”1682)，也可以具有与之连接的外围设备(“从”1684)。计算设备1600通常具有连接至其它计算设备的“对接”连接器，从而实现诸如对计算设备1600上的内容进行管理(例如，下载和/或上载、修改、同步)的目的。此外，对接连接器能够允许计算设备1600连接至某些外围设备，从而允许计算设备1600控制对例如视听系统或其它系统的内容输出。
除了专有对接连接器或其它专有连接硬件之外，计算设备1600还能够经由公用的或者基于标准的连接器来实施外围连接1680。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何接口)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线(Firewire)或其它类型。
在说明书中对“实施例”、“一个实施例”、“一些实施例”或者“其它实施例”的参考是指在至少一些实施例中但是未必在所有实施例中包括的结合所述实施例描述的具体特征、结构或特性。“实施例”、“一个实施例”或者“一些实施例”的各种出现未必全部是指相同的实施例。如果说明书陈述“可以”、“或许”或者“可能”包括部件、特征、结构或特性，那么就是说不要求包含该具体的部件、特征、结构或特性。如果说明书或者权利要求以单数冠词提及元件，那么其不表示只有一个所述元件。如果说明书或权利要求提到“额外的”元件，那么不排除有不只一个的额外元件。
此外，可以在一个或多个实施例中通过任何适当方式组合特定特征、结构、功能或特性。例如，只要是在未指出与第一和第二实施例相关的具体特征、结构、功能或特点相互排斥的地方，就可以将这两个实施例相结合。
尽管已经结合本公开内容的具体实施例描述了本公开内容，但是考虑到上述说明，这样的实施例的很多替代方案、修改和变化对本领域的技术人员显而易见。例如，其它存储器架构，例如，动态RAM(DRAM)也可以采用所讨论的实施例。本公开内容的实施例旨在包含落在所附权利要求的宽范围内的所有这样的替代方案、修改和变化。
此外，在所给出的附图当中可以或可以不示出公知的与集成电路(IC)芯片和其它部件的电源/接地连接，其目的在于简化图示和讨论，并且为了不对本公开内容造成模糊。此外，布置可能是按照框图的形式示出的，以避免对本公开造成模糊，而且还鉴于这样的事实，即，关于这样的框图布置的实施方式的细节高度依赖于要实施本公开内容的平台(即，这样的细节应当充分地处于本领域的技术人员的权限内)。在为了描述本公开内容的示例性实施例而阐述了细节(例如，电路)的地方，对本领域的技术人员显而易见的是，可以在无需这些细节的情况下或者可以采用这些细节的变型来实践本公开。因而，应当将说明书视为是说明性的，而非限制性的。
以下示例涉及另外的实施例。可以在一个或多个实施例中的任何地方采用所述示例中的细节。可以关于方法或过程来实施本文中描述的装置的所有可选特征。
例如，提供了一种不依赖于阻塞锁存器的用于产生正交时钟的装置。在一个实施例中，所述装置包括：能够被时钟信号控制的第一选择单元，所述第一选择单元用以直接或间接产生所述正交时钟的第一相位；以及能够被所述时钟信号控制的第三选择单元，所述第三选择单元用以接收所述正交时钟的所述第一相位，所述第三选择单元用以直接或间接产生所述正交时钟的第三相位，其中，所述第一选择单元用以接收所述正交时钟的所述第三相位。
在一个实施例中，所述装置还包括：能够被所述时钟信号的反相信号控制的第二选择单元，所述第二选择单元用以接收所述正交时钟的所述第一相位，所述第二选择单元用以直接或间接产生所述正交时钟的第二相位。在一个实施例中，所述第三选择单元用以接收所述正交时钟的所述第二相位。在一个实施例中，所述的装置还包括：能够被所述时钟信号的所述反相信号控制的第四选择单元，所述第四选择单元用以接收所述正交时钟的所述第三相位，所述第四选择单元用以直接或间接产生所述正交时钟的第四相位。
在一个实施例中，所述第一选择单元用以接收所述正交时钟的所述第四相位。在一个实施例中，所述第二选择单元用以接收所述正交时钟的所述第四相位。在一个实施例中，所述第四选择单元用以接收所述正交时钟的所述第二相位。
在另一个实施例中，提供了一种系统，所述系统包括：存储器；耦合到所述存储器的处理器，所述处理器具有以上；以及无线接口，其用于允许所述处理器与另一个设备通信。
在另一个实施例中，提供了一种不依赖于阻塞锁存器的用于产生正交时钟的装置。在此示例中，所述装置包括：能够被时钟信号控制的第一选择单元；耦合到所述第一选择单元的第一逻辑门，所述第一逻辑门用以接收复位信号，所述第一逻辑门用以产生所述正交时钟的第一相位；能够被所述时钟信号控制的第三选择单元，所述第三选择单元用以接收所述正交时钟的所述第一相位；以及耦合到所述第三选择单元的第三逻辑门，所述第三逻辑门用以接收具有恒定电压电平的信号，所述第三选择单元用以产生所述正交时钟的第三相位。
在一个实施例中，所述第一选择单元用以接收所述正交时钟的所述第三相位。在一个实施例中，所述第一逻辑门是NOR门或NAND门的其中之一。在一个实施例中，所述第三逻辑门是以下的其中之一：NOR逻辑门并且具有所述恒定电压的所述信号为接地信号；或者，NAND逻辑门并且具有所述恒定电压的所述信号为电源信号。在一个实施例中，所述装置还包括：能够被所述时钟信号的反相信号控制的第二选择单元；以及耦合到所述第二选择单元的第二逻辑单元，所述第二逻辑单元用以产生所述正交时钟的第二相位，所述第二逻辑门用以接收具有恒定电压电平的信号。
在一个实施例中，所述第二选择单元用以接收所述正交时钟的所述第一相位。在一个实施例中，所述第三选择单元用以接收所述正交时钟的所述第二相位。在一个实施例中，所述第三逻辑门是以下的其中之一：NOR逻辑门并且具有所述恒定电压的所述信号为接地信号；或者，NAND逻辑门并且具有所述恒定电压的所述信号为电源信号。在一个实施例中，所述装置还包括：能够被所述时钟信号的所述反相信号控制的第四选择单元；以及耦合到所述第四选择单元的第四逻辑单元，所述第四逻辑单元用以产生所述正交时钟的第四相位，所述第四逻辑门用以接收具有恒定电压电平的信号。
在一个实施例中，所述第四选择单元用以接收所述正交时钟的所述第三相位。在一个实施例中，所述第一选择单元用以接收所述正交时钟的所述第四相位。在一个实施例中，所述第二选择单元用以接收所述正交时钟的所述第四相位。在一个实施例中，所述第四选择单元用以接收所述正交时钟的所述第二相位。在一个实施例中，所述第四逻辑门是以下的其中之一：NOR逻辑门并且具有所述恒定电压的所述信号为接地信号；或者，NAND逻辑门并且具有所述恒定电压的所述信号为电源信号。
在另一个实施例中，提供了一种系统，所述系统包括：存储器；耦合到所述存储器的处理器，所述处理器具有以上；以及无线接口，其用于允许所述处理器与另一设备通信。
提供了说明书摘要，其将允许读者确认本技术公开内容的实质和主旨。在理解不将说明书摘要用于限制权利要求的范围或含义的情况下来提交说明书摘要。据此将以下权利要求并入具体实施方式中，每个权利要求自身代表一个独立的实施例。

Claims (23)

1.一种不依赖于阻塞锁存器的用于产生正交时钟的装置，所述装置包括：
能够被时钟信号控制的第一选择单元，所述第一选择单元用以直接或间接产生所述正交时钟的第一相位；以及
能够被所述时钟信号控制的第三选择单元，所述第三选择单元用以接收所述正交时钟的所述第一相位，所述第三选择单元用以直接或间接产生所述正交时钟的第三相位，
其中，所述第一选择单元用以接收所述正交时钟的所述第三相位。
2.根据权利要求1所述的装置，还包括：
能够被所述时钟信号的反相信号控制的第二选择单元，所述第二选择单元用以接收所述正交时钟的所述第一相位，所述第二选择单元用以直接或间接产生所述正交时钟的第二相位。
3.根据权利要求2所述的装置，其中，所述第三选择单元用以接收所述正交时钟的所述第二相位。
4.根据权利要求2所述的装置，还包括：
能够被所述时钟信号的所述反相信号控制的第四选择单元，所述第四选择单元用以接收所述正交时钟的所述第三相位，所述第四选择单元用以直接或间接产生所述正交时钟的第四相位。
5.根据权利要求4所述的装置，其中，所述第一选择单元用以接收所述正交时钟的所述第四相位。
6.根据权利要求4所述的装置，其中，所述第二选择单元用以接收所述正交时钟的所述第四相位。
7.根据权利要求4所述的装置，其中，所述第四选择单元用以接收所述正交时钟的所述第二相位。
8.一种不依赖于阻塞锁存器的用于产生正交时钟的装置，所述装置包括：
能够被时钟信号控制的第一选择单元；
耦合到所述第一选择单元的第一逻辑门，所述第一逻辑门用以接收复位信号，所述第一逻辑门用以产生所述正交时钟的第一相位；
能够被所述时钟信号控制的第三选择单元，所述第三选择单元用以接收所述正交时钟的所述第一相位；以及
耦合到所述第三选择单元的第三逻辑门，所述第三逻辑门用以接收具有恒定电压电平的信号，所述第三选择单元用以产生所述正交时钟的第三相位。
9.根据权利要求8所述的装置，其中，所述第一选择单元用以接收所述正交时钟的所述第三相位。
10.根据权利要求8所述的装置，其中，所述第一逻辑门是NOR门或NAND门的其中之一。
11.根据权利要求8所述的装置，其中，所述第三逻辑门是以下的其中之一：
NOR逻辑门并且具有所述恒定电压的所述信号为接地信号；或者
NAND逻辑门并且具有所述恒定电压的所述信号为电源信号。
12.根据权利要求8所述的装置，还包括：
能够被所述时钟信号的反相信号控制的第二选择单元；以及
耦合到所述第二选择单元的第二逻辑单元，所述第二逻辑单元用以产生所述正交时钟的第二相位，所述第二逻辑门用以接收具有恒定电压电平的信号。
13.根据权利要求12所述的装置，其中，所述第二选择单元用以接收所述正交时钟的所述第一相位。
14.根据权利要求12所述的装置，其中，所述第三选择单元用以接收所述正交时钟的所述第二相位。
15.根据权利要求12所述的装置，其中，所述第三逻辑门是以下的其中之一：
NOR逻辑门并且具有所述恒定电压的所述信号为接地信号；或者
NAND逻辑门并且具有所述恒定电压的所述信号为电源信号。
16.根据权利要求12所述的装置，还包括：
能够被所述时钟信号的所述反相信号控制的第四选择单元；以及
耦合到所述第四选择单元的第四逻辑单元，所述第四逻辑单元用以产生所述正交时钟的第四相位，所述第四逻辑门用以接收具有恒定电压电平的信号。
17.根据权利要求16所述的装置，其中，所述第四选择单元用以接收所述正交时钟的所述第三相位。
18.根据权利要求16所述的装置，其中，所述第一选择单元用以接收所述正交时钟的所述第四相位。
19.根据权利要求16所述的装置，其中，所述第二选择单元用以接收所述正交时钟的所述第四相位。
20.根据权利要求16所述的装置，其中，所述第四选择单元用以接收所述正交时钟的所述第二相位。
21.根据权利要求16所述的装置，其中，所述第四逻辑门是以下的其中之一：
NOR逻辑门并且具有所述恒定电压的所述信号为接地信号；或者
NAND逻辑门并且具有所述恒定电压的所述信号为电源信号。
22.一种系统，包括：
存储器；
耦合到所述存储器的处理器，所述处理器具有根据装置权利要求1至7中的任一项所述的装置；以及
无线接口，其用于允许所述处理器与另一设备通信。
23.一种系统，包括：
存储器；
耦合到所述存储器的处理器，所述处理器具有根据装置权利要求8至21中的任一项所述的装置，以及
无线接口，其用于允许所述处理器与另一设备通信。
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