CN203745938U - 稳压器及包括稳压器的系统 - Google Patents

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Abstract

本实用新型公开了一种稳压器及包括稳压器的系统，其包括：产生第一时钟信号的第一振荡器；产生第二时钟信号的第二振荡器；检测第一和第二时钟信号之间的相位差并产生相位差的相位频率检测器；以及耦合到负载的、根据相位差产生用于负载的电源的输出级。从而使电力传送和电压调节变得容易。

Description

稳压器及包括稳压器的系统
技术领域
本实用新型涉及稳压器及包括稳压器的系统。 
背景技术
细粒度电压域已成为处理器中的标准。术语“电压域”在本文指处理器或集成电路（IC）的在特定的电压电源上操作的部分。例如，处理器的部分在较高的电源例如输入-输出（I/O）收发机上操作，而处理器的其它部分（例如执行单元）可在较低的电源下操作。在本例中，I/O收发机是第一电压域的部分，而执行单元可以是另一电压域的部分。电压域可具有在电压供电电平之间的轻微差异。例如，第一电压域可能需要1.2V，而第二电压域可能需要0.8V电源。这样的细粒度电压域使电力传送和电压调节成为挑战性的任务。 
实用新型内容
根据本实用新型的第一方面，一种稳压器包括：第一振荡器，其用以产生第一时钟信号；第二振荡器，其用以产生第二时钟信号；相位频率检测器，其用以检测所述第一时钟信号和所述第二时钟信号之间的相位差并产生相位差；以及耦合到负载的输出级，其用以根据所述相位差产生用于所述负载的电源。 
根据本实用新型的第二方面，一种稳压器包括：第一振荡器，其用以产生第一时钟信号；第二振荡器，其用以产生第二时钟信号；以及N位约翰逊计数器，其用以产生所述第一时钟信号和所述第二时钟信号的数量为N的相位，所述数量为N的相位用以直接或间接调节用于一个或多个负载的电源，其中N是整数。 
根据本实用新型的第三方面，一种包括稳压器的系统包括：存储器；处理器，其耦合到所述存储器，所述处理器包括多个处理核心，每个处理 核心具有一个或多个低压差稳压器，其中所述一个或多个低压差稳压器是根据本实用新型第一方面的稳压器；以及无线接口，其用于允许所述处理器与其它设备通信。 
根据本实用新型的第四方面，一种稳压器包括：相位检测器，其用以检测在从相应的第一振荡器和第二振荡器产生的第一时钟信号和第二时钟信号之间的相位差；以及耦合到负载的输出级，其用以根据所述相位差产生用于所述负载的电源。 
根据本实用新型的第五方面，一种包括稳压器的系统包括：存储器；处理器，其耦合到所述存储器，所述处理器包括多个处理核心，每个处理核心具有一个或多个低压差稳压器，其中所述一个或多个低压差稳压器是根据本实用新型第二方面的稳压器；以及无线接口，其用于允许所述处理器与其它设备通信。 
根据本实用新型的第六方面，一种包括稳压器的系统包括：存储器；处理器，其耦合到所述存储器，所述处理器包括多个处理核心，每个处理核心具有一个或多个低压差稳压器，其中所述一个或多个低压差稳压器是根据本实用新型第四方面的稳压器；以及无线接口，其用于允许所述处理器与其它设备通信。 
附图说明
从下面给出的具体实施方式中和从本公开内容的各种实施例的附图中将更充分理解本公开内容的实施例，然而，这不应被认为将本公开内容限制到特定的实施例，而仅仅是为了解释和理解。 
图1A是模拟低压差（LDO）稳压器。 
图1B是数字LDO稳压器。 
图2A是根据本公开内容的一个实施例的数字锁相LDO稳压器。 
图2B是根据本公开内容的一个实施例的数字锁相LDO稳压器的时序图。 
图2C是根据本公开内容的一个实施例的数字锁相LDO稳压器的小信号拉普拉斯模型。 
图3是根据本公开内容的一个实施例的用于多相电压调节的多个数字 锁相LDO稳压器。 
图4A-B示出根据本公开内容的一个实施例的用作数字锁相LDO稳压器中的相位检测器的约翰逊计数器环。 
图5是根据本公开内容的一个实施例的基于约翰逊计数器的数字锁相LDO稳压器的高级结构。 
图6是根据本公开内容的一个实施例的基于多级约翰逊计数器的数字锁相LDO稳压器的约翰逊计数器级。 
图7是根据本公开内容的一个实施例的在基于多级约翰逊计数器的数字锁相LDO稳压器中使用的电平移位器。 
图8A是根据本公开内容的一个实施例的包括在振荡器时钟的两个边沿上操作的八个约翰逊计数器级的LDO的部分。 
图8B是根据本公开内容的一个实施例的减小数字锁相LDO稳压器的动态功耗的约翰逊计数器的时钟门控（clock gating）机构。 
图9A-C示出根据本公开内容的一个实施例的数字锁相LDO稳压器的瞬时操作。 
图10A-B是根据本公开内容的一个实施例的数字锁相LDO稳压器的电流饥饿型振荡器。 
图11是根据本公开内容的一个实施例的具有多个处理核心和多个数字锁相LDO稳压器的处理器。 
图12是根据本公开内容的一个实施例的包括具有数字锁相LDO稳压器的处理器的智能设备的系统级图。 
具体实施方式
低压差（LDO）稳压器是可用于对电源进行高速调节的稳压器（VR）。图1A是常规模拟LDO稳压器100。模拟LDO100包括驱动晶体管M1的栅极端子的放大器（Amp），晶体管M1接收输入电源Vin并向负载提供经调节的电压Vs。输出电源Vs或其分压形式Vs2通过放大器与基准电压Vref相比较。这个负反馈设置M1的栅极端子的电压，使得Vs2实质上等于Vref。 
当负载电流改变（例如，因为对电流的要求由于负载而增加）而这又使电压Vs降低其以前的值时，LDO调节被显现。Vs的较低电平使放大器 更难使M1导通以将Vs2的电平升高到实质上等于Vref，且因此调节Vs。反馈回路抑制错误电压。模拟LDO稳压器100可提供高带宽、快速的响应时间、高电源抑制比（PSSR）和在Vs上的小纹波，但这样的模拟LDO稳压器与数字设计流不兼容，因为当电压和工艺技术随着时间的过去而按比例调整时模拟部件（例如，放大器）不按比例调整尺寸和操作电压。 
图1B是数字LDO稳压器110，其用M位模数转换器（ADC）、N位计数器或移位器和数量为“M”的数字控制晶体管代替图1A的模拟放大器以向负载提供电源，其中“M”和“N”是整数。虽然数字LDO稳压器110与数字设计流程兼容，因为它可随着电压和工艺技术按比例调节，但是它存在其它问题。 
例如，数字LDO稳压器110具有比图1A的模拟LDO稳压器100低的带宽。这意味着当节点Vs上的电压由于改变负载条件（例如，负载可能需要比以前更多的电流或比以前更少的电流）而过冲或下冲时，包括M位ADC和N位计数器的数字LDO稳压器110的长回路比具有更快的反馈回路的图1A的模拟LDO稳压器100花费更多的时间来对Vs过冲或下冲做出响应。数字LDO稳压器110的M位ADC还执行小信号感测以使用多个基准电压来感测反馈电压Vs，所以M位ADC易于偏移和失配。数字LDO稳压器110的数模转换器（DAC）也在输出节点Vs处遭受至少一个最低有效位（LSB）误差，输出节点Vs将误差添加到LDO稳压器的调节特性中。 
实施例描述了提供模拟LDO和数字LDO的益处而没有其相应的缺点的数字锁相LDO稳压器。例如，数字锁相LDO稳压器提供任意小的相位分辨率和在基准电压Vref周围的小纹波或没有纹波，实现比数字LDO110更快的响应时间，因为它使用更快的反馈回路，并且是稳定的，因它在原点处（即，在s=0处）提供主导极点。在一个实施例中，数字锁相LDO稳压器基于可对宽范围的负载电流调节供电电压的第二阶锁相回路。根据本文讨论的各种实施例，其它技术效果将是明显的。 
在下面的描述中，讨论了很多细节以提供对本公开内容的实施例的更透彻的解释。然而对本领域技术人员而言将显而易见的是，本公开内容的实施例可在没有这些特定的细节的情况下被实施。在其它实例中，以方框图形式而不是详细地示出公知的结构和设备，以便避免使本公开内容的实 施例难以理解。 
注意，在实施例的相应附图中，以线来表示信号。一些线可以更粗，用以指示更多的组成信号路径，和/或在一端或多端具有箭头，用以指示主要信息流方向。这种指示并非旨在是限制性的。相反，结合一个或多个示例性实施例来使用这些线，以便更易于理解电路或逻辑单元。按照设计需要或偏好所规定的，任何所表示的信号实际上可以包括一个或多个信号，其可以在两方向中的任意一方向上传播，并可以以任何适合类型的信号方案来实现。 
在说明书全文和权利要求书中，术语“连接的”表示在相连的事物之间的直接电气连接，而没有任何中间设备。词语“耦接的”表示在相连的事物之间的直接电气连接，或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示一个或多个无源和/或有源部件，布置它们以使其相互协作，以提供预期的功能。术语“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一”和“所述”的含义包括复数的引用。“在……中”的含义包括“在……中”和“在……上”。词语“基本上”“接近”、“大约”在此指代在目标值的+/-20%内。 
如本文所用的，除非另有指明，使用序数词“第一”、“第二”、和“第三”等来描述共同对象仅仅表明指代相似对象的不同实例，而并非旨在暗示如此描述的对象必须在时间上、空间上、排序上或以任何其它方式处于给定的顺序。 
为了本文所述的实施例的目的，晶体管是金属氧化物半导体（MOS）晶体管，其包括漏极、源极、栅极和体端子。源极和漏极端子可以是相同的端子，在本文中可以互换地使用。本领域技术人员会理解，在不脱离本公开内容的范围的情况下，也可以使用其它晶体管，例如双极结晶体管－BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”在此指示n型晶体管（例如，NMOS、NPN BJT等），术语“MP”指示p型晶体管（例如，PMOS、PNP BJT等）。 
图2是根据本公开内容的一个实施例的数字锁相LDO稳压器200。在一个实施例中，数字锁相LDO稳压器200包括第一振荡器201、第二振荡器202、相位检测器203和输出级MP1。在一个实施例中，第一振荡器201 接收第一基准电压Vref并产生第一时钟信号205Φ1（RCLK）。在一个实施例中，第一基准电压Vref由基准发生器（未示出）产生。在一个实施例中，基准发生器是片上基准发生器。在另一实施例中，基准发生器存在于管芯外部，并经由管脚而由管芯接纳，且然后按规定路线连到第一振荡器201。在一个实施例中，基准发生器包括带隙基准发生器。在其它实施例中，可使用其它形式的基准发生器，例如电阻器分压器网络。 
在一个实施例中，第二振荡器202接收指示到负载204的电源电压Vs208的控制电压以产生第二时钟信号206Φ1s（SCLK）。在一个实施例中，第二振荡器202接收Vs208以产生第二时钟信号206Φ1s。 
在一个实施例中，第一振荡器201和第二振荡器202是具有实质上相同的符号，即，相同的电压频率增益特性（Kvco/s）的电压控制振荡器（VCO）。在一个实施例中，第一振荡器201和第二振荡器202具有相同的设计。在一个实施例中，第一振荡器201和第二振荡器202具有实质上相同或完全相同的平面布置图。术语“平面布置图”在本文指电路的物理布局，包括晶体管宽度（W）、晶体管长度（L）、过孔、触点的位置。具有相同的平面布置图的电路指具有相同的物理布局、触点和过孔的相同的位置以及相同的晶体管宽度（W）和晶体管长度（L）的电路。在一个实施例中，第一振荡器201和第二振荡器202是分别可由Vref和Vs的数字形式控制的数字控制振荡器（DCO）。 
在一个实施例中，相位频率检测器203接收第一时钟信号205和第二时钟信号206，并检测在第一时钟信号205和第二时钟信号206之间的相位差207ΔΦ。在一个实施例中，相位差207ΔΦ控制输出级MP1的导通/截止时间，并因此调节输出电源Vs208。在一个实施例中，反馈机制（例如，Vs208对第二振荡器202的反馈）使输出级MP1导通/截止，使得Vs208实质上等于Vref。当Vs208实质上等于Vref时，LDO200被认为是相位锁定的。在这样的实施例中，对负载204的特定负载条件（即，电流消耗）调节输出电源Vs208。在一个实施例中，当负载条件改变时，Vs208改变，使回路通过改变输出级的导通/截止的定时来重新调节并达到新的稳定点，其中Vs208变得实质上等于Vref。 
在一个实施例中，相位频率检测器203包括异或（XOR）逻辑门，其 接收RCLK205和SCLK206并产生在RCLK205和SCLK206之间的相位差ΔΦ。在这个实施例中，XOR逻辑门可检测从-π/2到+π/2的相位差。 
在一个实施例中，相位频率检测器203包括两个数据触发器（FF），其在其相应的时钟输入处接收RCLK205和SCLK206。在一个实施例中，这两个数据FF的数据输入被限制到逻辑高。在一个实施例中，这两个数据FF的输出由与非逻辑门比较（或接收），与非逻辑门产生由数据FF的重置输入接收的输出信号。在一个实施例中，数据FF的输出之一指示相位差207ΔΦ。在这个实施例中，相位频率检测器203可检测从-π到π的相位差。在一个实施例中，相位频率检测器203包括稍后参考图4-9讨论的约翰逊计数器。 
回来参考图2A，在一个实施例中，输出级包括p型晶体管MP1，其在其栅极端子处接收指示相位差207ΔΦ的信号。在一个实施例中，MP1的源极/漏极端子耦合到Vin——输入电源，而MP1的漏极/源极端子耦合到负载204并向负载204提供经调节的电压Vs208。负载204以集总电阻负载RL和电容负载CL表示。在一个实施例中，负载204是处理器核心。在一个实施例中，负载204是高速缓存器/存储器。在一个实施例中，负载104是处理器核心的任何逻辑部分。 
图2B是根据本公开内容的一个实施例的数字锁相LDO稳压器200的时序图220。信号RCLK205由第一振荡器201产生，第一振荡器201接收用于控制RCLK205的频率的实质上恒定的Vref。信号SCLK206由第二振荡器202产生，第二振荡器202接收用于控制SCLK206的频率的Vs208。在时序图220中的阴影区示出在RCLK205和SCLK206之间的相位差。相位差207由相位检测器203产生。相位差207用于控制输出级MP1的电流强度。 
图2C是根据本公开内容的一个实施例的数字锁相LDO稳压器200的小信号拉普拉斯模型230。小信号模型230可用于模仿和模拟数字锁相LDO稳压器200。在这个实施例中，小信号模型230是具有由EΦ(s)231建模的两个误差源的第二阶系统。在一个实施例中，误差EΦ(s)231通过加法器232加到相位差207。由于误差EΦ(s)231，输出级233/MP1接着根据相位差207产生Vs208。 
在一个实施例中，第一误差源是在第一振荡器201和第二振荡器202之间的任何失配。术语“失配”在本文指第一振荡器201和第二振荡器202的电特性。例如，这两个振荡器对于相同的控制电压，即，当Vref=Vs时，产生信号205和206的稍微不同的振荡频率。在一个实施例中，第一误差源通过“限幅（chopping）”来校正。 
术语“限幅”指一过程，通过该过程，第一振荡器201和第二振荡器202的系统化偏移通过将Vs208选择性地耦合到第一振荡器201并通过将Vref选择性地耦合到第二振荡器202来校正，使得205代表SCLK，而206代表RCLK。在限幅期间，相位检测器203的输入205和206也被交换。 
在一个实施例中，第二误差源是相位误差以及SCLK205和RCLK206的抖动。术语“抖动”通常指由于随机噪声（例如热噪声、散粒噪声等）在产生SCLK和RCLK的边沿时的不确定性。术语“相位误差”通常指在SCLK或RCLK的任两个周期之间的相位的误差。 
在图2C中，KOP指输出级的增益，KVCO指VCO的增益（到相位的电压），CM_SS指输出PMOS的有效小信号电导，rds指输出PMOS的电阻，rLOAD指电阻，而CLOAD指负载的电容。在一个实施例中，模型230在任何数字工具（例如MATLAB）或任何电路模拟软件（如VHDL（硬件描述语言））中被使用以评估LDO动力学的性能和稳定性。 
图3是根据本公开内容的一个实施例的用于多相电压调节的多个数字锁相LDO稳压器300。在一个实施例中，多相电压调节由向负载204提供Vs的一系列数字锁相LDO稳压器3011-N实现，其中“N”是整数。在一个实施例中，数字锁相LDO稳压器3011-N中的每个从第一振荡器201和第二振荡器202接收不同的相位（Φ1-N），且其中这些不同的相位将3071-N（与在图2A中的207相同）的占空比控制到相应的输出级MP11-N的输入。例如，“N”是32，表明可从RCLK和SCLK产生32个不同的相位（Φ1-32和Φ1-N (s)）的32位约翰逊计数器，其中RCLK和SCLK分别由第一振荡器201和第二振荡器202产生。 
在这个实施例中，数字锁相LDO稳压器3011-N中的每个通过比较每级（3011-N）的输出相位（Φ1-N和Φ1-N (s)）来并行地产生电压Vs。例如，在任一时间，数字锁相LDO稳压器3011-N中的至少一个是活动的，并可对负载 204中的瞬时负载变化作出响应。在一个实施例中，负载电流以时间交错的方式由功率晶体管（输出级）MP11-N提供。在这样的实施例中，功率晶体管MP11首先在相应于相位差ΔΦ的时间间隔内向负载提供电流。接着，功率晶体管MP12导通，并提供负载电流。在一个实施例中，这个过程一直重复到MP132，且该过程再次重复。在一个实施例中，在长时间尺度上，到负载的总电流由每个功率晶体管提供，一次一个。在一个实施例中，在提供电流时，即，当多于一个功率晶体管被同时导通并提供负载电流时，可能存在重叠。 
图4A-B示出根据本公开内容的一个实施例的用作数字锁相LDO稳压器200中的相位检测器203的约翰逊计数器环400和420。在下面的示例性实施例中，考虑32位约翰逊计数器环400和420。然而，少于或多于32位可用于实现约翰逊计数器环400和420。 
图4A示出由第一振荡器201所产生的RCLK205计时的32位约翰逊计数器400。在一个实施例中，约翰逊计数器400包括32个数据触发器（FF）401-432，其中R0-R31是约翰逊计数器400的状态节点。在一个实施例中，最后一个FF432的R31b（R31的反转值（inverse））作为输入反馈回到第一个FF401的数据端子，形成自由运行计数器。在这个实施例中，约翰逊计数器400是32位计数器，所以每个状态节点R0-R31比RCLK205慢32倍，且每个状态节点相对于其相邻相位相移了RCLK205的一个时钟周期。例如，R1比RCLK205慢32倍，且相对于R0相移了RCLK205的一个周期。 
图4B示出由第二振荡器202所产生的SCLK206（图2）计时的32位约翰逊计数器420。在一个实施例中，约翰逊计数器420包括32个数据FF421-452，其中S0-S31是约翰逊计数器420的状态节点。在一个实施例中，最后一个FF452的S31b（S31的反转值）作为输入反馈回到第一个FF421的数据端子，形成自由运行计数器。在这个实施例中，约翰逊计数器420是32位计数器，所以每个状态节点S0-S31比SCLK206慢32倍，且每个状态节点相对于其相邻相位相移了SCLK206的一个时钟周期。例如，S1比SCLK206慢32倍，且相对于S0相移了SCLK206的一个周期。 
在稳定状态中，SCLK和RCLK具有相同的频率，且相应的状态节点 之间的相位差实质上是固定的。例如，在S0和R0之间的相位差实质上是固定的。 
回来参考图3，每个数字锁相LDO稳压器3011-N产生在约翰逊计数器400和420的相应状态节点之间的相位差以产生输出级的控制信号。例如，数字锁相LDO稳压器3011的相位检测器203比较R0（Φ1Ref）和S0（Φ1 (s)）以产生ΔΦ用于控制MP11的栅极。同样，数字锁相LDO稳压器3012的相位检测器203比较R1（Φ2Ref）和S1（Φ2 (s)）以产生ΔΦ用于控制MP12的栅极。在这个实施例中，当负载204的负载条件改变时（例如，当负载204要求比其以前的消耗更多或更少的电流时），至少一个数字锁相LDO稳压器3011-N是活动的，其由于Vs中的变化（由负载条件中的变化引起）而试图调节Vs。 
例如，当负载204要求更多的电流时，Vs从其以前的电平减小，使第二振荡器202相对于其以前的频率减慢。较慢的第二振荡器202将使状态节点S0-S31的相位相对于其以前的相位增加（扩大）。当状态节点S0-S31的相位增加时，在状态节点R0-R31和S0-R31之间的相位差增加，使输出级在较长的时间内导通，直到Vs再次升高并变得实质上等于Vref，得到LDO稳压器的新的稳态条件。 
图5是根据本公开内容的一个实施例的基于约翰逊计数器的数字锁相LDO稳压器500的高级结构。在一个实施例中，基于约翰逊计数器的数字锁相LDO稳压器500包括第一振荡器501（与201相同）、第二振荡器502（与202相同）和具有嵌入式输出级503的“N”位约翰逊计数器。在下面的讨论中，“N”被认为是32。然而，“N”可大于或小于32。 
在一个实施例中，具有嵌入式输出级503的“N”位约翰逊计数器向负载504提供经调节的电源Vs（或VLDO），其被表示为具有电阻RL和电容CL的集总负载。负载504可以是分布式负载。在一个实施例中，当负载504减小时（例如，当负载504比以前消耗更少的电流时），零可经由耦合到负载504的RC网络（Rz和Cz）505而被插入以稳定反馈回路（从Vs到第二振荡器502，和具有嵌入式输出级503的“N”位约翰逊计数器）。 
在一个实施例中，具有嵌入式输出级503的32位约翰逊计数器包括具有八个级（每个是C0-C7、C8-C15、C16-C23和C24-C31）的四个部分503a-d。 在一个实施例中，八个级中的每个级的输出被输入到下一级，而最后一级503d的输出在被输入到第一级503a之前由反相器506和507反转。在这个实施例中，32位约翰逊计数器提供分别由第一振荡器501和第二振荡器502产生的RCLK和SCLK的32个相位。在这个实施例中，状态节点（未示出）被进行异或处理以获得每级的相位差。 
图6是根据本公开内容的一个实施例的基于多级约翰逊计数器的数字锁相LDO稳压器500的嵌入式输出级600（例如图5的503）。在一个实施例中，嵌入式输出级600/503包括溢出保护逻辑单元601和602、数据FF603和604、电平移位器605、606、607和608以及包括晶体管MP1、MP2、MP3和MP4的驱动器级。 
在一个实施例中，嵌入式输出级600/503执行隐式（implicit）异或（XOR）和溢出保护。在一个实施例中，当两个平行路径中的至少一个被激活时，电流从Vin流到Vs。在这样的实施例中，MP3和MP3都导通，或MP1和MP2都导通。当MP3和MP4导通时，它对应于Ri(AND)Si。当MP1和MP2导通时，它对应于\Ri(AND)\Si。相应地，当MP3和MP4都导通或者MP1和MP2都导通时，逻辑XOR操作被执行。 
在一个实施例中，电平移位器605-608允许控制逻辑和包括601-604的FF在较低的电源，即，低于Vin下操作。在一个实施例中，到每个级的数据输入是Si-1和Ri-1，其中“i”是整数。在这个实施例中，数据Si-1和Ri-1在SCLK和RCLK的上升沿处分别由FF603和604锁存以产生Si和Ri。在一个实施例中，通过在RCLK和SCLK的每个级处隐含地对信号Si和Ri进行亦或，通过设备对（MP1/MP2和MP3/MP4）在等于Si和Ri处的信号之间的相位差的一段时间内保持导通。 
在一个实施例中，溢出保护逻辑单元601和602包括当Si≠Ri时传送Ri并且当Si=Ri时传送Si的逻辑。在一个实施例中，通过允许控制信号Si、Ri和它们的补数在输出级处电平移位，到第一振荡器501和第二振荡器502和约翰逊计数器（503的部分）的逻辑电源Vlogic可降低到Vin之下以获得功率效率。 
在一个实施例中，当Si和Ri逻辑上都为零时，它们的反转值逻辑上为一，这使电平移位器605和606的输出逻辑上为零，这又在p型晶体管MP3 和MP4截止时导通p型设备MP1和MP2。在一个实施例中，当Si和Ri逻辑上都为一时，它们的反转值逻辑上为零，这使电平移位器605和606的输出逻辑上为一，这又在p型晶体管MP1和MP2导通时截止p型设备MP1和MP2。 
图7是根据本公开内容的一个实施例的在基于多级约翰逊计数器的数字锁相LDO稳压器500中使用的电平移位器700（例如，图6的605-608）。在一个实施例中，电平移位器700包括n型晶体管MN1、MN2、MN3和MN4以及p型晶体管MP1、MP2、MP3和MP4。 
在一个实施例中，接收输入信号INP和INM的n型晶体管MN1、MN2在低于VHIGH的电源处操作，其中VHIGH与图5中的Vin相同。在这个实施例中，n型晶体管MN3和MN4也接收输入信号INP和INM。晶体管MP1和MN1形成产生OUTM（INP的反转值）的第一反相器，而MP2和MN2形成产生OUTP（INM的反转值）的第二反相器。在一个实施例中，第一反相器的输出作为MP4的输入被接收，MP4具有耦合到VHIGH的源极端子和耦合到MP2的源级端子的漏极端子。在这个实施例中，第二反相器的输出作为MP3的输入被接收，MP3具有耦合到VHIGH的源极端子和耦合到MP1的源极端子的漏极端子。在一个实施例中，第一和第二反相器的输出也分别如图所示的那样耦合到MN3和MN4的源级端子。 
虽然替代的电平移位器结构可在本文讨论的实施例中使用，电平移位器700减小通常在电平移位器中观察到的争用。例如，当INM变高时，MN2和MN4被导通，且MP2被截止。相应地，INP变低，使MN1和MN3截止以及MP1导通。结果，节点OUTP被拉低到GND。当MN4导通且MN1截止时，节点OUTM被拉高到Vlogic。接着，MP3和MP1导通且节点OUTM完全过渡到VHIGH。因此，电平移位器700在两个级中对输出节点充电，引起争用的减少并导致较快的过渡。 
图8A是根据本公开内容的一个实施例的包括在SCLK和RCLK的两个边沿上操作的八个约翰逊计数器（503的部分）级801和802的部分800（例如，图5的503a）。在一个实施例中，LDO500包括在每个部分800（例如，图5的503a）中的两个相同的计数器（或实质上相同的计数器），其中一个计数器在上升沿上被计时，而另一个在RCLK和SCLK的下降沿上被 计时。在该实施例中，第一振荡器501和第二振荡器502以一半频率操作，而不牺牲瞬时响应时间。 
在该实施例中，八个级801的第一部分在RCLK和SCLK的上升沿上操作，而八个级802的第二部分在RCLK和SCLK的下降沿上操作，即，经由反相器803和804的RCLK和SCLK的反转形式。如图5所示，第一部分503a接收R31和S31。在图8A的实施例中，R31和S31的正（上升）沿和负（下降）沿，即，R31p/S31p和R31n/S31n由边沿级的第一部分801和第二部分802接收以产生锁存的输出R7p/S7p和R7n/S7n。 
图8B是根据本公开内容的一个实施例的减小数字锁相LDO稳压器500的动态功率消耗的约翰逊计数器（503的部分）的时钟门控机构820/801。在任一时间，一个数据FF正过渡。因为约翰逊计数器以一次一个时钟边沿的方式传送数据，在一个实施例中，通过对503中的约翰逊计数器的（四个部分中的）每个部分进行时钟门控来实现功率节省。在一个实施例中，时钟门控由如图所示耦合在一起的逻辑门829、830、831和832实现。 
在一个实施例中，对于每个部分，比较输入和输出数据节点。如果输入和输出数据节点的值不相同，则它指示在该部分内部的一个FF正过渡。在这样的实施例中，这个部分的CLK（时钟信号）被提供。在一个实施例中，如果输入和输出节点具有相同的逻辑值，则它意味着在这个部分中没有FF正进行过渡。在这样的实施例中，这整个部分的CLK可被门控以节省FF的不必要的切换（toggling），且这减小了设计的动态功率。因此时钟门控减小了LDO500的动态功率。 
图9A-C是示出根据本公开内容的一个实施例的数字锁相LDO稳压器500的瞬时操作的波形900、920和930。在一个实施例中，在稳态条件（由图9A示出）下，相位差207锁定到恒定的值，使得由图2的上拉设备MP1或图5的MP1/MP2和/或MP3/MP4提供的电流的量在这个时间段中匹配（由负载204/504消耗的）负载电流，并将Vs或VLDO保持在Vref水平。在这样的实施例中，通过对约翰逊计数器的每个级进行相位锁定，实现了调节。 
例如，如果负载瞬变（load transient）使输出电压Vs降低到Vref之下，第二振荡器602通过如图9B所示减慢SCLK来作出响应。S0的虚线部分 示出较慢的SCLK将改变S0的脉冲形状。减慢SCLK使脉冲S0如图9C所示的那样拉伸。 
在一个实施例中，S0的拉伸干扰相位锁定，且在207中在S0和R0之间产生额外的相位差，允许通过设备——图2的MP1或图5的MP1/MP2和/或MP3/MP4——向负载204/504供应较高的电流，直到再次实现重新锁定和调节。如在本文讨论的，在一个实施例中，当LDO500被推动得远远不锁定时，则RCLK和SCLK往往超出彼此限度。在一个实施例中通过图6的冲突检测和超限保护逻辑单元601和602来防止RCLK和SCLK超限。 
图10A是根据本公开内容的一个实施例的数字锁相LDO稳压器500的振荡器1000（例如，图5的501和502）。在该实施例中，VCTL（Vref或Vs）控制振荡器的振荡频率。在一个实施例中，振荡器1000（例如，501和502）包括复用器1002以提供在反相器（由1001指示的反相器）的“N”级和“N+1”级之间的选择。虽然本文的实施例将反相器1001示为振荡器的构件，其它设备（例如，自偏置VCO单元、微分放大器等）可替代地和/或结合1001来使用。在一个实施例中，通过对很多VCO级编程，VCO、KVCO的增益被控制。在KVCO中的变化导致总回路增益的变化。在这样的实施例中，对VCO编程的能力向总回路提供稳定性。 
图10B是根据本公开内容的一个实施例的数字锁相LDO稳压器500的电流饥饿型反相器1020/1001。在一个实施例中，与直接使用VCTL（即，Vref和Vs）作为电源来运行第一和第二振荡器501和502的情况相反，使第一和第二振荡器501和502电流饥饿具有多个优点。例如，（a）Vref和Vs不消耗电流，以及（b）VCO的输出电压电平在对约翰逊计数器计时之前可以不需要电平移位。 
在一个实施例中，电流饥饿型反相器1020/1001包括如图所示的串联耦合在一起的n型晶体管MN1、MN2和p型晶体管MP1和MP2。在一个实施例中，VCTL是引起反相器1020的电流饥饿（current starving）的MN2的输入。通过调节MN2的栅极电压，电流饥饿型反相器1020/1001的传送延迟改变，所以振荡器1000的振荡频率改变。 
图11是根据本公开内容的一个实施例的具有多个处理核心1101、1102、1103和1104和多个数字锁相LDO稳压器的处理器1100。在一个实 施例中，每个处理核心（例如，1101）具有如在图11的右部分中所示的其自己的数字锁相LDO稳压器（例如，1005）。在其它实施例中，单个VR可向多个处理核心提供经调节的电源。在一个实施例中，多个VR可用于向单个处理核心提供电源。 
图12是根据本公开内容的一个实施例的包括具有数字锁相LDO稳压器200/500的处理器的智能设备1600的系统级图。图12还示出移动设备的实施例的方框图，其中平表面界面连接器可被使用。在一个实施例中，计算设备1600表示移动计算设备，例如计算平板电脑、移动电话或智能电话、启用无线的电子阅读器或其它无线移动设备。将理解，某些部件通常被示出，且不是这样的设备的所有部件都在设备1600中示出。 
在一个实施例中，计算设备1600包括根据本文所讨论的实施例的具有数字锁相LDO200/500的第一处理器1610和具有数字锁相LDO200/500的第二处理器1690。本文讨论的LDO可结合任何其它VR，即，任何其它类型的线性或开关稳压器来使用。本公开内容的各种实施例也可包括1670内的网络接口，例如无线接口，使得系统实施例可合并到无线设备（例如蜂窝电话或个人数字助理）中。 
在一个实施例中，处理器1610可包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其它处理装置。由处理器1610执行的处理操作包括操作平台或操作系统的执行，应用和/或设备功能在操作平台或操作系统上执行。处理操作包括关于与个人用户或与其它设备的I/O（输入/输出）的操作、与功率管理有关的操作和/或与将计算设备1600连接到另一设备有关的操作。处理操作也可包括与音频I/O和/或显示器I/O有关的操作。 
在一个实施例中，计算设备1600包括音频子系统1620，其代表与向计算设备提供音频功能相关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动器、编码译码器）部件。音频功能可包括扬声器和/或耳机输出以及麦克风输入。用于这样的功能的设备可集成到设备1600中，或连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令来与计算设备1600交互作用。 
显示子系统1630代表为用户提供视觉和/或触摸显示以与计算设备交 互作用的硬件（例如，显示设备）和软件（例如，驱动器）部件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的特定的屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离以执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统1630包括向用户提供输出和输入的触摸屏（或触摸板）设备。 
I/O控制器1640代表关于与用户的交互作用的硬件设备和软件部件。I/O控制器1640可操作用以管理硬件，所述硬件为音频子系统1620和/或显示子系统1630的部分。此外，I/O控制器1640示出连接到设备1600的额外设备的连接点，用户可通过设备1600与系统交互作用。例如，可连接到计算设备1600的设备可包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或小键盘设备、或用在特定应用（例如读卡器或其它设备）上的其它I/O设备。 
如上所述，I/O控制器1640可与音频子系统1620和/或显示子系统1630交互作用。例如，通过麦克风或其它音频设备的输入可为计算设备1600的一个或多个应用或功能提供输入或命令。此外，替代地或除了显示输出以外，可以提供音频输出。在另一例子中，如果显示子系统包括触摸屏，显示设备也充当输入设备，其可以至少部分地由I/O控制器1640管理。在计算设备1600上也可能有额外的按钮或开关来提供由I/O控制器1640管理的I/O功能。 
在一个实施例中，I/O控制器1640管理设备，例如加速计、摄像机、光传感器或其它环境传感器或可被包括在计算设备1600中的其它硬件。输入可以是直接用户交互作用的部分以及向系统提供环境输入以影响它的操作（例如对噪声的过滤，调节亮度检测的显示，应用照相机的闪光灯或其它特征）。 
在一个实施例中，计算设备1600包括功率管理装置1650，其管理电池电力使用，电池的充电和与省电操作有关的特征。存储器子系统1660包括存储器设备，用于存储设备1600中的信息。存储器可以包括非易失性（在中断给存储器设备供电的情况下状态也不改变）和/或易失性（在中断给存储器设备供电的情况下状态不确定）存储器设备。存储器1660可以存储应用数据、用户数据、音乐、相片、文档或其它数据，以及与计算设备1600 的应用和功能的执行有关的系统数据（长期的或临时的）。 
还作为用于存储计算机可执行指令（例如，实现本文所述的任何其它处理的指令）的机器可读介质（例如，存储器1660）来提供实施例的要素。机器可读介质（例如，存储器1660）可以包括但不限于，闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡，或者适合于存储电子或计算机可执行指令的其它类型的机器可读介质。例如，可以作为计算机程序（例如，BIOS）下载本公开内容的实施例，所述计算机程序可以经由通信链路（例如调制解调器或网络连接）而通过数据信号的方式从远程计算机（例如服务器）传送到请求的计算机（例如，客户机）。 
连接1670包括硬件设备（例如，无线和/或有线连接器和通信硬件）和软件部件（例如，驱动器/协议堆栈），以使得计算设备1600能够与外部设备通信。设备1600可以是分离设备，例如其它计算设备，无线接入点或基站，以及外围设备，例如耳机、打印机或其它设备。 
连接1670可以包括多个不同类型的连接。概括地说，以蜂窝连接1672和无线连接1674示出计算设备1600。蜂窝连接1672通常指代由无线载波提供的蜂窝网络连接，例如经由GSM（全球移动通信系统）或变体或派生物，CDMA（码分多址）或变体或派生物，TDM（时分复用）或变体或派生物，或者其它蜂窝服务标准提供的蜂窝网络连接。无线连接1674指代不是蜂窝的无线连接，可以包括个域网（例如蓝牙、近场等）、局域网（例如WiFi），和/或广域网（例如WiMax），或其它无线通信。 
外设连接1680包括硬件接口和连接器，以及软件部件（例如，驱动器、协议堆栈），用以实现外设连接。会理解，计算设备1600可以是其它计算设备的外围设备（“至”1682），并具有连接到它的外围设备（“自”1684）。计算设备1600通常具有“对接（docking）”连接器，用以连接到其它计算设备，用于诸如管理（例如，下载或/或上载、改变、同步）设备1600上的内容的目的。另外，对接连接器可以允许设备1600连接到特定外围设备，其允许计算设备1600控制例如到视听或其它系统的内容输出。 
除了专用对接连接器或其它专用连接硬件以外，计算设备1600可以经由公共或基于标准的连接器实现外设连接1680。公共类型可以包括通用串行总线（USB）连接器（其可以包括任意数量的不同硬件接口）、包括 MiniDisplayport（MDP）的DisplayPort、高清晰度多媒体接口（HDMI）、Firewire或其它类型。 
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其它实施例”的提及表示结合实施例说明的具体特征、结构或特性包括在至少一些实施例中，但未必在全部实施例中。“实施例”、“一个实施例”或“一些实施例”的多处出现不一定全都指代相同的实施例。如果说明书表述“可以”或“可能”包括部件、特征、结构或特性，则并非必须包括该具体部件、特征、结构或特性。如果说明书或权利要求提及“一”元件，则并非表示仅存在一个元件。如果说明书或权利要求提及“一另外的”元件，则并非排除有多于一个的另外的元件的情况。 
而且，在一个或多个实施例中可以以任何适合的方式组合具体特征、结构、功能或特性。例如，第一实施例都可以与第二实施例结合，只要与两个实施例相关的具体特征、结构、功能或特性不是相互排斥的。 
尽管已结合其特定实施例说明了本公开内容，但按照前述的说明，这些实施例的许多替换、修改和变化对于本领域普通技术人员来说将是显而易见的。本公开内容的实施例旨在包含所有属于所附权利要求的宽泛范围中此类替换、修改和变化。 
另外，为了说明或论述的简单，以便不使本公开内容模糊不清，在呈现的附图中可以示出或不示出到集成电路（IC）芯片和其它部件的公知的电力/接地连接。此外，可以以方框图形式示出布置，以便避免使本公开内容模糊不清，并且考虑到相对于这种方框图布置的实现方式的具体细节与其中要实现本公开内容的平台极为相关的事实，即这种具体细节应完全在本领域技术人员的视野中。在阐述了具体细节（例如电路）以便说明本公开内容的示例性实施例的情况下，可以无需这些具体细节或借助其变化来实践本公开内容对于本领域技术人员来说应是显而易见的。从而应将说明认为是示例性而非限制性的。 
以下实例涉及进一步的实施例。一个或多个实施例中无论何处都可以使用实例中的具体细节。也可以相对于方法或过程来实现本文所述的装置的所有可任选的特征。 
例如，在一个实施例中，装置包括：产生第一时钟信号的第一振荡器； 产生第二时钟信号的第二振荡器；检测第一和第二时钟信号之间的相位差并产生相位差的相位频率检测器；以及耦合到负载的、根据相位差产生用于负载的电源的输出级。在一个实施例中，输出级包括p型晶体管，其具有耦合到输入电源的第一端子和向负载提供电源的第二端子以及接收相位差的第三端子。在一个实施例中，第一振荡器能够由基准发生器所产生的第一基准来控制。在一个实施例中，第二振荡器能够由第二基准来控制，第二基准对应于由输出级产生的用于负载电源。在一个实施例中，第一和第二振荡器包括相同数量的延迟级。在一个实施例中，第一和第二振荡器是电压控制振荡器。在一个实施例中，相位频率检测器包括约翰逊计数器。在一个实施例中，负载是处理器的一部分。 
在另一实例中，装置包括：产生第一时钟信号的第一振荡器；产生第二时钟信号的第二振荡器；以及产生第一和第二时钟信号的数量为N的相位的N位约翰逊计数器，数量为N的相位直接或间接调节用于一个或多个负载的电源，其中N是整数。在一个实施例中，“N”个输出驱动器嵌入N位约翰逊计数器中。在一个实施例中，“N”个输出驱动器中的每个可操作用以利用输入电源产生用于一个或多个负载的输出电源。在一个实施例中，“N”个输出驱动器产生用于具有输出电源的公共节点的N个基准电压，输出电源用于控制第二振荡器。在一个实施例中，第一振荡器能够由第一基准来控制，其中第二振荡器能够由第二基准来控制，且其中第一和第二基准利用不同的源产生。在一个实施例中，第一基准由基准发生器产生，且其中第二基准根据第一和第二时钟信号之间的相位差产生。在一个实施例中，第一和第二振荡器包括具有电流饥饿型反相器的延迟级。在一个实施例中，第一和第二振荡器是相同的。 
在另一实施例中，装置包括：检测在从相应的第一和第二振荡器产生的第一和第二时钟信号之间的相位差并产生相位差的相位检测器；以及耦合到负载的、根据相位差产生用于负载的电源的输出级。在一个实施例中，相位检测器可操作用以产生脉冲调制信号以代表相位差。 
在一个实施例中，第一和第二振荡器具有相同的平面布置图。在一个实施例中，第一和第二振荡器是电压控制振荡器，每个振荡器包括：第一串延迟级；第二串延迟级；以及可操作用以根据选择信号而选择第一或第 二串延迟级之一的复用器，其中复用器以及第一和第二串延迟级耦合在一起以形成回路。 
在一个实施例中，第一和第二串延迟级中的每个延迟级包括：耦合到供电节点的第一p型晶体管；以及与第一p型晶体管串联耦合的第二p型晶体管，第一和第二p型晶体管接收输入信号。在一个实施例中，第一和第二串延迟级中的每个延迟级还包括：与第一p型晶体管串联耦合的第一n型晶体管，第一n型晶体管在其栅极端子处接收输入信号。在一个实施例中，第一和第二串延迟级中的每个延迟级还包括：与第一n型晶体管串联耦合的第二n型晶体管，第二n型晶体管接收控制信号以调节通过延迟级的电流。在一个实施例中，第一和第二串延迟级中的每个延迟级包括电流饥饿型反相器。 
在另一例子中，装置包括将耦合到负载的、根据从相应的第一和第二振荡器产生的第一和第二时钟信号之间的相位差来产生用于负载的电源的输出级。在一个实施例中，输出级包括：电压电平移位器；以及耦合到电压电平移位器的p型晶体管。在一个实施例中，输出级还包括：当第一和第二时钟信号超过彼此限度时保护装置的溢出保护逻辑。 
在另一例子中，装置包括：将耦合到负载的、根据从相应的第一和第二振荡器产生的第一和第二时钟信号之间的相位差来产生用于负载的电源的输出级，其中输出级包括：电压电平移位器；以及耦合到电压电平移位器的p型晶体管。在一个实施例中，电压电平移位器是微分电压电平移位器。在一个实施例中，电压电平移位器将在第一电源上操作的输入信号电平移位到在第二电源上操作的输出电压，其中第二电源高于第一电源。 
在另一例子中，系统包括：存储器；以及耦合到存储器的处理器，处理器包括多个处理核心，每个处理核心根据本文讨论的装置具有一个或多个低压差稳压器（LDO）。在一个实施例中，系统还包括用于允许处理器与其它设备通信的无线接口。在一个实施例中，系统还包括显示器。在一个实施例中，输出级包括晶体管，其具有耦合到输入电源的第一端子和向负载提供电源的第二端子以及接收相位差的第三端子。 
提供了摘要，其允许读者确定本技术公开内容的本质和要点。依据其不会用于限制权利要求的范围或含义这一理解而提交了摘要。以下的权利 要求由此包含在具体实施方式部分中，每一个权利要求都作为单独的实施例而独立存在。 

Claims (27)

1.一种稳压器，包括： 
第一振荡器，其用以产生第一时钟信号； 
第二振荡器，其用以产生第二时钟信号； 
相位频率检测器，其用以检测所述第一时钟信号和所述第二时钟信号之间的相位差并产生相位差；以及 
耦合到负载的输出级，其用以根据所述相位差产生用于所述负载的电源。 
2.如权利要求1所述的稳压器，其中所述输出级包括p型晶体管，所述p型晶体管具有耦合到输入电源的第一端子和向所述负载提供所述电源的第二端子以及接收所述相位差的第三端子。 
3.如权利要求1所述的稳压器，其中所述第一振荡器能够由基准发生器所产生的第一基准控制。 
4.如权利要求1所述的稳压器，其中所述第二振荡器能够由第二基准控制，所述第二基准对应于由所述输出级产生的用于所述负载的所述电源。 
5.如权利要求1所述的稳压器，其中所述第一振荡器和所述第二振荡器包括相同数量的延迟级。 
6.如权利要求1所述的稳压器，其中所述第一振荡器和所述第二振荡器是电压控制振荡器。 
7.如权利要求1所述的稳压器，其中所述相位频率检测器包括约翰逊计数器。 
8.如权利要求1所述的稳压器，其中所述负载是处理器的一部分。 
9.一种稳压器，包括： 
第一振荡器，其用以产生第一时钟信号； 
第二振荡器，其用以产生第二时钟信号；以及 
N位约翰逊计数器，其用以产生所述第一时钟信号和所述第二时钟信号的数量为N的相位，所述数量为N的相位用以直接或间接调节用于一个或多个负载的电源，其中N是整数。 
10.如权利要求9所述的稳压器，还包括嵌入在所述N位约翰逊计数器中的“N”个输出驱动器。 
11.如权利要求10所述的稳压器，其中所述“N”个输出驱动器中的每一个可操作用以利用输入电源产生用于所述一个或多个负载的输出电源。 
12.如权利要求10所述的稳压器，其中所述“N”个输出驱动器产生用于具有所述输出电源的公共节点的N个基准电压，所述输出电源用于控制所述第二振荡器。 
13.如权利要求9所述的稳压器，其中所述第一振荡器能够由第一基准控制，其中所述第二振荡器能够由第二基准控制，且其中所述第一基准和所述第二基准是利用不同的源产生的。 
14.如权利要求13所述的稳压器，其中所述第一基准由基准发生器产生，且其中所述第二基准根据所述第一时钟和第二时钟信号之间的相位差产生。 
15.如权利要求9所述的稳压器，其中所述第一振荡器和所述第二振荡器包括具有电流饥饿型反相器的延迟级。 
16.如权利要求9所述的稳压器，其中所述第一振荡器和所述第二振荡器是相同的。 
17.一种包括稳压器的系统，所述系统包括： 
存储器； 
处理器，其耦合到所述存储器，所述处理器包括多个处理核心，每个处理核心具有一个或多个低压差稳压器，其中所述一个或多个低压差稳压器是根据权利要求1-8中的任一项所述的稳压器；以及 
无线接口，其用于允许所述处理器与其它设备通信。 
18.如权利要求17所述的系统，还包括显示器。 
19.一种稳压器，包括： 
相位检测器，其用以检测在从相应的第一振荡器和第二振荡器产生的第一时钟信号和第二时钟信号之间的相位差；以及 
耦合到负载的输出级，其用以根据所述相位差产生用于所述负载的电源。 
20.如权利要求19所述的稳压器，其中所述相位检测器用以产生脉冲调制信号以代表所述相位差。 
21.如权利要求19所述的稳压器，其中所述第一振荡器和所述第二振荡器具有相同的平面布置图。 
22.如权利要求19所述的稳压器，其中所述第一振荡器和所述第二振荡器是电压控制振荡器，每个振荡器包括： 
第一串延迟级； 
第二串延迟级；以及 
复用器，其可操作用以根据选择信号来选择所述第一串延迟级或所述第二串延迟级之一，其中所述复用器以及所述第一串延迟级和所述第二串 延迟级耦合在一起以形成回路。 
23.如权利要求22所述的稳压器，其中所述第一串延迟级和所述第二串延迟级中的每个延迟级包括电流饥饿型反相器。 
24.一种包括稳压器的系统，所述系统包括： 
存储器； 
处理器，其耦合到所述存储器，所述处理器包括多个处理核心，每个处理核心具有一个或多个稳压器，其中所述一个或多个稳压器是根据权利要求9-16中的任一项所述的稳压器；以及 
无线接口，其用于允许所述处理器与其它设备通信。 
25.如权利要求24所述的系统，还包括显示器。 
26.一种包括稳压器的系统，所述系统包括： 
存储器； 
处理器，其耦合到所述存储器，所述处理器包括多个处理核心，每个处理核心具有一个或多个稳压器，其中所述一个或多个稳压器是根据权利要求19-23中的任一项所述的稳压器；以及 
无线接口，其用于允许所述处理器与其它设备通信。 
27.如权利要求26所述的系统，还包括显示器。 
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110071633A (zh) * 2019-04-12 2019-07-30 华中科技大学 一种基于数字线性稳压器的多通道电压输出电路及方法
CN115202426A (zh) * 2022-09-16 2022-10-18 中国电子科技集团公司第十四研究所 一种数字ldo电路

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9870012B2 (en) 2012-09-25 2018-01-16 Intel Corporation Digitally phase locked low dropout regulator apparatus and system using ring oscillators
CN105378587B (zh) * 2013-06-04 2019-12-17 Trw汽车美国有限责任公司 优化的电源架构
US10095253B2 (en) * 2015-03-31 2018-10-09 PeerNova, Inc. Ladder circuitry for multiple load regulation
WO2016202223A1 (en) 2015-06-16 2016-12-22 The Hong Kong University Of Science And Technology Three-dimensional power stage and adaptive pipeline control
US9712141B2 (en) * 2015-12-03 2017-07-18 Apple Inc. Modulation of power supply voltage for varying propagation delay
CN105929888B (zh) * 2016-05-19 2017-04-12 电子科技大学 一种低压差线性稳压器
US10474174B2 (en) * 2017-04-04 2019-11-12 Intel Corporation Programmable supply generator
CN106933289B (zh) * 2017-04-28 2018-09-11 京东方科技集团股份有限公司 一种数字低压差稳压器及其控制方法
WO2019118745A2 (en) * 2017-12-13 2019-06-20 Georgia Tech Research Corporation Digital low dropout regulator
KR102028655B1 (ko) * 2018-04-02 2019-10-04 고려대학교 산학협력단 대기전류를 절감하는 디지털 ldo 레귤레이터
US11880215B2 (en) * 2019-03-29 2024-01-23 Agency For Science, Technology And Research Digital comparator for a low dropout (LDO) regulator
US11435767B2 (en) * 2019-06-19 2022-09-06 Vidatronic, Inc. Voltage regulator and bandgap voltage reference with novel start-up circuit and seamless voltage reference switch over for PSR enhancement
RU194411U1 (ru) * 2019-08-06 2019-12-10 федеральное государственное автономное образовательное учреждение высшего образования "Южный федеральный университет" (Южный федеральный университет) Цифровой стабилизатор напряжения с фазочастотным управлением
US11025234B1 (en) 2020-02-24 2021-06-01 International Business Machines Corporation Process and temperature compensated ring oscillator
US11689101B2 (en) 2020-11-12 2023-06-27 Psemi Corporation Mixed-mode power converter control
US11249530B1 (en) * 2020-11-25 2022-02-15 Qualcomm Incorporated Adaptive voltage controller
US11594965B2 (en) * 2020-12-14 2023-02-28 Psemi Corporation Power converter counter circuit with under-regulation detector

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012921B1 (ko) * 1993-10-06 1996-09-25 현대전자산업 주식회사 위상 록 루프 회로
US6177787B1 (en) * 1998-09-11 2001-01-23 Linear Technology Corporation Circuits and methods for controlling timing and slope compensation in switching regulators
US20020084816A1 (en) * 2000-12-29 2002-07-04 Harris William A. Precision phase generator
US6809567B1 (en) * 2001-04-09 2004-10-26 Silicon Image System and method for multiple-phase clock generation
US6504438B1 (en) 2001-09-17 2003-01-07 Rambus, Inc. Dual loop phase lock loops using dual voltage supply regulators
JP3828793B2 (ja) * 2001-12-04 2006-10-04 Ｎｅｃエレクトロニクス株式会社 直交ミキサ回路
CN1314205C (zh) * 2002-06-03 2007-05-02 松下电器产业株式会社 半导体集成电路
US6977558B2 (en) 2003-08-28 2005-12-20 International Busines Machines Corporation Self-adaptive voltage regulator for a phase-locked loop
US7890735B2 (en) 2004-08-30 2011-02-15 Texas Instruments Incorporated Multi-threading processors, integrated circuit devices, systems, and processes of operation and manufacture
JP4546295B2 (ja) * 2005-03-16 2010-09-15 富士通セミコンダクター株式会社 受信装置
US7276885B1 (en) * 2005-05-09 2007-10-02 National Semiconductor Corporation Apparatus and method for power sequencing for a power management unit
JP3701668B1 (ja) * 2005-05-27 2005-10-05 株式会社フュートレック アナログデジタルコンバータ
US7693247B2 (en) * 2005-09-26 2010-04-06 Infineon Technologies Ag Phase locked loop having reduced inherent noise
EP1811664A3 (en) * 2005-12-30 2010-01-27 STMicroelectronics Pvt. Ltd. System and method for multiple-phase clock generation
JP2007235739A (ja) * 2006-03-02 2007-09-13 Sony Corp ダイナミック型フリップフロップ回路
ITRM20060665A1 (it) * 2006-12-11 2008-06-12 Univ Roma Dispositivo a due oscillatori differenziali accoppiati ed in quadratura di fase con alimentazione impulsata.
US7714635B2 (en) * 2007-02-06 2010-05-11 International Business Machines Corporation Digital adaptive voltage supply
KR101013442B1 (ko) * 2007-04-13 2011-02-14 주식회사 하이닉스반도체 반도체 집적 회로의 전압 측정 장치 및 이를 포함하는 전압측정 시스템
KR101004677B1 (ko) 2008-12-30 2011-01-04 주식회사 하이닉스반도체 내부 전원 전압 생성 회로 및 내부 전원 전압 생성 방법
KR101858159B1 (ko) * 2012-05-08 2018-06-28 삼성전자주식회사 멀티-ｃｐｕ 시스템과 이를 포함하는 컴퓨팅 시스템
US9870012B2 (en) 2012-09-25 2018-01-16 Intel Corporation Digitally phase locked low dropout regulator apparatus and system using ring oscillators
US20140258680A1 (en) * 2013-03-05 2014-09-11 Qualcomm Incorporated Parallel dispatch of coprocessor instructions in a multi-thread processor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110071633A (zh) * 2019-04-12 2019-07-30 华中科技大学 一种基于数字线性稳压器的多通道电压输出电路及方法
CN115202426A (zh) * 2022-09-16 2022-10-18 中国电子科技集团公司第十四研究所 一种数字ldo电路
CN115202426B (zh) * 2022-09-16 2023-02-14 中国电子科技集团公司第十四研究所 一种数字ldo电路

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