CN104038217B - 相对于电源变化动态地适应时钟发生器的装置 - Google Patents

相对于电源变化动态地适应时钟发生器的装置 Download PDF

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Abstract

描述了具有相对于电源变化动态地适应例如锁相环（PLL）的时钟发生器的集成电路（IC）。该装置包括：电压下降检测器，其与电源节点耦合，所述电压下降检测器产生表示电源节点上的电压下降的数字代码字；以及PLL，其包括与所述电源节点耦合的环形振荡器，所述环形振荡器产生输出时钟信号，所述环形振荡器能操作以根据数字代码字来调节输出时钟信号的频率。

Description

相对于电源变化动态地适应时钟发生器的装置
背景技术
可通过锁相环（PLL）来产生时钟信号。时钟信号可分布遍及处理器中以便于处理器的操作。例如，位于处理器芯片上不同点处的状态元件（例如，触发器、锁存器等）可以通过依照时钟信号操作而同步运行。当出现大的、突然的电流需求时，提供给状态元件的芯片上电压供给会“下降”（例如，在几纳秒内），而PLL继续以固定频率产生时钟信号。值得注意的是，其它的电压下降事件会持续得甚至更长。为确保处理器在这些下降事件期间运行，即使在正常操作期间（例如，当无电压下降时）也可以为状态元件提供高的电压裕度。也就是说，将处理器设计成同时以最高指定频率和最低潜在电压工作。
由于功率对电压具有二次相依性，在正常操作期间会浪费大量的电力来确保在不频繁的电压下降期间的可运行性。而且，随着处理器速度和集成度提高，所需的电力量会变成限制因素。例如，设计和冷却消耗大量电力的处理器的成本会变得无法实施。
现有的模拟PLL实现自适应频率缩放（AFS）来补偿电源电压下降和过冲（overshoot）。美国专利6,922,111描述了一种这样的AFS技术。AFS技术的当前模拟实现方式通过数字电源的电阻耦合来直接调制VCO供给。当前模拟实现方式不能以较低电压和较低频率充分地利用AFS技术的全部益处。
附图说明
通过下面给出的详细说明且通过本公开的各个实施例的附图，将更加全面地理解本公开的实施例，然而，这些实施例不应视为将本公开限制为具体的实施例，而是仅用于解释和理解。
图1是根据本公开的一个实施例的具有用于时钟发生器的下降检测器的处理器的高级体系结构。
图2是根据本公开的一个实施例的下降检测器。
图3是示出根据本公开的一个实施例的下降检测器的电路，该下降检测器自适应地缩放模拟锁相环（PLL）的频率输出并且动态地管理由于频率变化引起的相位误差累积。
图4是根据本公开的一个实施例的使用下降检测器的输出来调节PLL环特性的电荷泵的高级体系结构。
图5是根据本公开的一个实施例的使用下降检测器的输出来缩放PLL的频率的电压受控型振荡器（VCO）的高级电路。
图6是根据本公开的一个实施例的使用下降检测器的输出来缩放VCO单元的延迟的VCO单元的电路。
图7A是根据本公开的一个实施例的具有下降检测器的电路，该下降检测器自适应地缩放数字PLL（DPLL）的频率输出且动态地管理由于频率变化引起的相位误差累积。
图7B是根据本公开的一个实施例的具有下降检测器的数字滤波器720（例如，704），该下降检测器动态地管理由于DPLL700的频率变化引起的相位误差累积。
图8是根据本公开的一个实施例的使用下降检测器的输出来缩放DPLL的频率的数字受控型振荡器（DCO）的高级电路。
图9是根据本公开的一个实施例的使用下降检测器的输出来缩放DCO单元的延迟的DCO单元的电路。
图10是根据本公开的一个实施例的具有下降检测器的智能设备或计算机系统或SOC（片上系统），该下降检测器缩放由时钟发生器产生的信号的频率。
具体实施方式
实施例描述了一种装置，该装置允许利用下降检测器来进行时钟发生器（例如，PLL）的自适应频率缩放。在一个实施例中，下降检测器的输出是数字信号，该数字信号能够用于模拟和/或数字PLL所产生的时钟信号的自适应频率缩放。在一个实施例中，下降检测器的输出是长度与下降量化成比例的数字代码字。在一个实施例中，数字代码字是温度计代码。
在一个实施例中，温度计代码应用于PLL的振荡器以调节振荡器元件（也称为延迟元件）的延迟特性，这允许在振荡器的输出处进行更快的频率调节。在一个实施例中，温度计代码还应用于PLL的电荷泵以调节PLL环特性，使得PLL尽可能快地从电压下降或过冲中恢复。在一个实施例中，温度计代码由可编程滤波器接收（例如，如在数字PLL的情况下）以调节滤波器系数，实际上调节PLL环动力学特性，从而以动态方式响应于累积的相位误差。在一个实施例中，温度计代码由可编程电荷泵接收（例如，如在模拟PLL的情况下）以调节电荷泵的电流强度，实际上调节PLL环动态特性，从而以动态方式响应于累积的相位误差。
在下面的说明中，讨论了多种细节以便提供对本公开的实施例的更详尽的说明。然而，对于本领域技术人员而言显而易见的是，可以在不具有这些具体细节的情况下实施本公开的实施例。在其它实例中，为了避免混淆本公开的实施例，公知的结构和设备以框图形式示出，而没有详细地示出。
值得注意的是，在实施例的对应附图中，信号由线条表示。一些线条可能较粗，来表示更多构成信号路径，和/或在一端或多端具有箭头，以表示主要信息流向。这些表示不意在限制。相反，线条结合一个或多个示例性实施例使用以便于更容易理解电路或逻辑单元。根据设计需要或偏好而规定的任何表示信号可实际上包含沿任一方向行进的一个或多个信号并且可通过任何适合类型的信号方案来实施。
在通篇说明书以及在权利要求中，术语“连接”是指所连接的事物之间的直接电连接，而无任何中间设备。术语“耦合”是指所连接的事物之间的直接电连接或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”是指被布置成彼此配合以提供期望功能的一个或多个无源和/或有源部件。术语“信号”是指至少一个电流信号、电压信号或数据/时钟信号。“一（a）”、“一（an）”和“所述”的含义包括多个指代物。“在…中”的含义包括“在…中”以及“在…上”。
术语“缩放”通常是指将设计（原理和布局）从一种处理技术转换成另一种处理技术。术语“缩放”通常还指代在同一技术节点内的布局和设备小型化。术语“缩放”还可以指代信号频率相对于另一参数（例如电源电平）的调节（例如，放缓）。术语“基本上”、“接近”、“近似”、“靠近”和“大约”通常是指在目标值的+/-20%之内。
除非特别指出，否则表示顺序的形容词“第一”、“第二”和“第三”等的使用是为了描述共同的对象，仅表示正提到的类似对象的不同实例，并且不意在暗指如此描述的对象必须是按时间上的、空间上的既定次序、排序地或任何其它方式。
为了实施例的目的，晶体管是金属氧化物半导体（MOS）晶体管，其包括漏极端子、源极端子、栅极端子和本体端子（bulk terminal）。晶体管还包括三栅极型（Tri-Gate）和鳍式（FinFet）晶体管、栅极全包围柱形晶体管或类似于碳纳米管或自旋电子器件的其它实现晶体管功能的器件。源极端子和漏极端子可以是相同的端子并且在本文中互换使用。本领域技术人员将理解，可以使用其它晶体管，例如双极结型晶体管，即BJT PNP/NPN、BiCMOS、CMOS、eFET等，而不偏离本公开的范围。术语“MN”表示n型晶体管（例如，NMOS、NPN BJT等），并且术语“MP”表示p型晶体管（例如，PMOS、PNP BJT等）。
图1是根据本公开的一个实施例的具有用于时钟发生器的下降检测器的处理器100的高级体系结构。在一个实施例中，高级体系结构包括电压供给下降检测器101和时钟发生器102。在一个实施例中，电压供给下降检测器101接收电源（Vcc）并且产生数字代码字103，所述电源也供给到时钟发生器102，数字代码字103表示Vcc（即，电源节点上的电源）。在一个实施例中，数字代码字103是温度计代码字，其是Vcc上的任何下降或过冲的单调表示。在一个实施例中，电压供给下降检测器101的响应时间（即，电压供给下降检测器101产生数字代码字103所花费的时间）短且由下降检测器的时延规定，以使时钟发生器102能够利用更新的数字代码103来调节其输出时钟（OutClk）频率。
在一个实施例中，时钟发生器102接收基准时钟（RefClk）并且产生OutClk，然后，将OutClk提供给状态元件（例如，触发器、锁存器等）以及其它电路。在一个实施例中，时钟发生器102是PLL。在一个实施例中，时钟发生器102是模拟或混合信号PLL。例如，时钟发生器102是自偏压PLL（SBPLL）。在一个实施例中，时钟发生器102是数字PLL（DPLL）。在一个实施例中，DPLL是全数字PLL（ADPLL）。在一个实施例中，时钟发生器102是延迟锁定环（DLL）。在一个实施例中，时钟发生器102是LCPLL（即，基于电感器-电容器的PLL）。在其它实施例中，时钟发生器102可以是包括环形振荡器的任何时钟发生装置。在一个实施例中，时钟发生器102接收由时钟发生器102的环形振荡器使用的数字字103。
在一个实施例中，当电压供给下降检测器101检测到电源Vcc上的下降时，电压供给下降检测器101产生表示温度计代码形式的下降特性的数字字103。在该实施例中，时钟发生器102接收数字字103，并且使时钟发生器102的环形振荡器的振荡频率加速或放缓，而使得OutClk通过来自下降检测器101的数字字的值来跟踪下降的极性和量值。
在一个实施例中，当下降检测器101检测到电源Vcc上的过冲时，下降检测器101产生表示温度计代码形式的过冲特性的数字字103。在该实施例中，时钟发生器102接收数字字103并且使环形振荡器的振荡频率加速或放缓，使得OutClk跟踪电压变化。在一个实施例中，当时钟发生器102是模拟PLL（例如，SBPLL）时，来自下降检测器101的数字字103调节电荷泵的电流。在该实施例中，模拟PLL的环动力学改变从而以动态方式响应于累积的相位误差。
在另一实施例中，来自下降检测器101的数字字103调节数字滤波器（例如，图7的数字滤波器704）的系数，以改变环动力学从而以动态方式响应于累积的相位误差。在该实施例中，时钟发生器102是具有数字滤波器的数字PLL。在一个实施例中，在电源电压（Vcc）返回到其标称值之后，数字字103返回到稳态值。在该实施例中，时钟发生器102的振荡器在正常操作中振荡（即，不存在由于数字字103的变化而迫使其特性的变化）。在一个实施例中，当时钟发生器102的振荡器在正常操作中振荡时，电荷泵电流（在时钟发生器102是模拟PLL的情况下）会维持标称值。在一个实施例中，当时钟发生器102的振荡器在正常操作中振荡时，数字环路滤波器（在时钟发生器102是数字PLL的情况下）可维持标称系数。
图2是根据一个实施例的下降检测器200。应指出，图2的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，下降检测器200包括多个比较器2011-N，其中‘N’是大于二的整数。在一个实施例中，多个比较器2011-N的输出是数字字2021-N。在一个实施例中，多个比较器2011-N中的每个比较器都接收电源Vcc作为其输入之一，并且接收基准电压作为其另一输入。例如，比较器2011将Vcc与Vref1进行比较并且产生输出2021，比较器2012将Vcc与Vref2进行比较并且产生输出2022，并且比较器201N将Vcc与VrefN进行比较并且产生输出202N。在一个实施例中，数字字2021-N（例如，103）是温度计代码。
例如，在不存在电压下降的情况下，数字字2021-N可以输出长度为N的一串1和0。在该示例中，当下降检测器200检测到电压下降时，数字字2021-N开始引入‘1’在数字代码字2021-N中。当下降结束时，数字字2021-N可以再次产生对应于稳态（无下降）值的一串1和0。上述示例能够由以下温度计代码2021-N表示：0000111（无电压下降）、0000011（电压下降开始）、0000011、0000001、0000000（电压下降结束），并且当电压开始再次从下降的底部朝向标称值前进时，下降检测器开始将数字字从0000000增加到0000001，然后是0000011，并且保持增加直到数字字变成0000111（无电压下降）。对于过冲的情况，当下降检测器200检测到电压过冲时，数字字2021-N开始引入‘1’在数字字2021-N中，并且在下降过程中使其按照0000111、0001111、0011111、0111111等等渐增，直到在过冲结束时为1111111。当电压开始从过冲的最大值下降时，数字字将从1111111减至0111111、0011111，直到其变成标称电压的0000111。
在一个实施例中，通过分压器网络（未示出）产生基准电压Vref1-N。例如，电阻分压器用于产生Vref1-N。在其它实施例中，其它类型的电路可用于产生Vref1-N。例如，带隙基准电路可用于产生稳定基准，然后，稳定基准被分成多个基准电压。在一个实施例中，下降检测器200包括闪电式模拟数字转换器（ADC）。
图3是示出根据本公开的一个实施例的自适应地缩放模拟PLL的频率输出的下降检测器的电路300。应指出的是，图3中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，时钟发生器102是PLL301，其包括相位频率检测器（PFD）302、电荷泵303、环路滤波器304、电压受控型振荡器（VCO）305以及分配器306。为了不混淆实施例，PLL301的所有这些部件都没有示出。在一个实施例中，PFD302接收RefClk和来自分配器306的反馈时钟（FbClk），并且产生表示在相位和频率方面FbClk是在RefClok之前还是之后的上行（Up）和下行（“Dn”）信号。在一个实施例中，电荷泵303接收Up信号和Dn信号，电荷泵303在根据Up信号和Dn信号而升高或降低其电压电平的节点cpout上产生模拟输出（cpout）。为了不混淆实施例，术语节点和在该节点上的信号可互换使用。例如，根据上下文，术语“cpout”可指代节点cpout上的电压或输出信号cpout。
在一个实施例中，电荷泵303接收数字字103（例如，2021-N）以控制源自节点cpout或从节点cpout汲取的电流量。例如，数字字103（例如，2021-N）可以将电荷泵303的负责将源自节点cpout或从节点cpout汲取的电流量增加和/或减少的晶体管接通或关断。
在一个实施例中，环路滤波器304包括RC（电阻器电容器）滤波器，其产生输出coput的滤波型Vcntl。Vcntl由VCO305接收，且用于调节VCO305中的VCO单元的延迟以调节OutClk的频率。在一个实施例中，VCO305接收数字字103（例如，2021-N）以调节OutClk的频率。例如，数字字103（例如，2021-N）可以使VCO单元的用于使通过VCO单元的传播延迟增加和/或减少的晶体管接通或关断。通过分配器306将输出OutClk分频以产生FbClk。
在一个实施例中，仅VCO305接收来自供给下降检测器101的数字字103（例如，2021-N）。在另一实施例中，VCO305和电荷泵303两者都接收来自供给下降检测器101的数字字103（例如，2021-N）。在其它实施例中，PLL301的其它部件也可以接收数字字103（例如，2021-N）以调节PLL环特性。在一个实施例中，通过使PLL环欠阻尼或超阻尼，电荷泵303使用数字字103（例如，2021-N）来动态地管理由于VCO305使OutClk的频率变化导致的相位误差累积。
在一个实施例中，当电压供给下降检测器101检测到电源Vcc的下降时，电压供给下降检测器101产生表示温度计代码形式的下降特性的数字字103。在该实施例中，PLL301接收数字字103，并且与下降成比例地调节VCO305的振荡频率（对下冲进行放缓以及对过冲进行加速），使得OutClk维持其平均频率，而无论下降如何。在一个实施例中，电荷泵303也接收数字字103并且通过使电荷泵303更强（即，电荷泵303中更多的晶体管被接通以从cpout取得和/或汲取更多的电流）或更弱（即，电荷泵303中更多的晶体管被关断以从cpout取得和/或汲取更少的电流）来调节PLL系统响应，从而动态地管理由于VCO305的振荡频率的加速/放缓引起的相位累积误差。
图4是根据本公开的一个实施例的使用下降检测器的输出来调节PLL环特性的电荷泵400（例如，303）的高级体系结构。应指出的是，图4中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，电荷泵400包括第一电流源401、第二电流源402、Up开关403和Dn开关404。在一个实施例中，当Up开关403关闭时，第一电流源401提供（source）节点cpout上的电流。在一个实施例中，第一电流源401包括彼此并联耦合且能够由数字字2021-N控制的晶体管。例如，每个晶体管都接收数字字2021-N中的一位，以控制该晶体管的栅极端子。在一个实施例中，由数字字2021-N控制的每个晶体管具有相同的尺寸。
在一个实施例中，当Dn开关404关闭时，第二电流源402从节点cpout汲取电流。在一个实施例中，第二电流源402包括彼此并联耦合且可由数字字202b1-N控制的晶体管，其中202b1-N是的2021-N的逆。例如，每个晶体管都接收数字字202b1-N中的一位，以控制该晶体管的栅极端子。在一个实施例中，由数字字202b1-N控制的每个晶体管都具有相同的尺寸。在一个实施例中，由数字字202b1-N控制的每个晶体管具有不同的尺寸以提供可变电流阶跃。
在一个实施例中，响应于Vcc上的电压下降，电荷泵400通过使电荷泵400更强（即，在第一电流源401和第二电流源402中使更多的晶体管接通以从cpout取得和/或汲取更多的电流）来使PLL系统欠阻尼，从而动态地管理由于改变VCO305的振荡频率而导致的相位累积误差。在一个实施例中，电荷泵400通过使电荷泵400更弱（即，在第一电流源401和第二电流源402中使更多的晶体管关断以从cpout取得和/或汲取更少的电流）来使PLL系统过阻尼，从而动态地管理由于改变VCO305的振荡频率而导致的相位累积误差。
图5是根据本公开的一个实施例的使用下降检测器的输出来缩放PLL的频率的电压受控型振荡器（VCO）500（例如，305）的高级体系结构。应指出的是，图5中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，VCO500包括多个VCO单元501-1至501-M，其中‘M’是大于二的整数。在一个实施例中，每个VCO单元（例如，501-1）接收偏压（例如，pbias和/或nbias）以设定VCO单元的传播延迟。在该实施例中，pbias与图3的Vcntl相同。在一个实施例中，nbias由基准发生器（未示出）产生。在一个实施例中，每个VCO单元是差分单元（即，其接收差分输入“in”和“inb”并且产生差分输出“outb”和“out”，其中“inb”是“in”的逆，并且其中“outb”是“out”的逆）。在一个实施例中，在下一VCO单元的“in”端子处接收VCO单元的“outb”。例如，VCO501-1的“outb”由VCO单元501-2的“in”端子接收，并且VCO501-1的“out”由VCO单元501-2的“inb”接收。最后一个VCO单元501-1M的输出被作为输入反馈到第一VCO单元501-1，形成环形振荡器。在一个实施例中，每个VCO单元接收数字字2021-N，以调节与Vcc耦合的p型器件的电阻。在一个实施例中，每个VCO单元还接收数字字202b1-N以调节每个VCO单元的n型电流源强度。
在一个实施例中，当电压供给下降检测器101检测到电源Vcc上的下降（下冲/过冲）时，电压供给下降检测器101产生表示温度计代码形式的下降特性的数字字103。在该实施例中，数字字2021-N和202b1-N放缓/加速VCO500的振荡频率，使得OutClk维持其平均频率，而无论下降是下冲还是过冲。
图6是根据本公开的一个实施例的使用下降检测器的输出来缩放VCO单元的延迟的VCO单元600（例如，501-1）的电路。应指出的是，图6中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，VCO单元600是差分单元，其分别通过n型晶体管MN1和MN2来接收输入“in”和“inb”。在一个实施例中，VCO单元600包括并联地耦合在一起的p型器件MP1和MP21-N，其中MP1是连接的二极管，并且MP21-N的表现类似具有可调电阻的电阻器。在一个实施例中，至少一个MP21-N能操作以经由pbias（与vcntl相同）接通，而其它晶体管由来自供给下降检测器200的数字字2021-N控制。在一个实施例中，VCO单元600包括并联地耦合在一起的p型器件MP3和MP41-N，其中MP3是连接的二极管，并且MP41-N的表现类似具有可调电阻的电阻器。在一个实施例中，至少一个MP31-N总是经由pbias（与vcntl相同）接通，而其它晶体管由来自供给下降检测器200的数字字2021-N控制。在一个实施例中，MP1和MP21-N的漏极端子形成“outb”节点，而MP3和MP41-N的漏极端子形成“out”节点，其中“outb”上的信号是“out”上的信号的逆。
在一个实施例中，VCO单元600包括可调n型电流源MN31-M，其中‘M’是大于二的整数。在一个实施例中，MN31-M接收模拟信号nbias以使电流源偏压。在一个实施例中，作为2021-N的逆的数字字202b1-N用于调节电流源MN1-M的强度。在图6的右侧，示出了MN31-M和MP21-N的示例性实施例。
在一个实施例中，MN31-M包括串联地耦合在一起的多个n型晶体管，即，MN4、MN5、MN6和MN71-M。在一个实施例中，n型器件MN4、MN5和MN6由nbias进行偏压。在一个实施例中，MN71-M由202b1-N控制。虽然MN31-M的实施例图示出通过nbias进行偏压的三个串联耦合的晶体管，但是可以使用任何数量的串联耦合的晶体管。还可以沿着晶体管的堆叠调节MN71-M的位置。例如，MN71-M可以位于与MN1和MN2耦合的堆叠的顶部，而不是如图所示位于堆叠的底部。
在一个实施例中，MP21-N包括串联地耦合在一起的多个p型晶体管，即，MP51-N、MP6、MP7和MP8。在一个实施例中，p型器件MP6、MP7和MP8由pbias（与Vcntl相同）偏压。在一个实施例中，MP51-N由2021-N控制。虽然MP21-N的实施例图示出由pbias进行偏压的三个串联耦合的晶体管，但是可以使用任意数量的串联耦合的晶体管。还可以沿着晶体管的堆叠调节MN51-N的位置。例如，MN51-N可以位于与MN1和MN2耦合的堆叠的底部，而不是如图所示位于堆叠的顶部。
图7A是根据本公开的一个实施例的具有自适应地缩放数字PLL（DPLL）的频率输出的下降检测器的电路700。应指出的是，图7A中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，DPLL701（例如，102）包括相位频率检测器（PFD）702、数字控制器703、数字滤波器704、数字受控型振荡器（DCO）705和分配器706。为了不混淆实施例，DPLL701的全部部件均未示出。在一个实施例中，PFD702接收RefClk和来自分配器706的反馈时钟（FbClk），并且产生指示在相位和频率方面FbClk是位于RefClk之前还是之后的上行（Up）信号和下行（“Dn”）信号。在一个实施例中，Up信号和Dn信号由数字控制器703接收，数字控制器703产生用于数字滤波器704的控制字。在一个实施例中，数字控制器703是有限状态机。在一个实施例中，数字滤波器704对控制字中的数字噪声进行滤波并且产生用于DCO705的滤波代码。
在一个实施例中，数字滤波器704也接收来自供给下降检测器101的数字字2021-N（与103相同）。在一个实施例中，数字字2021-N用于调节滤波器系数以改变DPLL环的特性。例如，数字字2021-N用于使DPLL系统过阻尼或欠阻尼，以便动态地管理累积的相位误差。
图7B是根据本公开的一个实施例的具有下降检测器的数字滤波器720（例如，704），下降检测器动态地管理由DPLL700的频率输出的变化引起的相位误差累积。应指出的是，图7B中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，数字滤波器720包括：第一级721，其由比例系数α限定；第二级722，其由积分系数β限定；第一加法器723、第二加法器724和时序单元725。在一个实施例中，α和β都是可编程的。在一个实施例中，第一级721和第二级722接收来自数字控制器703的控制信号。在该实施例中，第一级721和第二级722还接收数字字103，其用于分别对第一级（721）和第二级（722）的α和β进行编程。
在一个实施例中，数字滤波器720的传递函数表达为：
α+[β/（1-z-1）]
在一个实施例中，通过第一加法器723将第一级721的输出与第二加法器724的输出相加以产生信号OUT（与图7A中的信号代码相同）。在一个实施例中，第二加法器724将第二级722的输出与第二加法器724的输出的前一值相加。在一个实施例中，在每个RefClk周期，通过时序单元725（例如，触发器）将第二加法器724的输出锁存以产生第二加法器724的输出的前一值。在一个实施例中，当供给下降检测器101检测到Vcc下降时，数字滤波器703通过根据数字字103来改变α和β系数的值从而调节DPLL701的环带宽。
重新参考图7A，在一个实施例中，DCO705接收数字字103（例如，2021-N）以调节OutClk的频率。例如，数字字103（例如，2021-N）可接通或关断DCO单元的用于增大和/或减小通过DCO单元的传播延迟的晶体管。通过分配器706将输出OutClk分频以产生FbClk。在一个实施例中，仅DCO705接收来自供给下降检测器101的数字字103（例如，2021-N）。在另一实施例中，DCO705和数字滤波器704两者都接收来自供给下降检测器101的数字字103（例如，2021-N）。在其它实施例中，DPLL701的其它部件也可以接收数字字103（例如，2021-N）以调节DPLL的环特性。
在一个实施例中，当电压供给下降检测器101检测到电源Vcc上的下降（过冲/下冲）时，电压供给下降检测器101产生表示温度计代码形式的下降特性的数字字103。在该实施例中，DPLL701接收数字字103，并且在过冲的情况下加速DCO705的振荡频率，然后随着过冲开始返回标称电压而使其放缓，使得OutClk维持其平均频率，而无论下降事件如何。在下冲的情况下，DPLL701接收数字字103并且使DCO705的振荡频率放缓，然后随着下冲开始返回到标称电压而使其加速，使得OutClk维持其平均频率，而无论下降事件如何。
图8是根据本公开的一个实施例的使用下降检测器的输出来缩放PLL的频率的DCO800（例如，705）的高级电路。应指出的是，图8中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，DCO800包括多个DCO单元801-1至801-M，这些DCO单元耦合在一起以形成环形振荡器，其中‘M’是大于二的整数。在一个实施例中，每个DCO单元均是反相单元，使得其输出“out”是其输入“in”的逆。最后一个DCO单元801-M的输出与第一个DCO单元801-1的输入耦合。在一个实施例中，每个DCO单元接收数字字2021-N的一位以调节DCO单元的延迟。在一个实施例中，每个DCO单元还接收数字字202b1-N的多个位以调节DCO单元的延迟，其中数字字202b1-N是数字字2021-N的逆。
图9是根据本公开的一个实施例的使用下降检测器的输出来缩放DCO单元的延迟的DCO单元900（例如，801-1）的电路。应指出的是，图9中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
在一个实施例中，DCO单元900包括p型晶体管MP1，其可操作以接通。在一个实施例中，MP1与由来自数字滤波器704的Code1-M控制的多个p型晶体管MP31-M并联地耦合，其中‘M’是整数。在一个实施例中，MP1还与由来自供给下降检测器101的数字字2021-N控制的多个p型晶体管MP41-N并联地耦合。
在一个实施例中，DCO单元900包括具有晶体管MP2和MN2的反相器，所述晶体管MP2和MN2接收输入“In”并且产生输出“Out”，其中“Out”是“In”的逆。在一个实施例中，MP2与MP1耦合。在一个实施例中，MP2与可操作以接通的MP1耦合。在一个实施例中，MN1与由来自数字滤波器704的Codeb1-M控制的多个n型晶体管MN31-M并联地耦合，其中Codeb1-M是Code1-M的逆。在一个实施例中，MN1也与由来自供给下降检测器101的数字字202b1-N控制的多个n型晶体管MN41-N并联地耦合。
图10是根据本公开的一个实施例的具有数字自适应下降检测器的智能设备或计算机系统或SOC（片上系统），在电源下降或过冲的情况下数字自适应下降检测器缩放时钟发生器的频率。应指出的是，图10中的那些具有与任何其它图中的元件相同的附图标记（或名称）的元件能够以与所描述的方式相似的任何方式工作或运行，但是不限于此。
图10图示出移动设备的实施例的框图，其中可使用平面接口式连接器。在一个实施例中，计算设备1600表示移动计算设备，诸如计算平板式电脑、移动电话或智能电话、支持无线的电子阅读器或其它无线移动设备。将理解的是，一般性地示出了一些部件，没有示出计算设备1600中的该设备的全部部件。
在一个实施例中，根据所讨论的实施例，计算设备1600包括第一处理器1610，该第一处理器具有供给下降检测器101和时钟发生器102。计算设备1600的其它块也可以包括供给下降检测器101和时钟发生器102。本公开的各个实施例还可以包括1670内的网络接口，诸如无线接口，使得系统实施例可合并到无线设备中，例如，手机或个人数字助理。
在一个实施例中，处理器1610（以及处理器1690）能够包括一个或多个物理设备，诸如微处理器、应用处理器、微控制器、可编程逻辑器件或其它处理器件。通过处理器1610执行的处理操作包括操作平台或操作系统的执行，应用程序和/或设备功能在所述操作平台或操作系统上执行。处理器操作包括：涉及到与人类用户或与其它设备的I/O（输入/输出）的操作、涉及电源管理的操作、和/或涉及将计算设备1600连接到另一设备上的操作。处理操作还可以包括涉及音频I/O和/或显示I/O的操作。
在一个实施例中，计算设备1600包括音频子系统1620，其表示与向计算设备提供音频功能相关联的硬件（例如，音频硬件和音频电路）以及软件（例如，驱动器、编码译码器）部件。音频功能可以包括扬声器和/或耳机输出，以及麦克风输入。用于这些功能的设备能够集成到计算设备1600中，或者连接到计算设备1600。在一个实施例中，用户通过提供由处理器1600接收并处理的音频命令来与计算设备1600交互。
显示子系统1630表示为用户提供可视和/或触觉显示以便与计算设备1600交互的硬件（例如，显示设备）以及软件（例如，驱动器）部件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的特定的屏幕或硬件设备。在一个实施例中，显示接口1632包括独立于处理器1610来执行至少与显示有关的一些处理的逻辑。在一个实施例中，显示子系统1630包括向用户提供输出和输入的触摸屏（或触摸板）设备。
I/O控制器1640表示涉及与用户交互的硬件设备和软件部件。I/O控制器1640可操作以管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。另外，I/O控制器1640说明用于与计算设备1600连接的附加设备的连接点，用户可通过该附加设备与系统交互。例如，能够附接到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或键区设备、或诸如读卡器的与特定应用一起使用的其它I/O设备或其它设备。
如上所述，I/O控制器1640能够与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其它音频设备的输入能够为计算设备1600的一个或多个应用或功能提供输入或命令。另外，除了显示输出之外，或者作为显示输出的替代，能够提供音频输出。在另一示例中，如果显示子系统1630包括触摸屏，则显示设备也充当输入设备，其能够至少部分地由I/O控制器1640来管理。在计算设备1600上还可存在附加的按钮或开关以提供由I/O控制器1640管理的I/O功能。
在一个实施例中，I/O控制器1640管理诸如加速计、摄像机、光传感器或其它环境传感器、或能够包含于计算设备1600中的其它硬件的设备。输入可以是直接用户交互的部分，同时提供环境输入到系统以影响操作（诸如对噪声进行滤波、调节显示以用于亮度检测、为摄像机应用闪光灯或其它特征）。
在一个实施例中，计算设备1600包括电源管理1650，其管理电池电力使用、电池的充电以及与节电操作有关的特征。存储器子系统1660包括用于将信息存储在计算设备1600中的存储器设备。存储器可以包括非易失性的（如果存储器设备的电力中断则状态不变）和/或易失性的（如果存储器设备的电力中断则状态是不确定的）存储器设备。存储器子系统1660能够存储应用数据、用户数据、音乐、照片、文件或其它数据，以及与计算设备1600的应用和功能的执行有关的系统数据（无论是长期的还是临时的）。
实施例的元件还被提供作为用于存储计算机可执行指令（例如，实现本文所讨论的任何其它处理的指令）的机器可读介质（例如，存储器1660）。机器可读介质（例如，存储器1660）可以包括但不限于：闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器（PCM）、或适合于存储电子指令或计算机可执行指令的其它类型的机器可读介质。例如，本公开的实施例可被下载作为计算机程序（例如，BIOS），可经由通信链路（例如，调制解调器或网络连接）借助数据信号将该计算机程序从远程计算机（例如，服务器）传送到请求计算机（例如，客户端）。
连接1670包括硬件设备（例如，无线和/或有线连接器和通信硬件）以及软件部件（例如，驱动器、协议栈），以使计算设备1600能够与外部设备通信。计算设备1600可以是分离的设备，诸如其它的计算设备、无线接入点或基站、以及诸如头戴式受话器、打印机或其它设备的外围设备。
连接1670可以包括多个不同类型的连接。概括而言，图示出计算设备1600具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常是指由无线载波提供的蜂窝网络连接，诸如经由GSM（用于移动通信的全球系统）或变型或衍生、CDMA（码分多址）或变型或衍生、TDM（时分多路复用）或变型或衍生、或其它蜂窝服务标准所提供的。无线连接（或无线接口）1674是指不是蜂窝的无线连接，并且可以包括个人域网络（诸如蓝牙、近场等）、局域网（诸如Wi-Fi）、和/或广域网（诸如WiMax）、或其它无线通信。
外围设备连接1680包括硬件接口和连接器以及软件部件（例如，驱动器、协议栈），来实现外围设备连接。将理解的是，计算设备1600可既为到其它计算设备的外围设备（“至”1682），又具有连接到其上的外围设备（“自”1684）。计算设备1600通常具有“扩展坞”连接器以与其它计算设备连接，用于诸如管理（例如，下载和/或上传、改变、同步）计算设备1600上的内容。另外，扩展坞连接器能够允许计算设备1600与允许计算设备1600控制到例如视听或其它系统的内容输出的一些外围设备连接。
除了专用扩展坞连接器或其它专用连接硬件之外，计算设备1600可以经由普通的或基于标准的连接器来实现外围设备连接1680。普通类型可以包括通用串行总线（USB）连接器（其可以包括多个不同硬件接口中的任一个）、包括微型显示端口（MDP）的显示端口、高清多媒体接口（HDMI）、火线（Firewire）或其它类型。
在说明书中提到“实施例”、“一个实施例”、“一些实施例”或“其它实施例”表示结合所述实施例描述的特定的特征、结构或特性包含在至少一些实施例中，但是不一定是所有的实施例。“实施例”、“一个实施例”或“一些实施例”的多次出现不一定都指代同一实施例。如果说明书表述“可以”、“可能”或“可”包括部件、特征、结构或特性，则不要求包含该特定的部件、特征、结构或特性。如果说明书或权利要求书提到“一（a）”或“一（an）”元件，这不表示仅存在一个所述元件。如果说明书或权利要求书提到“附加”元件，则不排除存在多于一个的所述附加元件。
此外，特定的特征、结构、功能或特性可以任何适合的方式组合在一个或多个实施例中。例如，在与两个实施例相关联的特定的特征、结构、功能或特性不互斥的情况下，第一实施例可与第二实施例组合。
虽然已经结合具体实施例描述了本公开，但通过结合前面的说明，这些实施例的许多可选方案、改进方案和变型例对于本领域普通技术人员而言是显然的。例如，如动态RAM（DRAM）的其它存储器体系结构可以使用所讨论的实施例。本公开的实施例意在包含所有这些落在随附权利要求的宽泛范围内的可选方案、改进方案和变型例。
另外，为了简化图示和讨论且为了不混淆本公开，在当前的图中可以示出或者不示出与集成电路（IC）芯片和其它部件的公知的电力/接地连接。另外，为了避免混淆本公开，并且考虑到关于这些框图布置的实现的具体细节在极大程度上取决于实施本公开的平台（即，这些具体细节应当在本领域技术人员的知识范围之内）的事实，以框图形式显示出布置。在为了描述本公开的示例性实施例而阐述具体细节（例如，电路）的情况下，本领域技术人员显而易见的是，能够在不具有这些具体细节或者具有这些具体细节的变型例的情况下来实施本公开。因此，说明应视为示例性的而不是限制性的。
下面的示例属于进一步的实施例。在示例中的具体细节可用于一个或多个实施例中的任意处。本文所描述的装置的全部可选特征也可以针对方法或工艺来实现。
例如，在一个实施例中，集成电路（IC）包括：电压下降检测器，其与电源节点耦合，所述电压下降检测器产生表示在所述电源节点上的电压下降的数字代码字；以及PLL，其包括与电源节点耦合的环形振荡器，所述环形振荡器产生输出时钟信号，所述环形振荡器可操作以根据数字代码字来调节输出时钟信号的频率。
在一个实施例中，PLL包括电荷泵，所述电荷泵可操作以接收数字代码字。在一个实施例中，电荷泵包括多个晶体管，其中一些晶体管能够由数字代码字控制以调节电荷泵的输出的电流强度。在一个实施例中，PLL包括数字滤波器，所述数字滤波器可操作以接收数字代码字。在一个实施例中，数字滤波器的特征在于系数，其中一些系数是由数字代码字调节的。在一个实施例中，环形振荡器是VCO。在一个实施例中，VCO包括多个延迟单元，每个延迟单元都包括接收数字代码字的晶体管。在一个实施例中，环形振荡器是DCO。在一个实施例中，DCO包括多个延迟单元，每个延迟单元都包括接收数字代码字的晶体管。在一个实施例中，电压下降检测器包括模拟数字转换器（ADC）。
在另一示例中，在一个实施例中，一种装置包括：电源节点；下降检测器，其与所述电源节点耦合，所述下降检测器产生表示电源节点的电压的数字输出；以及PLL，其与所述下降检测器和所述电源节点耦合，所述PLL根据来自所述下降检测器的数字输出来调节其特性。在一个实施例中，PLL是如下中的至少一种：自偏压PLL；数字PLL；或LC PLL。
在一个实施例中，PLL包括与电源节点耦合的环形振荡器，所述环形振荡器接收数字输出。在一个实施例中，PLL包括与电源节点耦合的电荷泵，所述电荷泵接收数字输出。在一个实施例中，PLL包括接收数字输出的数字滤波器。
在另一示例中，在一个实施例中，一种系统包括：存储器；处理器，其与所述存储器耦合，所述处理器包括：与电源节点耦合的电压下降检测器，所述电压下降检测器产生表示在电源节点上的电压下降的数字代码字；以及PLL，其包括与电源节点耦合的环形振荡器，所述环形振荡器产生输出时钟信号，所述环形振荡器可操作以根据数字代码字来调节输出时钟信号的频率；无线接口，其允许处理器与其他设备进行通信；以及显示单元。
在一个实施例中，处理器是具有多个处理核心的多核处理器，并且其中每个处理器核心包括电压下降检测器。在一个实施例中，PLL包括电荷泵，电荷泵可操作以接收数字代码字。在一个实施例中，PLL包括可操作以接收数字代码字的数字滤波器。在一个实施例中，电压下降检测器包括ADC。
提供了摘要，该摘要允许读者确定技术公开的本质和主旨。摘要的提交应理解为，其不用于限制权利要求的范围或含义。下面的权利要求书特此合并到发明详述部分中，每项权利要求都独立地作为单独的实施例。

Claims (20)

1.一种能够动态地适应电源变化的集成电路，所述集成电路包括：
电压下降检测器，其与电源节点耦合，所述电压下降检测器产生表示所述电源节点上的电压下降的特性的数字代码字；以及
锁相环，其与所述电源节点耦合，所述锁相环包括：
环形振荡器，其用于产生输出时钟信号，所述环形振荡器与所述电压下降检测器耦合以接收所述数字代码字，并且能操作以根据所接收的数字代码字来调节所述输出时钟信号的频率；以及
滤波器，其用于接收所述数字代码字，并根据所述数字代码字来调节所述滤波器的输出，其中，所述滤波器的输出由所述环形振荡器接收。
2.如权利要求1所述的集成电路，其中所述锁相环包括电荷泵，所述电荷泵能操作以接收所述数字代码字。
3.如权利要求2所述的集成电路，其中所述电荷泵包括多个晶体管，其中至少一个晶体管能够由所述数字代码字控制以调节所述电荷泵的输出的电流强度。
4.如权利要求1所述的集成电路，其中所述滤波器是数字滤波器。
5.如权利要求1所述的集成电路，其中所述滤波器的特征在于系数，其中一些系数由所述数字代码字来调节。
6.如权利要求1所述的集成电路，其中所述环形振荡器是电压受控型振荡器。
7.如权利要求6所述的集成电路，其中所述电压受控型振荡器包括多个延迟单元，每个所述延迟单元都包括接收所述数字代码字的晶体管。
8.如权利要求1所述的集成电路，其中所述环形振荡器是数字受控型振荡器。
9.如权利要求8所述的集成电路，其中所述数字受控型振荡器包括多个延迟单元，每个所述延迟单元都包括接收所述数字代码字的晶体管。
10.如权利要求1所述的集成电路，其中所述电压下降检测器包括模拟数字转换器。
11.一种能够动态地适应电源变化的装置，所述装置包括：
电源节点；
下降检测器，其与所述电源节点耦合，所述下降检测器产生表示所述电源节点的电压的特性的数字输出；以及
锁相环，其与所述电源节点耦合，所述锁相环包括：
环形振荡器，其用于产生输出时钟信号，所述环形振荡器与所述下降检测器耦合以接收所述数字输出，并且能操作以根据所接收的数字输出来调节所述输出时钟信号的频率；以及
滤波器，其用于接收所述数字输出，并根据所述数字输出来调节所述滤波器的输出，其中，所述滤波器的输出由所述环形振荡器接收。
12.如权利要求11所述的装置，其中所述锁相环是如下中的至少一种：
自偏压锁相环；
数字锁相环；或者
LC锁相环。
13.如权利要求11所述的装置，其中所述环形振荡器与所述电源节点耦合，并且其中所述环形振荡器是数字受控型振荡器。
14.如权利要求11所述的装置，其中所述锁相环包括与所述电源节点耦合的电荷泵，所述电荷泵接收数字输出。
15.如权利要求11所述的装置，其中所述滤波器是数字滤波器。
16.一种系统，包括：
存储器；
处理器，其与所述存储器耦合，所述处理器具有根据权利要求1至10中任一项所述的集成电路；
无线接口，其允许所述处理器与其它设备进行通信；以及
显示单元。
17.如权利要求16所述的系统，其中所述显示单元是触摸屏。
18.如权利要求16所述的系统，其中所述处理器是具有多个处理核心的多核处理器，并且其中每个处理器核心均包括电压下降检测器。
19.一种系统，包括：
存储器；
处理器，其与所述存储器耦合，所述处理器具有根据装置权利要求11至15中任一项所述的装置；
无线接口，其允许所述处理器与其它设备进行通信；以及
显示单元。
20.如权利要求19所述的系统，其中所述处理器是具有多个处理核心的多核处理器，并且其中每个处理器核心包括电压下降检测器。
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