TWI610533B - 頻率調整裝置以及調整頻率的方法 - Google Patents

Abstract

一種頻率調整裝置，包含一壓降偵測器以及一除頻器。該壓降偵測器比較該供應電壓以及一低限電壓以輸出一比較結果。其中，當該供應電壓大於該低限電壓時，該除頻器輸出該基礎時脈訊號除以一第一值以作為該結果時脈訊號。當該供應電壓小於該低限電壓時，該除頻器將該基礎時脈訊號除以一第二值作為該結果時脈訊號。

Description

頻率調整裝置以及調整頻率的方法

本發明是關於一種半導體晶片，更確切地說，本發明是關於一種可以調整頻率的半導體電路。

半導體晶片內可以實現複雜的數位電路系統。一般數位電路系統需要時脈訊號才可以進行同步的運算。隨著工業界對產品功能的要求越來越高，數位電路的時脈更需不斷的提升。這種要求在中央處理單元的部份也是很明顯。然而，要達到高速的時脈，首先供應數位電路系統的供應電壓必須要相對穩定。如果供應數位電路系統的供應電壓不穩定，很可能導致數位電路系統的延遲以及錯誤。然而，現實上外在的環境可能導致供應電壓產生不穩的狀況，例如連結晶片的電路板本身產生的雜訊，可能讓供應數位電路系統的電壓產生暫時性的電壓擾動或者下降。因此，對於晶片設計者而言，有需要設計一種可以對電壓的擾動或下降做快速反應的裝置，可以讓數位電路系統穩定工作而不出錯。

本發明之一目的在於提供一種頻率調整裝置，當供應電壓突然下降或不穩的時候可以快速對基礎時脈訊號降頻，以維持後方數位電路的正常運作。

本發明之另一目的在於提供一種頻率調整裝置，當對基礎時脈訊號進行降頻的時候可以抑制突波或雜訊。

本發明之另一目的在於提供一種頻率調整裝置，可以依據後方數位電路的關鍵路徑來彈性調整壓降偵測器的低限電壓。

依據本發明之一實施例，提供一種頻率調整裝置。該頻率調整裝置包含一壓降偵測器以及一除頻器。該壓降偵測器接收一供應電壓。該壓降偵測器比較該供應電壓以及一低限電壓以輸出一比較結果。該除頻器接收一基礎時脈訊號。該除頻器依據該比較結果輸出一結果時脈訊號。其中，當該供應電壓大於該低限電壓時，該除頻器輸出該基礎時脈訊號除以一第一值以作為該結果時脈訊號。當該供應電壓小於該低限電壓時，該除頻器將該基礎時脈訊號除以一第二值作為該結果時脈訊號。

依據本發明之另一實施例，提供一種頻率調整裝置。該頻率調整裝置包含一樣本數位電路模組、一延遲測試單元、一延遲狀態決定器以及一除頻器。該樣本數位電路模組接收一切換訊號以輸出一樣本數位電路模組輸出信號。該延遲測試單元包含一延遲單元以及一斥或運算單元。該延遲單元接收該樣本數位電路模組輸出信號並將該樣本數位電路模組輸出信號延遲至少一個週期。該斥或運算單元接收該樣本數位電路模組輸出信號以及該延遲之後的該樣本數位電路模組輸出信號以進行斥或運算並輸出一第一運算結果。該延遲狀態決定器接收該第一運算結果並輸出一除頻指示訊號。該除頻器接收該除頻指示訊號以決定一除頻數值。該除頻器將一基礎時脈訊號除以該除頻數值以輸出一結果時脈訊號。

依據本發明之另一實施例，提供一種除頻器。該除頻器包含一遮罩時脈產生器以及一除頻單元。該遮罩時脈產生器接收一基礎時脈訊號以及一降頻指示訊號。該降頻指示訊號包含一降頻起始脈衝以及一降頻結束脈衝。該遮罩時脈產生器輸出一遮罩時脈。該遮罩時脈在該降頻起始脈衝以及該降頻結束脈衝的期間抑制電位切換。該除頻單元包含複數個D型正反器。該些D型正反器以該遮罩時脈作為觸發輸入，該除頻單元輸出一結果時脈訊號。

依據本發明之另一實施例，提供一種在切換頻率期間抑制雜訊的方法。該方法包含下列步驟。首先，比較一供應電壓以及一低限電壓以輸出一比較結果。 接著，將該比較結果進行延遲至少一個基礎時脈訊號的週期以產生一第一比較結果延遲訊號。 再來，將該第一比較結果延遲訊號延遲至少一個基礎時脈訊號的週期以產生一第二比較結果延遲訊號。 然後，將該比較結果與該第二比較結果延遲訊號進行一斥或運算以產生一降頻指示訊號。該降頻指示訊號包含一降頻起始脈衝以及一降頻結束脈衝。 然後，將該降頻指示訊號與該基礎時脈訊號進行一斥或運算以產生一遮罩時脈。該遮罩時脈在該降頻起始脈衝以及該降頻結束脈衝的期間抑制該基礎時脈訊號的電位切換。 然後，依據該降頻指示訊號將該遮罩時脈進行降頻。

圖1A表示一個供應電壓暫時性不穩的狀態。供應一數位電路的供應電壓VDD有可能因為各種原因導致暫時性的電壓不穩或電壓下降。例如圖1A， 在時間t1以及時間t2的中間一段時間，供應電壓VDD產生下降以及不穩的狀況。圖1B表示針對供應電壓的變化在某一段時間進行降頻的示意圖。請參照圖1B，在一實施例中，在時間t1以及時間t2的中間一段時間，可以利用一頻率調整裝置將數位電路的時脈進行降頻。如此可以確保數位電路能夠正常運作，而不因為電壓的突降產生錯誤。除此之外，本發明的另一個目的是當偵測到供應電壓不穩的時候，時脈的頻率可以在極短的時間內進行降頻。

請參照圖2A，依據本發明的其中一實施例，一頻率調整裝置100包含一壓降偵測器101以及一除頻器104。該壓降偵測器101(voltage drop detector)接收一供應電壓102。該壓降偵測器101比較該供應電壓102以及一低限電壓(threshold voltage)以輸出一比較結果103。該除頻器104接收一基礎時脈訊號105。該除頻器104依據比較結果103輸出一結果時脈訊號106。其中，當該供應電壓102大於該低限電壓時，該除頻器104輸出基礎時脈訊號105以作為該結果時脈訊號106。當該供應電壓102小於該低限電壓時，該除頻器104將基礎時脈訊號105除頻以作為該結果時脈訊號106。該壓降偵測器101可以是一個比較器。該低限電壓可以有好幾組電壓可供選擇。 該結果時脈訊號可以供後面的數位電路624使用。該數位電路624可以是一個中央處理單元(CPU)。

在一些實施例中，請同時參照圖2B以及圖6，該頻率調整裝置100更包含一除頻訊號產生器107。該除頻訊號產生器107依據比較結果103產生一降頻指示訊號108。該降頻指示訊號108包含一降頻起始脈衝401以及一降頻結束脈衝402。

請同時參照圖2A，圖2B，圖5以及圖6，該除頻訊號產生器107接收來自該壓降偵測器101的比較結果103(SEL)。當該比較結果103為低準位的時候，表示該供應電壓102為正常。當該比較結果103為高準位的時候，代表該供應電壓102已經低於該低限電壓。此時需要即刻對基礎時脈訊號105進行降頻，以保障後面的數位電路不會出錯。

在一些實施例中，請同時參照圖2A，圖2B以及圖5，該除頻訊號產生器107包含一第一D型正反器501，一第二D型正反器502以及一斥或閘(XOR gate)503。該第一D型正反器501接收該比較結果103。該第一D型正反器501的輸出連接於該第二D型正反器502的輸入。該斥或閘503接收該比較結果103以及該第二D型正反器502的輸出以進行一斥或運算並輸出該降頻指示訊號108。

請參照圖5以及圖6，該第一D型正反器501將該比較結果103進行第一次延遲，產生一第一比較結果延遲訊號504(SEL_D)。接下來，該第二D型正反器將該第一比較結果延遲訊號504進行第二次延遲，產生一第二比較結果延遲訊號505(SEL_DD)。該第二比較結果延遲訊號505相對於該第一比較結果延遲訊號504多延遲了一個基礎時脈的週期。接下來，該斥或閘503接收該比較結果103以及該第二比較結果延遲訊號505進行斥或(XOR)運算，以產生該降頻指示訊號108。該降頻指示訊號108包含一降頻起始脈衝401以及一降頻結束脈衝402。

在一些實施例中，請同時參照圖2A，圖2B以及圖3，該除頻器104包含一遮罩時脈(mask clock)產生器301以及一除頻單元302。該遮罩時脈產生器301接收一基礎時脈訊號105以及一降頻指示訊號108。請參照圖6，該降頻指示訊號108包含一降頻起始脈衝401以及一降頻結束脈衝402。該遮罩時脈產生器301輸出一遮罩時脈303。該遮罩時脈303在該降頻起始脈衝401以及該降頻結束脈衝402的期間抑制電位切換。 該除頻單元302包含複數個D型正反器304以及305，該些D型正反器以該遮罩時脈303作為觸發輸入，該除頻單元303輸出一結果時脈訊號106。

在一些實施例中，該些D型正反器包含一第一D型正反器304以及一第二D型正反器305。該第一D型正反器304以該遮罩時脈303作為負緣觸發的輸入。該第二D型正反器305以該遮罩時脈303作為負緣觸發的輸入。該第一D型正反器304的輸出連接於該第二D型正反器305的輸入。在一些實施例中，該除頻器104更包含一反及閘306。該反及閘306接收該第一D型正反器304的輸出以及該第二D型正反器305的輸出進行一反及運算並輸出一反及運算結果307。該反及運算結果307輸入該第一D型正反器304。

請同時參照圖3以及圖4，該遮罩時脈產生器301可以是一個反及閘。將該降頻指示訊號108反相之後輸入該反及閘(NAND gate)，另外將該基礎時脈訊號105輸入該反及閘。該反及閘進行一個反及運算之後輸出該遮罩時脈303。該遮罩時脈303在該降頻起始脈衝401以及該降頻結束脈衝402的期間由於該反及運算的關係而處於低準位。也就是說，該遮罩時脈303在該降頻起始脈衝401以及該降頻結束脈衝402的期間抑制該基礎時脈訊號105的電位切換。接下來，對於該遮罩時脈303進行除頻以產生該結果時脈訊號106。因為該遮罩時脈303在該降頻起始脈衝401以及該降頻結束脈衝402的期間抑制該基礎時脈訊號105的電位切換，所以在後續的除頻程序中可以避免除頻開始以及結束瞬間的突波與雜訊。同時，從偵測到供應電壓異常到開始降頻只花了一個基礎時脈訊號的週期，其反應極為迅速。

請參照圖4與圖7，在一些實施例中，該結果時脈訊號106在該降頻起始脈衝401開始之前的頻率是該基礎時脈訊號105的1/2。在經過該降頻起始脈衝401之後，該結果時脈訊號106的頻率是該基礎時脈訊號105的1/3。請參照圖7，該基礎時脈訊號105在進入該樣本數位電路模組601之前已經降頻成為基礎時脈訊號105的1/2頻率。該除頻器607有兩種選擇，一種是將基礎時脈訊號105的頻率除以2，另一種是將基礎時脈頻率105除以3。因此，在正常情況下，該除頻器607會將該基礎時脈訊號105除以2並輸出成為該結果時脈訊號106。在該降頻起始脈衝401與該降頻結束脈衝402之間該除頻器607會將該基礎時脈訊號105除以3並輸出成為該結果時脈106。

依據本發明的另一實施例，請參照圖7，一種頻率調整裝置600包含一樣本數位電路模組601，一延遲測試單元621，一延遲狀態決定器606以及一除頻器607。該樣本數位電路模組601接收一切換訊號608以輸出一樣本數位電路模組輸出信號609。該延遲測試單元621包含一延遲單元604以及一斥或運算單元605。該延遲單元604接收該樣本數位電路模組輸出信號609並將該樣本數位電路模組輸出信號609延遲至少一個週期。該斥或運算單元605接收該樣本數位電路模組輸出信號609以及該延遲之後的該樣本數位電路模組輸出信號609以進行斥或運算並輸出一第一運算結果610。

如果該斥或運算單元605的輸出顯示該樣本數位電路模組輸出信號609以及該延遲之後的該樣本數位電路模組輸出信號609的高準位有重疊的部份，表示該樣本數位電路模組輸出信號609的延遲還不嚴重，因此可能不需要降頻。如果該斥或運算單元605的輸出顯示該樣本數位電路模組輸出信號609以及該延遲之後的該樣本數位電路模組輸出信號609的高準沒有重疊的部份，表示該樣本數位電路模組輸出信號609的延遲嚴重，這種情形可能就需要降頻。

該延遲狀態決定器606接收該運算結果610並輸出一除頻指示訊號611。 該除頻器607接收該除頻指示訊號611以決定一除頻數值。該除頻器607將一基礎時脈訊號105除以該除頻數值以輸出一結果時脈訊號106。

在一些實施例中，該樣本位電路模組601為第一樣本數位電路模組601，該頻率調整裝置600更包含一第二樣本數位電路模組602以及一第三樣本數位電路模組603。該第一樣本數位電路模組601的輸出連接於該第二樣本數為電路模組602的輸入，該第二樣本數位電路模組602的輸出連接於第三樣本數位電路模組603的輸入。 該第一樣本數位電路模組601可以是複製一段數位電路624中的關鍵路徑(critical path)。同樣的，該第二樣本數位電路模組602也可以是複製一段數位電路624中的關鍵路徑。該第三樣本數位電路模組603也可以是複製一段數位電路624中的關鍵路徑。

在一些實施例中，該延遲測試單元621為第一延遲測試單元621。該頻率調整裝置600更包含一第二延遲測試單元622以及一第三延遲測試單元623。該第二樣本數位電路模組602的輸出連接至該第二延遲測試單元622。該第三樣本數位電路模組603的輸出連接至第三延遲測試單元623。該第二樣本數位電路模組602輸出一第二樣本數位電路模組輸出信號613。該第三樣本數位電路模組603輸出一第三樣本數位電路模組輸出信號614。

在一些實施例中，該第二延遲測試單元622包含一延遲單元615以及一斥或運算單元616。該延遲單元615接收該第二樣本數位電路模組輸出信號613並將該第二樣本數位電路模組輸出信號613延遲至少一個週期。該斥或運算單元616接收該第二樣本數位電路模組輸出信號613以及延遲之後的該第二樣本數位電路模組輸出信號613以進行斥或運算並輸出一第二運算結果619。

在一些實施例中，該第三延遲測試單元623包含一延遲單元617以及一斥或運算單元618。該延遲單元617接收該第三樣本數位電路模組輸出信號614並將該第三樣本數位電路模組輸出信號614延遲至少一個週期。該斥或運算單元618接收該第三樣本數位電路模組輸出信號614以及延遲之後的該第三樣本數位電路模組輸出信號614以進行斥或運算並輸出一第三運算結果620。 在一些實施例中，該延遲狀態決定器606為一多工器。該多工器更接收該第二運算結果619以及該第三運算結果620以輸出該除頻指示訊號611。該第二延遲測試單元622與該第三延遲測試單元623的運作與該第一延遲測試單元621雷同，於此不再贅述。

上述第一運算結果610，第二運算結果619以及第三運算結果620可以用於選擇不同的低限電壓供壓降偵測器101使用。如果關鍵路徑很長，對壓降可能就要更細膩控制，可以利用第三運算結果620以選擇一個比較高的低限電壓。如果關鍵路徑很短，對壓降可能就不需要太細膩控制，可以利用第一運算結果610選擇一個比較低的低限電壓就可以了。本技術領域人士當知前述之延遲測試單元、延遲單元斥或運算單元可以數位電路實現，其實施細節於此不再贅述。

依據本發明的另一實施例，請參照圖2以及圖7，一頻率調整裝置100包含一壓降偵測器101以及一除頻器104。該壓降偵測器101接收一供應電壓102。該壓降偵測器101比較該供應電壓102以及一低限電壓以輸出一比較結果103。該除頻器104接收一基礎時脈訊號105。該除頻器104依據該比較結果103輸出一結果時脈訊號106。其中，當該供應電壓102大於該低限電壓時，該除頻器104輸出該基礎時脈訊號105除以一第一值以作為該結果時脈訊號106。當該供應電壓102小於該低限電壓時，該除頻器104將該基礎時脈訊號105除頻以一第二值作為該結果時脈訊號106。在一些實施例中，該第一值為2，該第二值為3。在一些實施例中該第一值位1，該第二值為2。當該第一值為1的時候，不需要除頻，可以直接以該基礎時脈訊號105作為結果時脈訊號106輸出。

請參照圖6以及圖8，依據本發明的其中一實施例，揭露了一種在切換頻率期間抑制雜訊的方法，該方法包含下列步驟。 首先，比較一供應電壓102以及一低限電壓102以輸出一比較結果103(步驟 S801)。 接著，將該比較結果103進行延遲以產生一第一比較結果延遲訊號504(步驟 S802)。 再來，將該第一比較結果延遲訊號504延遲至少一個基礎時脈訊號105的週期以產生一第二比較結果延遲訊號505(步驟 S803)。 然後，將該比較結果103與該第二比較結果延遲訊號505進行一斥或運算以產生一降頻指示訊號108(步驟 S804)。該降頻指示訊號108包含一降頻起始脈衝401以及一降頻結束脈衝402。 然後，將該降頻指示訊號108的反相訊號與該基礎時脈訊號105進行一斥或運算以產生一遮罩時脈303(步驟 S805)。該遮罩時脈303在該降頻起始脈衝401以及該降頻結束脈衝402的期間抑制該基礎時脈訊號105的電位切換。 然後，依據該降頻指示訊號108將該遮罩時脈303進行降頻(步驟 S806)。 其中這些步驟可以不用依照固定的順序。有些步驟之間可以互相調換順序，只要達成的功效是相同的即可。

以上所述僅為本發明的諸多實施例，不能以某一實施例之特殊做法限定本發明的專利申請範圍，本發明之申請專利範圍當以發明申請專利範圍之內所記載文字為準。

101‧‧‧壓降偵測器

102‧‧‧供應電壓

103‧‧‧比較結果

104‧‧‧除頻器

105‧‧‧基礎時脈訊號

106‧‧‧結果時脈訊號

107‧‧‧除頻訊號產生器

108‧‧‧降頻指示訊號

301‧‧‧遮罩時脈產生器

302‧‧‧除頻單元

303‧‧‧遮罩時脈

304‧‧‧正反器

305‧‧‧正反器

306‧‧‧反及閘

307‧‧‧反及運算結果

401‧‧‧降頻起始脈衝

402‧‧‧降頻結束脈衝

501‧‧‧第一D型正反器

502‧‧‧第二D型正反器

503‧‧‧斥或閘

504‧‧‧第一比較結果延遲訊號

505‧‧‧第二比較結果延遲訊號

601‧‧‧第一樣本數位電路模組

602‧‧‧第二樣本數位電路模組

603‧‧‧第三樣本數位電路模組

604‧‧‧第一延遲單元

605‧‧‧第一斥或運算單元

606‧‧‧延遲狀態決定器

607‧‧‧除頻器

608‧‧‧切換訊號

609‧‧‧第一樣本數位電路模組輸出信號

610‧‧‧第一運算結果

611‧‧‧除頻指示訊號

613‧‧‧第二樣本數位電路模組輸出信號

614‧‧‧第三樣本數位電路模組輸出信號

615‧‧‧延遲單元

616‧‧‧斥或運算單元

617‧‧‧延遲單元

618‧‧‧斥或運算單元

619‧‧‧第二運算結果

620‧‧‧第三運算結果

621‧‧‧第一延遲測試單元

622‧‧‧第二延遲測試單元

623‧‧‧第三延遲測試單元

624‧‧‧數位電路

S 801， S 802，S 803，S 804，S 805，S 806‧‧‧步驟

［圖1A］表示一個供應電壓暫時性不穩的狀態； ［圖1B］表示針對供應電壓的變化在某一段時間進行降頻的示意圖； ［圖2A］表示一頻率調整裝置的一實施例； ［圖2B］表示一頻率調整裝置的另一實施例； ［圖3］表示一除頻器的實施例； ［圖4］表示一降頻指示訊號的相關波形圖； ［圖5］表示一除頻訊號產生器的實施例； ［圖6］表示產生一降頻指示訊號的相關訊號波形圖； ［圖7］表示一頻率調整裝置的一實施例；以及 ［圖8］表示在切換頻率期間抑制雜訊的方法的流程圖。

101‧‧‧壓降偵測器

102‧‧‧供應電壓

103‧‧‧比較結果

104‧‧‧除頻器

105‧‧‧基礎時脈訊號

106‧‧‧結果時脈訊號

107‧‧‧除頻訊號產生器

108‧‧‧降頻指示訊號

624‧‧‧數位電路

Claims (17)

1. 一種頻率調整裝置，包含：一壓降偵測器，該壓降偵測器接收一電源供應電壓，該壓降偵測器比較該電源供應電壓以及一低限電壓以輸出一比較結果，該比較結果反映該電源供應電壓之一壓降是否大於一臨界值；以及一除頻器，該除頻器接收一基礎時脈訊號，該除頻器依據該比較結果輸出一結果時脈訊號；其中，當該電源供應電壓大於該低限電壓時，該除頻器輸出該基礎時脈訊號除以一第一值以作為該結果時脈訊號，當該電源供應電壓小於該低限電壓時，該除頻器將該基礎時脈訊號除以一第二值作為該結果時脈訊號，該第一值小於該第二值。
2. 如申請專利範圍第1項之頻率調整裝置，更包含一除頻訊號產生器，該除頻訊號產生器依據該比較結果產生一降頻指示訊號，該降頻指示訊號包含一降頻起始脈衝以及一降頻結束脈衝。
3. 如申請專利範圍第2項之頻率調整裝置，其中該除頻訊號產生器包含一第一D型正反器，一第二D型正反器以及一斥或閘，該第一D型正反器接收該比較結果，該第一D型正反器的輸出連接於該第二D型正反器的輸入，該斥或閘接收該比較結果以及該第二D型正反器的輸出以進行一斥或運算並輸出該降頻指示訊號。
4. 如申請專利範圍第1項之頻率調整裝置，其中該除頻器包含：一遮罩時脈產生器，該遮罩時脈產生器接收該基礎時脈訊號以及一降頻指示訊號，該降頻指示訊號包含一降頻起始脈衝以及一降頻結束脈衝，該遮罩時脈 產生器輸出一遮罩時脈，該遮罩時脈在該降頻起始脈衝以及該降頻結束脈衝的期間抑制電位切換；以及一除頻單元，該除頻單元包含複數個D型正反器，該些D型正反器以該遮罩時脈作為觸發輸入，該除頻單元輸出該結果時脈訊號。
5. 如申請專利範圍第1項之頻率調整裝置，其中該第一值為2，該第二值為3。
6. 一種頻率調整裝置，包含：一樣本數位電路模組，該樣本數位電路模組接收一切換訊號以輸出一樣本數位電路模組輸出信號；一延遲測試單元，接收該樣本數位電路模組輸出信號並將該樣本數位電路模組輸出信號延遲至少一個週期，且接收該樣本數位電路模組輸出信號以及該延遲之後的該樣本數位電路模組輸出信號以進行斥或運算並輸出一第一運算結果；一延遲狀態決定器，該延遲狀態決定器接收該第一運算結果並輸出一除頻指示訊號；以及一除頻器，該除頻器接收該除頻指示訊號以決定一除頻數值，該除頻器將一基礎時脈訊號除以該除頻數值以輸出一結果時脈訊號。
7. 如申請專利範圍第6項之頻率調整裝置，其中該延遲測試單元更包含一延遲單元以及一斥或運算單元。
8. 如申請專利範圍第6項之頻率調整裝置，其中該樣本數位電路模組為一第一樣本數位電路模組，該頻率調整裝置更包含一第二樣本數位電路模組以及一第三樣本數位電路模組，該第一樣本數位電路模組的輸出連接於該第二 樣本數為電路模組的輸入，該第二樣本數位電路模組的輸出連接於該第三樣本數位電路模組的輸入。
9. 如申請專利範圍第8項之頻率調整裝置，其中該延遲測試單元更包含一延遲單元以及一斥或運算單元，該延遲測試單元為第一延遲測試單元，該延遲單元為第一延遲單元，該斥或運算單元為第一斥或運算單元，該頻率調整裝置更包含一第二延遲測試單元以及一第三延遲測試單元，該第二樣本數位電路模組的輸出連接至該第二延遲測試單元，該第三樣本數位電路模組的輸出連接至該第三延遲測試單元，該第二樣本數位電路模組輸出一第二樣本數位電路模組輸出信號，該第三樣本數位電路模組輸出一第三樣本數位電路模組輸出信號。
10. 如申請專利範圍第9項之頻率調整裝置，其中該第二延遲測試單元包含一第二延遲單元以及一第二斥或運算單元，該第二延遲單元接收該第二樣本數位電路模組輸出信號並將該第二樣本數位電路模組輸出信號延遲至少一個週期，該第二斥或運算單元接收該第二樣本數位電路模組輸出信號以及延遲之後的該第二樣本數位電路模組輸出信號以進行斥或運算並輸出一第二運算結果。
11. 如申請專利範圍第10項之頻率調整裝置，其中該第三延遲測試單元包含一第三延遲單元以及一第三斥或運算單元，該第三延遲單元接收該第三樣本數位電路模組輸出信號並將該第三樣本數位電路模組輸出信號延遲至少一個週期，該第三斥或運算單元接收該第三樣本數位電路模組輸出信號以及延遲之後的該第三樣本數位電路模組輸出信號以進行斥或運算並輸出一第三運算結果。
12. 如申請專利範圍第11項之頻率調整裝置，該延遲狀態決定器為一多工器，該多工器更接收該第二運算結果以及該第三運算結果以輸出該除頻指示訊號。
13. 一種除頻器，包含：一遮罩時脈產生器，該遮罩時脈產生器接收一基礎時脈訊號以及一降頻指示訊號，該降頻指示訊號包含一降頻起始脈衝以及一降頻結束脈衝，該遮罩時脈產生器輸出一遮罩時脈，該遮罩時脈在該降頻起始脈衝以及該降頻結束脈衝的期間抑制電位切換；以及一除頻單元，該除頻單元包含複數個D型正反器，該些D型正反器以該遮罩時脈作為觸發輸入，該除頻單元輸出一結果時脈訊號。
14. 如申請專利範圍第13項之除頻器，其中該些D型正反器包含一第一D型正反器以及一第二D型正反器，該第一D型正反器以該遮罩時脈作為負緣觸發的輸入，該第二D型正反器以該遮罩時脈作為負緣觸發的輸入，該第一D型正反器的輸出連接於該第二D型正反器的輸入。
15. 如申請專利範圍第14項之除頻器，更包含一反及閘，該反及閘接收該第一D型正反器的輸出以及該第二D型正反器的輸出進行一反及運算並輸出一反及運算結果，該反及運算結果輸入該第一D型正反器。
16. 一種在切換頻率期間抑制雜訊的方法，包含：比較一供應電壓以及一低限電壓以輸出一比較結果；將該比較結果進行延遲以產生一第一比較結果延遲訊號；將該第一比較結果延遲訊號延遲至少一個基礎時脈訊號的週期以產生一第二比較結果延遲訊號； 將該比較結果與該第二比較結果延遲訊號進行一斥或運算以產生一降頻指示訊號，該降頻指示訊號包含一降頻起始脈衝以及一降頻結束脈衝；將該降頻指示訊號與該基礎時脈訊號進行一斥或運算以產生一遮罩時脈，該遮罩時脈在該降頻起始脈衝以及該降頻結束脈衝的期間抑制該基礎時脈訊號的電位切換；以及依據該降頻指示訊號將該遮罩時脈進行降頻。
17. 一種頻率調整裝置，包含：一壓降偵測器，該壓降偵測器接收一電源供應電壓，該壓降偵測器比較該電源供應電壓以及一低限電壓以輸出一比較結果，該比較結果反映該電源供應電壓之一壓降是否大於一臨界值；以及一除頻器，該除頻器接收一基礎時脈訊號，該除頻器依據該比較結果輸出一結果時脈訊號；其中，當該電源供應電壓大於該低限電壓時，該除頻器輸出該基礎時脈訊號以作為該結果時脈訊號，當該電源供應電壓小於該低限電壓時，該除頻器將該基礎時脈訊號除頻以作為該結果時脈訊號。