CN105683855B

CN105683855B - 用于扩展电路频率范围并且用于超频或降频的装置及方法

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Publication number: CN105683855B
Application number: CN201380080530.5A
Authority: CN
Inventors: S·穆苏努里; J·R·拉佩他; M·L·埃尔津加; Y·M·帕克; R·R·富尔顿
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-12-03
Filing date: 2013-12-03
Publication date: 2019-07-12
Anticipated expiration: 2033-12-03
Also published as: US20190220054A1; KR101894868B1; WO2015084335A1; CN105683855A; US10712768B2; KR20160058897A; US20160266603A1; US10185349B2

Abstract

描述了一种用于超频或降频的装置，所述装置包括：具有反馈分频器的锁定环(例如，锁相环或锁频环)，所述锁定环用于接收参考时钟并且用于将所述参考时钟与从所述反馈分频器输出的反馈时钟进行比较，并且用于产生输出时钟；耦合到所述锁定环的后锁定环分频器，所述后锁定环分频器用于接收所述输出时钟并且用于为其它逻辑单元产生基时钟；以及控制逻辑，所述控制逻辑用于调整分别用于所述反馈分频器和所述后锁定环分频器的第一分频器比率和第二分频器比率，以对所述基时钟进行超频或降频，使得所述锁定环在超频或降频的同时保持锁定。

Description

用于扩展电路频率范围并且用于超频或降频的装置及方法

背景技术

平台超频解决方案为高端桌面和服务器处理器产品提供了性能增强。超频是通过调整系统参数来使计算机或部件比由制造商规定的时钟频率更快地操作的过程。超频解决方案的关键要素为用于处理器内核(例如，在多核处理器中)和存储器控制器的低抖动可超频基时钟。例如，基时钟的频率从100MHz缓慢增大直至平台达到它的发热和操作限制。然后在该提高了的基时钟频率下重启平台以实现性能改善。

典型地，使用基于LC振荡器的锁相环(PLL)来生成该基时钟，然后， PLL为相位插值器或延迟锁定链电路提供多个高频时钟相位，以实现超频特征。在平台的非超频操作期间，这样的实施方式耗用伴随着功率代价(即，泄漏和有功功率)的大的硅占用面积。基于环形振荡器的PLL还用于生成可超频基时钟，但是这些实施方式通常给出非常不好的时钟抖动性能。

附图说明

根据以下给出的具体实施方式并且根据本公开内容的各实施例的附图，将更充分地理解本公开内容的实施例，然而，这不应被视为将本公开内容限制为特定实施例，而是仅为了说明和理解。

图1图示了根据本公开内容的一个实施例的带有处理器的系统，处理器具有可操作用于在不重新启动PLL的情况下以单调方式超频或降频的锁相环(PLL)。

图2图示了根据本公开内容的一个实施例的用于在不重新启动PLL的情况下对基时钟进行超频或降频的PLL以及相关联的逻辑。

图3A图示了根据本公开内容的一个实施例的示出图2的PLL的数字控制振荡器(DCO)随着平滑超频的输出的绘图。

图3B图示了根据本公开内容的一个实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图。

图3C图示了根据本公开内容的另一实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图。

图4图示了根据本公开内容的一个实施例的边沿检测电路。

图5图示了根据本公开内容的一个实施例的由图1的控制逻辑执行的用于在不重新启动PLL的情况下以单调方式对基时钟进行平滑超频或降频并且用于扩展基时钟的频率范围的方法的流程图。

图6图示了根据本公开内容的一个实施例的增大基时钟的频率范围的斜跃超频的固件(FW)编程序列。

图7为根据本公开内容的一个实施例的具有可操作用于在不重新启动 PLL的情况下以单调方式超频或降频的PLL的智能设备或计算机系统或 SoC(片上系统)。

具体实施方式

实施例描述了用于超频或降频的装置。在一个实施例中，该装置包括：具有反馈分频器的锁定环(例如，锁相环(PLL)或锁频环(FLL))。在一个实施例中，锁定环接收参考时钟(Ref时钟)并且将其与从反馈分频器输出的反馈时钟(FB时钟)进行比较，并且生成输出时钟。在一个实施例中，该装置包括耦合到锁定环的后锁定环分频器以接收输出时钟并且用于为其它逻辑单元生成基时钟。在一个实施例中，该装置包括控制逻辑以调整分别用于反馈分频器和后锁定环分频器的第一和第二分频器比率，用于对基时钟进行超频或降频使得锁定环在超频或降频时保持锁定。

在一个实施例中，该装置提供了扩展基于LC振荡器的数字PLL(例如， LCPLL)在宽范围(例如，50％或更大)超频应用中的使用的方式。在一个实施例中，超频特征集成到基于LC振荡器的数字PLL以及后分频器中，并且不再需要诸如相位插值器和/或延迟锁定环(DLL)的额外电路。实施例可操作用于增大LCPLL的超频范围，并且提供可替代基于环形振荡器的 PLL的低抖动PLL。在一个实施例中，控制单元提供合适的固件(FW)钩体以更容易地从操作系统(OS)或软件层控制和/或访问超频或降频的特征。

在以下描述中，将讨论很多细节，以提供对本公开内容的实施例的更详尽的解释。但是，对于本领域的技术人员将显而易见的是，可以在不需要这些具体细节的情况下来实践本公开内容的实施例。在其它情况下，通过块图的形式而非以细节示出了公知的结构和设备，以避免模糊本公开内容的实施例。

注意，在所述实施例的对应附图中，采用线表示信号。某些线可以较粗，以指示较多的构成信号路径，和/或在一个或多个末端具有箭头，以指示主信息流方向。这样的指示并非旨在限制性的。相反，结合一个或多个示例性实施例线用于促进对电路或逻辑单元的更容易的理解。任何被表示的如通过设计需要或偏好所指定的信号都可以实际上包括一个或多个可以沿任一方向传播并且可以采用任何适合类型的信号方案来实施的信号。

在说明书中通篇采用的以及在权利要求中采用的术语“连接”指代被连接的东西之间的直接电气连接，而没有任何中间设备。术语“耦合”要么指代所连接的东西之间的直接电连接，要么指代通过一个或多个无源或有源中间设备的间接连接。术语“电路”指代一个或多个被布置为彼此协作以提供期望功能的无源和/或有源部件。术语“信号”指代至少一个电流信号、电压信号或数据/时钟信号。单数冠词的含义包括复数参考。“中” 的含义包括“中”和“上”。

术语“缩放”通常是指使设计(原理图和布局)从一种工艺技术转换到另一种工艺技术。术语“缩放”通常是指在相同的技术节点内缩小布局和设备。术语“缩放”还可以指相对于另一参数(例如，电源电平)调整 (例如，放慢)信号频率。术语“大体上”、“接近”、“大约”、“近乎”以及“约”通常是指处于目标值的+/-20％内。

除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词来描述共同对象，只是表明正在参考同类对象的不同实例，而不是旨在暗示如此描述的对象必须时间地、空间地、排列地或者任何其它方式处于给定顺序。

为了实施例的目的，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体(bulk)端子。晶体管还包括三栅极和FinFet 晶体管、栅极全环绕圆柱形晶体管或者其它实现晶体管的功能的器件，例如，碳纳米管或电子自旋器件。源极和漏极端子可以是等同的端子，并且在本文中可互换使用。本领域的技术人员将认识到在不背离本公开内容的范围的情况下可以采用其它晶体管，例如，双极结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”是指n型晶体管(例如，NMOS、NPN BJT等)，并且术语“MP”是指p型晶体管(例如，PMOS、 PNP BJT等)。

图1图示了根据本公开内容的一个实施例的带有处理器的系统100，处理器具有可操作用于在不重新启动PLL的情况下以单调方式超频或降频的 PLL。在一个实施例中，系统100包括操作系统101、处理器102以及存储器103。在一个实施例中，处理器102包括PLL104、后分频器105、控制逻辑106、输入-输出(I/O)107以及I/O PLL 108。为了不模糊实施例，处理器102的许多部件未被示出。处理器102可以是数字信号处理器(DSP)、通用微处理器(CPU)、专用集成电路(ASIC)或任何其它处理器。

在一个实施例中，PLL 104接收来自外部源(例如，晶体振荡器)的 Ref时钟，并且生成锁相或锁频输出时钟。在一个实施例中，输出时钟被生成基时钟的后分频器105下除或上乘。在一个实施例中，基时钟被时钟分配网络分配到处理器102的其它部分。在一个实施例中，基时钟被I/O PLL 108用作参考时钟以生成用于I/O 107的I/O时钟。例如，与I/O107中的I/O 传送器兼容的双倍数据速率(DDR)4可以使用I/O时钟进行操作以与存储器103通信。

在一个实施例中，操作系统101为可操作用于访问和控制控制逻辑106 的寄存器的任何已知操作系统。在该实施例中，控制逻辑106用于控制基时钟的超频和/或降频，并且这样的控制可以被操作系统101管理。在一个实施例中，控制逻辑106可操作用于在其开始改变PLL 104的分频器比率 (在这里也被称作第一分频器比率)之前保存(或存储)PLL104的正常操作条件或参数。在一个实施例中，控制逻辑106还可操作用于调整后分频器105的分频器比率(在这里也被称作第二分频器比率)。尽管实施例参考PLL 104被解释，但是也可适用于锁频环(FLL)。

在一个实施例中，当操作系统101向控制逻辑106指示基时钟将被超频时，控制逻辑106获取PLL 104锁定时的操作条件或参数的快照。在一个实施例中，快照被保存在可被操作系统101访问的寄存器中。在一个实施例中，参数包括用于控制PLL 104的振荡器的振荡频率的数字编码、滤波器系数等。

在一个实施例中，控制逻辑106然后增大PLL 104的反馈分频器的分频器比率，以采用PLL不失锁的方式来增大输出时钟的频率。在这样的实施例中，非常缓慢地(例如，以毫秒计)，即，以小的增量，改变PLL 104 的反馈分频器的分频器比率。例如，分频器比率变化比PLL 104的带宽变化慢十倍至百倍。在一个实施例中，随着输出时钟频率变化，基时钟频率跟踪频率变化并且也变化。在一个实施例中，一旦输出时钟达到新的频率水平，那么控制逻辑106缓慢地改变后分频器105的分频器比率以将基时钟的频率增大为超过其被后分频器105的先前分频器比率设定的先前限制。在一个实施例中，通过分频器比率的变化足够缓慢地改变了基时钟的频率，使得将基时钟用作参考时钟的后续PLL不失锁。

图2图示了根据本公开内容的一个实施例的具有用于在不重新启动 PLL的情况下对基时钟进行超频或降频的PLL(例如，104)以及相关联的逻辑(例如，后分频器105、控制逻辑106等)的装置200。要指出的是，图2的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

在一个实施例中，PLL 104包括时间数字转换器(TDC)201、环路滤波器和/或控制器202、DCO 203以及反馈分频器204(也被称作第一分频器)。在一个实施例中，PLL 104为数字PLL。在一个实施例中，TDC接收Ref时钟和Fb时钟以生成TDCCOUNT(即，相位误差)，其指示DCO 203应该增大它的振荡频率、降低它的振荡频率还是保持它的振荡频率不变。在一个实施例中，环路滤波器和/或控制器202生成数字编码(编码)，其用于设定DCO 203的振荡频率。在一个实施例中，环路滤波器202对TDC 201的输出上的任何噪声进行滤波。在一个实施例中，环路滤波器202为数字滤波器并且其带宽通过滤波器系数可控。在一个实施例中，DCO 203为 LC-DCO并且根据编码生成输出时钟，即，输出时钟的频率随着编码的变化而变化。在一个实施例中，反馈分频器204接收来自控制逻辑106的第一分频器比率，并且对输出时钟进行分频以生成Fb时钟。

在一个实施例中，控制逻辑106可操作用于控制和/或保存环路滤波器 202的滤波器设定。例如，控制逻辑106保存环路滤波器202的滤波器系数。在一个实施例中，控制逻辑106可操作用于控制和/或保存用于DCO 203的编码。在一个实施例中，控制逻辑106还可操作用于监控输出时钟、Fb时钟以及基时钟的频率和时序特性。在一个实施例中，控制逻辑106可操作用于控制和/或保存用于反馈分频器204的第一分频器比率。在一个实施例中，控制逻辑106可操作用于控制和/或保存用于后分频器105的第二分频器比率。在一个实施例中，控制逻辑106在其自身中包括或者访问存储PLL 104的操作条件或参数的寄存器。在一个实施例中，操作系统101可操作用于访问这些寄存器。

参考例如对基时钟进行超频以增大处理器的处理速度，解释以下实施例。相同概念可以用于例如对基时钟进行降频以节省功耗。

在一个实施例中，控制逻辑106获取PLL 104的基线“快照”。例如，一旦数字PLL104初始锁相在标称/基频率，就将滤波器系数、环路滤波器 202的积分分量以及电容组编码(对于LC-DCO)存储在存储元件中。这些存储的(“快照”)值一起提供了与DCO 203对应的标称频率。

在一个实施例中，控制逻辑106在保存了PLL 104的快照之后开始平滑超频的过程。在一个实施例中，控制逻辑106通过更新第一分频器比率来缓慢地增大PLL 104的输出时钟的频率。在一个实施例中，反馈分频器 203为分数分频器。在这样的实施例中，控制逻辑106以PLL 104保持锁定的方式来更新分数反馈分频器比率。参考图3A来描述DCO 203在平滑超频期间的操作。

再参考图2，在一个实施例中，用于后分频器105(运行于PLL输出时钟上以生成用于平台的基时钟)的第二分频器比率被控制逻辑106保持恒定，同时输出时钟频率增大。在一个实施例中，以非常小的步长(例如， 0.10或更小的步长)来增大反馈分频器比率(即，第一分频器比率)。在一个实施例中，一旦PLL 104跟踪新的第一分频器比率，PLL 104就经由另一寄存器向控制逻辑106提供更新就绪指示。在一个实施例中，该更新就绪指示可被操作系统101访问。

在一个实施例中，控制逻辑106还跟踪这些比率更新(即，更新到第一和第二分频器比率)，并且提供相继的编码之间的平滑过渡。在这样的实施例中，分数比率更新和平滑编码变化一起允许了平滑超频。例如，平滑超频可以在最高为基于LC的DCO的标称频率的50％(被电容组范围限制)的频率下发生，并且适合于相位跟踪应用。

图3A图示了根据本公开内容的一个实施例的示出在基时钟的超频期间图2的DCO频率(即，输出时钟)的配置以及基时钟的频率范围扩展的斜跃的绘图。要指出的是，图3A的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

绘图300示出了三个波形——301至303。从顶部开始的第一波形301 为精编码变化。从顶部开始的第二波形302为粗编码。从顶部开始的第三波形303为DCO频率。用于控制DCO 203的编码包括精编码和粗编码。精编码为粗编码窗口内的小步长。在一个实施例中，精编码控制LC-DCO 中的电容器的较低层次而粗编码控制LC-DCO中的电容器的较高层次。例如，与当精编码变化时相比，当粗编码变化时，LC-DCO的电容变化较大的量。LC-DCO中的电容的变化改变LC-DCO的振荡频率。

在一个实施例中，当第一分频器比率变化小的步时，环路滤波器和/或控制器202观察到TDC 201的输出的非常小的变化，并且因此引起精编码中的小步长变化，如波形301所示。随着精编码变化，DCO频率变化，其被波形303示出。在一个实施例中，当精编码达到其粗编码窗口中的边界时，粗编码被控制器202允许变化到下一粗编码。当精编码达到粗编码窗口的边界时，到下一粗编码的变化实际上为与先前步骤的电容编码相同的电容编码。在这样的实施例中，DCO频率在精步长变化的时间段内保持恒定，如波形303所示。随着时间，精编码和粗编码两者继续更新以缓慢地 (例如，以毫秒计)增大DCO频率(即，输出时钟的频率)以达到基于更新的第一分频器比率的目标频率。

再参考图2，在一个实施例中，随着输出时钟频率增大，基时钟频率增大。在一个实施例中，在输出时钟达到期望频率之后，控制逻辑106更新第二分频器比率以扩展基时钟的频率范围，即，斜跃超频。在这样的实施例中，控制逻辑106监控输出时钟的频率并且当确定该频率已经达到基于更新的第一分频器比率的目标频率时，那么控制逻辑106更新第二分频器比率。在这样的实施例中，基时钟被允许使用更新的第二分频器比率以连续单调的方式在频率上增大，使得随后的PLL(例如，PLL 108)在基时钟频率变化时保持锁定。在一个实施例中，第二分频器比率为整数比率而第一分频器比率为分数或整数。

在一个实施例中，所存储的代表PLL 104的基(或标称频率)的积分和编码分量或参数被控制逻辑106再施加于PLL 104。在一个实施例中，连同到后分频器105的同步分频器比率更新，存储的“快照”被控制逻辑106 再施加，即，先前存储的第一分频器比率与用于后分频器105的更新的第二分频器比率被同步地施加到反馈分频器204。在这样的实施例中，将输出时钟的频率减小回其标称频率，而同时增大第二分频器比率使得基时钟的频率不变，即：

N_FBDIV_TOP/N_PDDIV_TOP＝N_FBDIV_BASE/N_PDDIV_BASE，其中，“TOP”指示频率跃升之前的比率，而“BASE”指代频率跃升之后的比率。

图3B图示了根据本公开内容的一个实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图320。要指出的是，图3B的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

绘图320示出了四个波形——321至324。从顶部开始的第一波形为波形321，其为边沿检测电路(参考图4描述)的输出。再参考图3B，在一个实施例中，边沿检测电路的输出指示Fb时钟与基时钟边沿何时对齐。在一个实施例中，波形321中的脉冲指示Fb时钟与基时钟边沿何时对齐。在这样的实施例中，在预定数目的基时钟周期之后，控制逻辑106执行频率跃升操作，其中，先前存储的快照再施加到PLL 104，如上讨论。

从顶部开始的第二波形322为时域中的DCO时钟频率(即，输出时钟)。波形322还可以被分析为作为第一分频器比率。波形的较低平坦区为在PLL 104锁定在正常操作时输出时钟的标称或基频率。在该区，第一分频器比率固定，即，恒定。当在保持第二分频器比率恒定的同时更新第一分频器比率时，观察到倾斜的输出时钟频率。参考图3A示出输出时钟的放大版本。再参考图3B，波形322的较高平坦区为TOP频率，其为根据更新的第一分频器比率实现的目标频率。

在一个实施例中，在基时钟的预定边沿后，控制逻辑106将存储的快照参数再施加回PLL 104，使得它可以以相同标称基频率操作。波形322 中的第二锯齿波示出了输出时钟频率步进回到标称频率。在另一实施例中，在基时钟的预定边沿之后，控制逻辑106将存储的快照参数的调整版本再施加回PLL 104，使得它可以以稍高于标称基频率的频率操作，如参考图 3C所讨论。在这样的实施例中，基时钟的频率增大但是该增量的步长足够小使得PLL 104保持锁相。

再参考图3B，在一个实施例中，为了达到用于同步比率更新的Fb时钟和基时钟边沿的定期对齐，将N_FBDIV_TOP取整到最近的整数，而 N_FBDIV_BASE被控制逻辑106选择为固定整数。这里，“N_FBDIV_TOP” 为用于实现比输出时钟的标称频率高的目标频率的第一分频器比率，并且 “N_FBDIV_BASE”为用于输出时钟的标称频率的第一分频器比率。在这样的实施例中，该取整引起周期间基时钟抖动(其可以针对DCO稳定时间被优化)，表示为：

N_PDDIV_TOP(l/N_FBDIV_TOP－l/ROUND(N_FBDIV_TOP))/Fref，其中，Fref是输入到PLL 104的Ref时钟的频率，并且，其中， “N_PDDIV_TOP”是用于实现基时钟的超频频率的第二分频器比率。在一个实施例中，使用跃升之前的所选择的第一分频器比率(即，ROUND (N_FBDIV_TOP))，Fb时钟(即，FBCLK)以及基时钟上升沿对齐每个Fb时钟周期(即，Fbcycles)，其被表示为：

Fbcycles＝LCM(N_PDDIV_TOP，ROUND(N_FBDIV_TOP))/ROUND (N_FBDIV_TOP)FBCLK

周期，其中“LCM”为最小公倍数。

在一个实施例中，在波形322的输出时钟频率倾斜的TOP区，一旦Fb 时钟和基时钟边沿之间的第一对齐被边沿对齐电路检测到，该周期数就可以被控制逻辑106使用以为DCO 203、反馈分频器204和后分频器105比率更新做准备。实施例将超频的范围扩展至充分超过用于非相位跟踪应用的标称频率的50％。

从顶部开始的第三波形323示出了后分频器比率变化(即，第二分频器比率的变化)。在该示例中，第二分频器比率在波形322的第一和第二锯齿波形之间从36变化到32，即，以实现波形322的第一锯齿的TOP频率，第二分频器比率为36，并且当波形322的第二锯齿开始时，第二分频器比率为32。

从顶部开始的第四波形324示出了基时钟的频率作为一个示例。这里，基时钟的较低平坦区为100MHz，其在第一锯齿中缓慢地斜升到112.6MHz。在第二锯齿中，基时钟频率达到116.2MHz。随着基时钟频率增大，I/O PLL 108时钟频率可以增大，因为它将基时钟接收为参考时钟。在这样的实施例中，I/O PLL 108保持锁定并且继续提供较高频率。

图3C图示了根据本公开内容的另一实施例的示出在基时钟的超频期间图2的DCO的配置以及基时钟的频率范围扩展的斜跃的绘图330。要指出的是，图3C的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

绘图330示出了三个波形——331至333。波形331为快照信号，波形 332为第一分频器比率，并且波形333为边沿对齐信号。波形333与图3A 的波形321相同。在一个实施例中，可以在DCO输出频率的各频率点处拍积分分量的几个快照。波形331示出了拍两个快照的控制逻辑106。第一快照开始超频的过程。在该快照中，PLL 104的基频率或标称频率参数被控制逻辑106保存。

在将第一分频器比率缓慢更新到到达第一目标频率区之后，第二快照开始下层超频的过程。在该实施例中，再次保存PLL 104的参数，这次，参数为PLL 104的与第一目标频率区相关联的参数。在一个实施例中，第一分频器比率再次由控制逻辑106更新以实现输出时钟的较高频率。在一段频率斜升时间后，PLL 104实现新的TOP频率区。

在一个实施例中，边沿检测电路确定同步边沿(即，波形333的脉冲)，该边沿指示Fb时钟和基时钟边沿何时对齐。在这样的实施例中，在预定数目的基时钟周期后，控制逻辑106执行频率跃升操作，其中，先前存储的快照再施加到PLL 104，如上讨论。与图3B的实施例相比，在该实施例中，先前存储的快照为PLL 104的新基频率参数，其在第二快照信号脉冲被生成时被存储。在该实施例中，第二锯齿从较高基频率设定开始斜升。在这样的实施例中，可以实现选择DCO频率和分频器比率的最优组合的另外的灵活性。

作为推论，实施例可以用于动态地降频(即，降低频率)和/或在宽范围内拓展基时钟的频率，以节省功率。实施例还可以与环形振荡器(和其它类型)的PLL一起使用，用于范围扩展。

因为由相同DCO时钟生成反馈时钟和后分频器时钟，可能由于时钟路径不匹配而在两者对齐时错过边沿检测。为了克服该问题，在一个实施例中，用反馈分频器时钟的一单位延迟的版本来翻转(flop)后分频器时钟(用于第一触发器的数据)和后分频器时钟的两单位延迟的版本(用于第二触发器的数据)。单位延迟可以小于DCO时钟周期(组合的)或基于DCO 周期，但是接近每个触发器的建立时间，根据一个实施例。期望第一触发器输出为一，因为其满足建立时间，并且第二触发器输出为零，因为后分频器时钟的两单位延迟的版本在两个边沿对齐时可能不满足建立时间。通过使用该方案，在一个实施例中，可以在一个DCO时钟周期内检测两个边沿的边沿对齐。

图4图示了根据本公开内容的一个实施例的边沿检测电路400。要指出的是，图4的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

在一个实施例中，边沿检测电路400为控制逻辑106的部分。在一个实施例中，边沿检测电路400包括六个顺序单元(例如，触发器(FF)) FFl、FF2、FF3、FF4、FF5以及FF6、第一计数器401、第二计数器402以及逻辑门403。在一个实施例中，第一计数器401为递减计数器，其计数到控制逻辑106的寄存器中设定的值“a”。在一个实施例中，第二计数器402为递减计数器，其计数到控制逻辑106的寄存器中设定的值“b”。

在一个实施例中，到FFl、FF2、FF4以及FF6的时钟信号为‘A’，其为DCO CLKB(即，来自DCO 203的输出时钟信号的反相信号)。在一个实施例中，到FFl的数据为‘C’，其为PDDIV CLCKB(即，来自后分频器105的基时钟信号的反相信号)。在一个实施例中，FFl的输出被接收为输入到FF2的数据，并且FF2的输出被接收为输入到FF3的数据。在一个实施例中，到FF4的数据为‘B’，其为FB CLKB(即，来自反馈分频器204的Fb时钟的反相信号)。在一个实施例中，FF4的输出被输入为用于FF5和FF3的时钟信号。在一个实施例中，到FF3的时钟信号被缓冲器延迟。在一个实施例中，‘C’的缓冲版本被提供为输入到FF5的数据。在一个实施例中，FF3和FF5的输出被逻辑门403接收。在一个实施例中，逻辑门403执行FF3的输出的反相版本与FF5的输出之间的AND操作。在一个实施例中，逻辑门403的输出被提供到FF6作为数据输入。在一个实施例中，FF6的输出产生用于第一和第二计数器401和402的使能信号(en)。

在一个实施例中，第一计数器401接收‘B’作为时钟信号，而第二计数器402接收‘C’作为时钟信号。在一个实施例中，第一计数器401的输出(即，Restore_integral_val(到PLL))，当被断言时，使PLL 104再施加先前存储的参数。例如，在脉冲321生成之后，第一计数器401对FBcyclesl 计数并且然后生成Restore_integral_val信号，其再存储先前存储的用于PLL 104的参数。

在一个实施例中，第二计数器402的输出(即，Propagate_newdivratio (到PDDIV))，当被断言时，使PLL 104使用新的用于后分频器105的第二分频器比率。例如，在脉冲321生成之后，第二计数器402对FBcyclesl 计数并且然后生成Propagate_newdivratio信号，其更新用于后分频器105 的第二分频器比率。在一个实施例中，反馈分频器和后分频器从振荡器 (DCO)接收相同时钟。在一个实施例中，只要第一和第二分频器比率具有最大公因子一，就可以找到生成两个分频器的输出的上升沿的振荡器边沿。在这样的实施例中，可以检测反馈分频器输出和后分频器输出的上升沿之间的对齐。

图5图示了根据本公开内容的一个实施例的由图1的控制逻辑执行的用于在不重新启动PLL的情况下以单调方式对基时钟进行平滑超频或降频并且用于扩展基时钟的频率范围的方法的流程图500。要指出的是，图5的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

尽管按照特定顺序示出了参考图5的流程图中的块，但是可以修改动作的顺序。因而，可以按照不同的顺序执行所图示的实施例，并且可以并行执行一些动作/块。根据某些实施例，图5中列举的块和/或操作中的一些是可选的。所介绍的块的编号是为了清晰起见，并非旨在规定各个块必须照其发生的操作顺序。此外，可以按照各种各样的组合来利用来自各个流程的操作。

在PLL 104启动之后，在块501，做出PLL 104是否锁定的确定。对于锁定的PLL，Fb时钟的相位与Ref时钟的相位基本对齐。如果PLL 104未锁定，锁定过程继续，否则过程500进行到块502。在块502，控制逻辑106 存储或保存与标称PLL频率锁定相关联的PLL 104参数(例如，诸如系数、编码等滤波器条件)。在一个实施例中，控制逻辑106将PLL 104参数存储或保存在可被操作系统101访问的寄存器中。

在块503，控制逻辑106接收来自操作系统101的指示以开始基时钟的过冲(即，超频)或下冲(即，降频)。在块504，控制逻辑106更新用于反馈分频器(FBDiv)204的第一分频器比率以缓慢地改变(即，增大)基时钟的频率。在PLL 104实现了目标输出时钟频率，并且因此实现了基时钟频率之后，控制逻辑106调整用于后分频器(PDDiv)105的第二分频器比率。

在调整了第二分频器比率之后，基时钟开始在频率上朝TOP斜升。在一个实施例中，在块505，做出是否已经实现斜升频率的TOP，即，是否实现了RampTop的确定。如果实现了RampTop，那么生成RampTop指示。在一个实施例中，控制逻辑106向操作系统101提供该指示。在块506，边沿对齐过程开始例如，使用电路400和/或420，如波形321所示。在块507，确定Fb时钟和基时钟的边沿是否对齐。当边沿对齐时，生成脉冲，如波形 321所示。

在块508，启动计数器401以对在先前存储的标称值再施加到PLL 104 之前的反馈分频器204的多个周期(#FBcyclesl)进行计数。在一个实施例中，启动计数器402以对在先前存储的标称值再施加到PLL 104之前的后分频器105的多个周期(#PDcyclesl)进行计数。在块509，做出计数器401 和计数器402是否完成了它们的到预定可编程计数值的计数的确定。如果计数器401和402没有达到它们的预定可编程计数值(即，分别地值‘a’ 和‘b’)，过程500保持在块509。如果计数器401和402达到它们的预定可编程计数值，过程500进行到块510。

在块510，控制逻辑106再施加先前存储的用于基频率或标称频率的PLL参数。在该实施例中，更新第二和第二分频比率。在块511，做出就绪指示器是否为一的确定。在块511，当做出就绪指示器为一的确定时，控制逻辑106更新第一和第二分频器比率、以及所存储的PLL AFC的快照、积分值，使得输出时钟(并且因此基时钟)在频率上增加。这次基时钟达到更高的TOP频率，如波形322的第二锯齿波所示。

图6图示了根据本公开内容的一个实施例的增大基时钟的频率范围的斜跃超频的FW编程序列600。要指出的是，图6的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

在该实施例中，以表格形式图示FW编程序列600。表格的第一行包括： Sawtooth#(例如，波形322和332中的锯齿的数目)，N_FBDIV_BASE(即，用于PLL 104的基操作或标称操作的第一分频器比率)，N_PDDIV_BASE (即，用于基操作或标称操作的第二分频器比率)，N_PDDIV_TOP(即，用于达到锯齿波形322和332中的TOP频率区的更新的第二分频器比率)，N_FBDIV_TOP(即，用于达到锯齿波形322和332中的TOP频率区的更新的第一分频器比率)，ROUND(N_FBDIV_TOP)(即，更新的第一分频器比率的取整)，理想PDDIV TOP O/P频率(MHz)(即，目标输出时钟频率，其等于跃升后的输出时钟频率，即N_FBDIV_TOP*Fref/ N_PDDIV_TOP)，实际PDDIV TOP O/P频率(MHz)(即，N_FBDIV_TOP 取整后的实际输出时钟频率)，周期失配(ps)(即，实际输出时钟频率和目标输出时钟频率的时间周期之间的差)，斜升高度DCO频率(MHz)(即，锯齿在输出时钟频率上斜升的高度，)，#FBDIV周期(即，反馈分频器204中的时钟周期的数目)，#PDDIV周期(即，后分频器105中的时钟周期的数目)，以及公因子(即，N_PDDVI_TOP和ROUND(N_FBDIV_TOP) 之间的最大公约数)。

图7为根据本公开内容的一个实施例的具有可操作用于在不重新启动 PLL的情况下以单调方式超频或降频的PLL的智能设备或计算机系统或 SoC(片上系统)。要指出的是，图7的那些与任何其它图的元件具有相同附图标记(或名称)的元件，可以与所描述的方式类似的任何方式操作或作用，但是不限于此。

图7图示了可以采用平面接口连接器的移动设备的实施例的块图。在一个实施例中，计算设备1700表示移动计算设备，例如，计算平板电脑、移动电话或智能电话、支持无线的电子阅读器、或者其它无线移动设备。应当理解，只是大致示出了某些部件，并未在计算设备1700中示出这样的设备的所有部件。

在一个实施例中，计算设备1700包括具有参考讨论的实施例描述的可操作用于在不重新启动PLL的情况下以单调方式超频或降频的PLL的第一处理器1710。计算设备1700的其它块也可以包括参考讨论的实施例描述的可操作用于在不重新启动PLL的情况下以单调方式超频或降频的PLL。本公开内容的各种实施例还可以在1770内包括诸如无线接口等网络接口，使得系统实施例可以并入诸如手机或个人数字助理等无线设备中。

在一个实施例中，处理器1710(和处理器1790)可以包括一个或多个物理设备，例如，微处理器、应用处理器、微控制器、可编程逻辑设备或其它处理设备。处理器1710执行的处理操作包括可以在其上执行应用和/ 或设备功能的操作平台或操作系统的执行。所述处理操作包括与和人类用户或者和其它设备的I/O(输入/输出)相关的操作、与功率管理相关的操作、和/或与将计算设备1700连接至另一设备相关的操作。所述处理操作还可以包括与音频I/O和/或与显示I/O相关的操作。

在一个实施例中，计算设备1700包括音频子系统1720，音频子系统 1720表示与向所述计算设备提供音频功能相关的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序、编解码器)部件。音频功能可以包括扬声器和/或耳机输出以及麦克风输入。可以将用于这样的功能的设备集成到计算设备1700内，或者将其连接至计算设备1700。在一个实施例中，用户通过提供由处理器1710接收和处理的音频命令而与计算设备1700交互。

显示子系统1730表示为用户提供可视和/或触感显示以与计算设备 1700交互的硬件(例如，显示设备)和软件(例如，驱动程序)部件。显示子系统1730包括显示界面1732，显示界面1732包括用于向用户提供显示的具体屏幕或硬件设备。在一个实施例中，显示界面1732包括与处理器 1710分离的逻辑以执行至少某种与所述显示相关的处理。在一个实施例中，显示子系统1730包括为用户既提供输出又提供输入的触摸屏(或者触控板) 设备。

I/O控制器1740表示与和用户之间的交互相关的硬件设备和软件部件。 I/O控制器1740可操作以管理作为音频子系统1720和/或显示子系统1730 的一部分的硬件。此外，I/O控制器1740图示了用于连接至计算设备1700 的额外设备的连接点，用户可以通过该连接点与所述系统交互。例如，能够附接至计算设备1700的设备可以包括麦克风设备、扬声器或者立体声系统、视频系统或者其它显示设备、键盘或小键盘设备或者供特定应用使用的其它I/O设备，例如，读卡机或其它设备。

如上文所提及，I/O控制器1740可以与音频子系统1720和/或显示子系统1730交互。例如，通过麦克风或其它音频设备的输入能够为计算设备1700 的一个或多个应用或功能提供输入或命令。此外，能够代替显示输出或者除显示输出之外提供音频输出。在另一个示例中，如果显示子系统1730包括触摸屏，那么所述显示设备还充当输入设备，该设备可以至少部分受到 I/O控制器1740管理。在计算设备1700上还可以有额外的按钮或开关，以提供受到I/O控制器1740管理的I/O功能。

在一个实施例中，I/O控制器1740管理诸如加速度计、照相机、光传感器或其它环境传感器、或者其它能够包含到计算设备1700中的硬件的设备。所述输入可以是直接用户交互的一部分，也可以向所述系统提供环境输入以影响其操作(例如，对噪声的滤波、调整显示器以用于亮度检测、为照相机施加闪光或者其它特征)。

在一个实施例中，计算设备1700包括功率管理1750，功率管理1750 管理电池功率使用、电池的充电以及与节能操作相关的特征。存储器子系统1760包括用于存储计算设备1700内的信息的存储器设备。存储器可以包括非易失性(如果对存储器设备的供电中断那么状态不发生变化)和/或易失性(如果对存储器设备的供电中断那么状态不确定)存储器设备。存储器子系统1760可以存储应用数据、用户数据、音乐、照片、文档或其它数据以及与计算设备1700的应用和功能的执行相关的系统数据(不管是长期的还是暂时的)。

也可以将实施例的元件提供为用于存储计算机可执行指令(例如，用于实施本文中讨论的任何其它过程的指令)的机器可读介质(例如，存储器1760)。所述机器可读介质(例如，存储器1760)可以包括但不限于：闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或者其它类型的适于存储电子或计算机可执行指令的机器可读介质。例如，可以将本公开内容的实施例作为计算机程序(例如，BIOS)进行下载，可以经由通信链路(例如，调制解调器或网络连接)通过数据信号将该计算机程序从远程计算机(例如，服务器) 传输至请求计算机(例如，客户端)。

连接(connectivity)1770包括能够使计算设备1700与外部设备通信的硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序、协议栈)。计算设备1700可以是单独的设备，例如，其它计算设备、无线接入点或基站，以及外围设备，例如，耳机、打印机或其它设备。

连接1770可以包括多种不同类型的连接。为了通用化，将计算设备1700 图示为具有蜂窝连接1772和无线连接1774。蜂窝连接1772一般是指通过无线载波提供的蜂窝网络连接，例如，经由GSM(全球移动通信系统)或者其变型或衍生品、CDMA(码分多址)或者其变型或衍生品、TDM(时分多路复用)或者其变型或衍生品或者其它蜂窝服务标准所提供的蜂窝网络连接。无线连接(或无线接口)1774是指非蜂窝的无线连接，并且可以包括个人区域网(例如，蓝牙、近场等)、局域网(例如，Wi-Fi)和/或广域网(例如WiMax)或者其它无线通信。

外围连接(peripheral connections)1780包括用于实施外围连接的硬件接口和连接器以及软件部件(例如，驱动程序、协议栈)。应当理解，计算设备1700既可以是到其它计算设备(“到”1782)的外围设备，也可以具有与之连接的外围设备(“从”1784)。计算设备1700通常具有连接至其它计算设备的“对接”连接器，从而实现诸如对计算设备1700上的内容进行管理(例如，下载和/或上载、修改、同步)的目的。此外，对接连接器能够允许计算设备1700连接至某些外围设备，从而允许计算设备1700 控制输出到例如视听系统或其它系统的内容。

除了专有对接连接器或其它专有连接硬件之外，计算设备1700还能够经由公用的或者基于标准的连接器来实施外围连接1780。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何接口)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口 (HDMI)、火线(Firewire)或其它类型。

在说明书中对“实施例”、“一个实施例”、“一些实施例”或者“其它实施例”的参考是指在至少一些实施例中但是未必在所有实施例中包括结合所述实施例描述的具体特征、结构或特性。“实施例”、“一个实施例”或者“一些实施例”的各种出现未必全部是指相同的实施例。如果说明书陈述“可以”、“或许”或者“可能”包括部件、特征、结构或特性，那么就是说不要求包含该具体的部件、特征、结构或特性。如果说明书或者权利要求以单数冠词提及元件，那么其不表示只有一个所述元件。如果说明书或权利要求提到“额外的”元件，那么不排除有不只一个的额外元件。

此外，可以在一个或多个实施例中通过任何适当方式组合特定特征、结构、功能或特性。例如，只要是在未指出与第一和第二实施例相关的具体特征、结构、功能或特点相互排斥的地方，就可以将这两个实施例相结合。

尽管已经结合本公开内容的具体实施例描述了本公开内容，但是考虑到上述说明，这样的实施例的很多替代方案、修改和变化对本领域的技术人员显而易见。例如，其它存储器架构，例如，动态RAM(DRAM)也可以采用所讨论的实施例。本公开内容的实施例旨在包含落在所附权利要求的宽范围内的所有这样的替代方案、修改和变化。

此外，在所给出的附图当中可以或可以不示出公知的与集成电路(IC) 芯片和其它部件的电源/接地连接，其目的在于简化图示和讨论，并且为了不对本公开内容造成模糊。此外，布置可能是按照块图的形式示出的，以避免对本公开造成模糊，而且还鉴于这样的事实，即，关于这样的块图布置的实施方式的细节高度依赖于要实施本公开内容的平台(即，这样的细节应当充分地处于本领域的技术人员的权限内)。在为了描述本公开内容的示例性实施例而阐述了细节(例如，电路)的地方，对本领域的技术人员显而易见的是，可以在无需这些细节的情况下或者可以采用这些细节的变型来实践本公开。因而，应当将说明书视为是说明性的，而非限制性的。

以下示例涉及另外的实施例。可以在一个或多个实施例中的任何地方采用所述示例中的细节。还可以关于方法或过程来实施本文中描述的装置的所有可选特征。

例如，提供了一种装置，所述装置包括：具有反馈分频器的锁定环，所述锁定环用于接收参考时钟并且用于将所述参考时钟与从所述反馈分频器输出的反馈时钟进行比较，并且所述锁定环用于生成输出时钟；耦合到所述锁定环的后锁定环分频器，所述后锁定环分频器用于接收所述输出时钟并且用于为其它逻辑单元生成基时钟；以及控制逻辑，所述控制逻辑用于调整分别用于所述反馈分频器和所述后锁定环分频器的第一分频器比率和第二分频器比率，以对所述基时钟进行超频或降频，使得所述锁定环在超频或降频的同时保持锁定。

在一个实施例中，所述锁定环为锁相环(PLL)或锁频环(FLL)的其中之一。在一个实施例中，所述装置还包括一个或多个寄存器以存储用于在所述PLL锁定时控制振荡器的编码。在一个实施例中，所述控制逻辑能够被软件或硬件访问。在一个实施例中，所述反馈分频器为分数分频器，并且其中，所述控制单元能够操作用于调整所述第一分频器比率以在维持所述PLL的锁定的同时增大所述输出时钟的频率。

在一个实施例中，所述控制逻辑能够操作用于在维持所述第一分频器比率的同时维持用于后PLL分频器的所述第二分频器比率。在一个实施例中，所述控制逻辑用于跟踪所述编码，并且用于更新所述第一分频器比率和所述第二分频器比率。在一个实施例中，所述控制逻辑用于对所述PLL 再施加所存储的编码，并且用于向所述反馈分频器和所述后PLL分频器分别提供对所述第一分频器比率和所述第二分频器比率的同步更新。在一个实施例中，所述控制单元用于扩展所述基时钟的频率范围。在一个实施例中，所述PLL还包括时间数字转换(TDC)单元以接收所述参考时钟和所述反馈时钟。

在一个实施例中，所述PLL还包括环路滤波器以对所述TDC的输出进行滤波。在一个实施例中，所述PLL还包括能够操作用于根据所述环路滤波器的输出而振荡的振荡器，所述振荡器用于生成所述输出时钟。在一个实施例中，所述振荡器为数字控制振荡器(DCO)。在一个实施例中，所述振荡器的所述输出时钟被所述反馈分频器接收以生成所述反馈时钟。

在另一示例中，提供了一种方法，所述方法包括：对锁相环(PLL)进行锁定以提供基时钟；在所述PLL锁定时，存储与所述PLL的一个或多个部件相关联的编码或值的快照；在将所述PLL维持在锁定状态的同时，对所述PLL的反馈分频器的第一分频器比率进行更新；以及在维持所述第一分频器比率的同时，对后PLL分频器的第二分频器比率进行更新。在一个实施例中，所述方法还包括：确定所述基时钟是否工作在预定顶频率。在一个实施例中，所述方法还包括：确定反馈时钟与所述基时钟同步的时间。在一个实施例中，所述方法还包括：在所述反馈时钟与所述基时钟同步时，对所述第一比率和所述第二比率进行更新。

在另一示例中，提供了一种系统，包括：存储器单元；耦合到所述存储器单元的处理器，所述处理器能够操作用于超频或降频，所述处理器具有根据以上所讨论的装置的装置；以及无线接口，用于允许所述处理器与另一设备通信。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元为触摸屏。

提供了说明书摘要，其将允许读者确认本技术公开内容的实质和主旨。在理解不将说明书摘要用于限制权利要求的范围或含义的情况下来提交说明书摘要。据此将以下权利要求并入具体实施方式中，每个权利要求自身代表一个独立的实施例。

Claims

1.一种用于超频或降频的装置，所述装置包括：

具有反馈分频器的锁定环，所述锁定环用于接收参考时钟并且用于将所述参考时钟与从所述反馈分频器输出的反馈时钟进行比较，并且所述锁定环用于生成输出时钟；

耦合到所述锁定环的后锁定环分频器，所述后锁定环分频器用于接收所述输出时钟并且用于为其它逻辑单元生成基时钟；以及

控制逻辑，所述控制逻辑用于动态调整分别用于所述反馈分频器和所述后锁定环分频器的第一分频器比率和第二分频器比率，以对所述基时钟进行超频或降频，使得所述锁定环在超频或降频的同时保持锁定。

2.根据权利要求1所述的装置，其中，所述锁定环为锁相环或锁频环的其中之一。

3.根据权利要求2所述的装置，还包括一个或多个寄存器以存储用于在所述锁相环锁定时控制振荡器的编码。

4.根据权利要求3所述的装置，其中，所述控制逻辑能够被软件或硬件访问。

5.根据权利要求4所述的装置，其中，所述反馈分频器为分数分频器，并且其中，所述控制逻辑能够操作用于调整所述第一分频器比率以在维持所述锁相环的锁定的同时增大所述输出时钟的频率。

6.根据权利要求5所述的装置，其中，所述控制逻辑能够操作用于在维持所述第一分频器比率的同时维持用于后锁相环分频器的所述第二分频器比率。

7.根据权利要求6所述的装置，其中，所述控制逻辑用于跟踪所述编码，并且用于更新所述第一分频器比率和所述第二分频器比率。

8.根据权利要求7所述的装置，其中，所述控制逻辑用于对所述锁相环再施加所存储的编码，并且用于向所述反馈分频器和所述后锁相环分频器分别提供对所述第一分频器比率和所述第二分频器比率的同步更新。

9.根据权利要求8所述的装置，其中，所述控制逻辑用于扩展所述基时钟的频率范围。

10.根据权利要求9所述的装置，其中，所述锁相环还包括时间数字转换单元以接收所述参考时钟和所述反馈时钟。

11.根据权利要求10所述的装置，其中，所述锁相环还包括环路滤波器以对所述时间数字转换单元的输出进行滤波。

12.根据权利要求11所述的装置，其中，所述锁相环还包括能够操作用于根据所述环路滤波器的输出而振荡的振荡器，所述振荡器用于生成所述输出时钟。

13.根据权利要求12所述的装置，其中，所述振荡器为数字控制振荡器。

14.根据权利要求12所述的装置，其中，所述振荡器的所述输出时钟被所述反馈分频器接收以生成所述反馈时钟。

15.一种用于超频或降频的方法，所述方法包括：

对锁相环进行锁定以提供基时钟；

在所述锁相环锁定时，存储与所述锁相环的一个或多个部件相关联的编码或值的快照；

在将所述锁相环维持在锁定状态的同时，对所述锁相环的反馈分频器的第一分频器比率进行更新；以及

在维持所述第一分频器比率的同时，对后锁相环分频器的第二分频器比率进行动态更新。

16.根据权利要求15所述的方法，还包括：

确定所述基时钟是否工作在预定顶频率。

17.根据权利要求16所述的方法，还包括：

确定反馈时钟与所述基时钟同步的时间。

18.根据权利要求17所述的方法，还包括：

在所述反馈时钟与所述基时钟同步时，对所述第一分频器比率和所述第二分频器比率进行更新。

19.一种包括存储器单元的系统，包括：

耦合到所述存储器单元的处理器，所述处理器能够操作用于超频或降频，所述处理器具有根据装置权利要求1至14中的任一项所述的装置；以及

无线接口，用于允许所述处理器与另一设备通信。

20.根据权利要求19所述的系统，还包括显示单元。

21.一种机器可读介质，其上存储有计算机指令，所述计算机指令在由处理器运行时，使所述处理器执行根据权利要求15-18中的任一项所述的方法。