CN1609742A - 高抗扰度与任意相位计数的计时式级联电流型稳压器 - Google Patents

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Abstract

计时式可级联电源稳压器包括同步逻辑电路和PWM控制逻辑电路，前者接收时钟信号并按认定的数字输入信号认定与该时钟信号同步的数字输出信号，后者按数字输入信号和输出控制状态控制PWM循环。该稳压器可单独使用，或与其它同类稳压器级联成多通道的多相电源转换器。计时式可级联稳压器在通道间用数字信号联系，数字信号不像模拟信号易受同类信号劣化或噪声敏感的影响。在级联结构中，所有通道有一公共时钟，保证通道间的相分离在公共时钟的偏差容限内是对称的。

Description

高抗扰度与任意相位计数的计时式级联电流型稳压器
交叉参照的相关申请
本申请要求2003年10月20日提交的美国临时申请No.60/512,735的利益，所述申请的所有内容和目的引用于此供参考。
发明背景
发明领域
本发明涉及PWM电源稳压器和/或多相DC-DC转换器，尤其涉及高抗扰度和任意相位计数的计时式级联电流型稳压器。
相关技术说明
多相电源转换与电流型控制是电子市场上DC-DC电源转换所常用的方法，在负载电流高得不易被单相转换器支持时，多相电源转换是一种具有成本效益的电源解决方法。各通道的切换被定时成在相位上与其它通道都不对称。多相法具有节省成本的优点，而且响应时间短、脉动抵消作用优越、热分布良好。
然而，电子市场已发展到多相电源稳压器所需的相数超过单块集成电路(IC)实际能支持该相数的程度。当相位计数超过4时，IC封装件就变大，供电点与控制器IC之间的间距超出能准确支持低电平信号完整性与噪声抑制的距离。信号问题导致不准确性，而在抑制噪声的额外元件、布局限制与减少相位计数方面，必须增加费用。
先前的方法试图级联多个电流型稳压器来解决封装件尺寸过大的问题(仅是整个问题的一部分)。在一个场合中，一独立的控制器IC产生所有电流型稳压器共用的三角形信号，为实现不同通道之间必要的相位分离，各电流型稳压器在该三角形信号的不同可编程点开始其循环操作。对脉动消除所需的多相电源转换而言，不同通道间正确的相位分离是一重要部分。
其它诸问题仍要留待原有方法解决。三角形信号是模拟信号，故会遇到信号劣化与噪声干扰，原有方法限于物理地分离不同的通道。一条通道切换所产生的噪声劣化了到达其它通道的三角形信号，这将两条通道间的时间分离限制到必须让噪声在噪声产生事件与开关决定点之间耗散的某一值。因通道间的时间分离受限制，故相位计数和/或开关频率也受限制。
希望提供一种通道数相对大的多相转换器，同时不损害信号完整性与噪声抑制，而且在布局限制条件方面不增加费用和抑制噪声的额外元件。
发明内容
本发明一实施例的计时式可级联电源稳压器，包括同步逻辑电路和PWM控制逻辑电路，前者接收一时钟信号，并响应于数字输入信号的认定而认定与该时钟信号同步的数字输出信号；后者按数字输入信号和输出控制状态控制每个PWM循环。该稳压器可单独使用，或与其它同类稳压器级联而构成多通道的多相电源转换器。计时式可级联稳压器在通道间用数字信号通信，数字信号不像模拟信号那样有同类的信号劣化或噪声敏感性。在级联配置中，所有通道有一共用的时钟，保证通道间的相位分离在公共时钟的不稳定性容限内是对称的。
PWM控制逻辑电路包括PWM逻辑电路和反馈检测逻辑电路，前者按数字输入信号启动PWM循环，按复位信号终止PWM循环；后者在符合输出控制状态时认定该复位信号。PWM逻辑电路包括锁存器、门控逻辑电路与至少一个驱动放大器。锁存器按数字输入信号置位，按复位信号复位；门控逻辑电路提供至少一个PWM激活信号；各驱动放大器对一个或多个PWM激活信号作出反应。在一特定实施例中，反馈检测逻辑电路包括一检测放大器和一比较器，此时检测放大器检测输出电流状态并认定检测信号，比较器则把检测信号与反馈参考信号作比较而确定输出控制状态。输出电流状态以任一合适的方法检测，诸如输出电感器或其它检测元件的峰、平均或谷值电流。同步逻辑电路构成对时钟信号和数字输入信号作出响应的级联触发电路。可以包含一起初下拉数字输出信号的弱下拉器件，除非被来自另一稳压器的数字输出信号驱高。
本发明一实施例的多相电源转换器包括多个耦合成级联结构的稳压器、多个开关电路和一控制器。各稳压器包括同步逻辑电路和PWM控制电路，前者接收时钟信号和来自前一稳压器的数字开始输入信号，并按数字开始输入信号向下一稳压器提供与时钟信号同步的数字开始输出信号；后者按认定的数字开始输入信号并基于满足输出状态而控制PWM输出。各开关电路的输入端耦接相应稳压器的PWM输出端，输出端驱动公共DC输出电压，检测输出提供给相应稳压器的PWM控制电路。控制器检测该DC输出电压，向相应稳压器的PWM控制电路提供补偿信号，还提供时钟信号。
各开关电路包括第一与第二开关、输出电感器和检测电路。开关的电流端子串接一结点，控制输入端耦接相应稳压器的PWM输出。输出电感器耦合在开关结点与DC输出电压之间。在一实施例中，检测电路检测输出电感器的电流并提供检测输出。控制器包括检测放大器、误差放大器和时钟电路。检测放大器的输入端耦合DC输出电压，输出端提供输出检测信号；误差放大器比较输出检测信号与参考信号，提供补偿信号；时钟电路产生公共时钟信号。对耦合成菊花链配置的N个稳压器，通过用N×FSW频率编程时钟信号得到选择的开关频率FSW。包含的上拉器件把一个稳压器的数字开始输入信号先拉高。
本发明一实施例多相转换器的多个计时式可级联稳压器的控制方法包括：各稳压器的数字输出耦接另一稳压器的数字输入端，对各稳压器的时钟输入端提供公共时钟信号，按数字输入端接收的数字输入信号在数字输出端上提供与公共时钟信号同步的数字输出信号，并按接收的数字输入信号和输出状态控制PWM循环。
该方法还包括通过把公共时钟信号的频率编程到N×FSW，编程有N个稳压器的多相转换器的开关频率FSW；还包括检测输出电流状态和产生检测信号，并把该检测信号与补偿信号比较。检测输出电流状态包括检测通过输出电感器的峰电流。该方法还包括提供一中央控制器，用以检测输出电压状态，向各稳压器提供补偿与时钟信号。
附图简介
参照以下描述和附图，能更好地理解本发明的好处，特征与优点，其中：
图1是本发明一示例实施例的多相DC-DC转换器的示意图；
图2是图1中各电流型稳压器一示例实施例的示意框图；
图3是图1中控制器一示例实施例示意图；和
图4是图1中多相DC-DC转换器对3个通道(N＝3)的操作时序图。
详细描述
以下描述使本领域技术人员能在具体应用范围及其要求内制作和使用本发明，但他们显然明白对较佳实施例的各种修正，而且本文限定的一般原理适用于其它实施例。因此，本发明不限于本文图示和描述的诸特定实施例，而是符合与本文揭示的原理和新特征相一致的最宽泛的范围。
本发明一实施例的计时式可级联电流型稳压器，在通道间只用两个数字信号通信。该电流型稳压器可单独应用，或与其它同类稳压器级联而构成多通道的多相电源转换器。这里的“转换器”指多个“稳压器”的级联配置，应该理解，这类术语在特征上通用，一般可互换。数字信号不像模拟信号那样易受信号劣化或噪声敏感，故实际上不限制相数或稳压器间的物理分离。设置在控制反馈回路里的独立控制器，用于监视负载并控制稳压器。另外，所有通道有一公共时钟，保证通道间的相分离在公共时钟的偏差容限内是对称的。
图1是本发明一实施例的多相DC-DC转换器100的示意图。转换器100产生提供给参照电源地(PGND)信号的负载101的负载电压VL，一对负载电容器CL1和CL2耦接在VL与负载101附近的PGND之间。VL信号反馈到控制器103的电压检测(VSEN)引脚，控制器的回地(RGND)引脚经导电迹线或信号线耦接PGND。“引脚”指与器件的连接线，连接线可以是输入端、输出端或二者(一般为输入/输出即I/O连接)。控制器103和各稳压器105各自在独立的芯片或带相应I/O引脚的IC上构成，尽管也可采用分立实施法。控制器103有一提供COMP信号的COMP引脚，被设置到一个或多个耦接成级联配置的电流型稳压器105的COM引脚。图示结构中，有N个稳压器105(编号为1~N，N是任一正整数)。
控制器103的CLOCK引脚向各稳压器105的CLOCK输入引脚提供时钟信号。控制器103包括耦接电阻器RFS-端的FS引脚，电阻器RFS的另一端耦接信号地END。如下所述，时钟信号的频率反比于电阻器RFS的阻值。控制器103的准备引脚ROY耦接各稳压器103的使能(EN)输入引脚。控制器103的补偿(OFST)引脚耦接补偿电阻器ROFS的一端，ROFS的另一端耦接GND。串耦的电阻-电容器(RC)电路的一端耦接COMP引脚，另一端耦接控制器103的反馈(FB)引脚与VDIFF引脚。控制器103包括耦接软启动电容器CSS的一端的软启动(SS)引脚，而CSS的另一端耦接GND。控制器103还包括激活引脚EN，由外部激活控制器103的功能。
各稳压器105有相输入(PH_IN)引脚和相输出(PH_OUT)引脚。根据该级联结构，各稳压器105的PH_IN引脚耦接前—稳压器的PH_OUT引脚，直到编号为N(对通道N)的最后一个稳压器的PH_OUT引脚耦接编号为1(对通道1)的第一稳压器的PH_IN引脚。各稳压器105认定其PH_OUT引脚上的数字信号，并把它提供给环形或菊花链配置的下一稳压器105。来自控制器103的时钟信号提供给各稳压器，它也是数字信号。与采用模拟信号的原有方法相比，数字信号控制提供更优的信号完整性。各稳压器105调节转换器100的各自一条通道，配有驱动N个PWM开关电路107中相应一个的驱动电路，而开关电路107一起产生VL信号。图示例中，弱上拉电阻器109耦接在电压源VCC与第一稳压器105(如通道1)的PH_IN引脚之间。电阻器109提供了在级联序列中指定第一通道(如通道1)的手段，如下所述。
各稳压器105包括一与相应一个开关电路107的接口。只描述一个开关电路107，因为N个开关电路107几乎一样。各稳压器105包括自举(BOOT)引脚、上选通(UGATE)引脚、相位(PHASE)引脚与下选通(LGATE)引脚以及包含负极性电源读出(ISEN-)与正极性电流读出(ISEN+)引脚的差分电流读出输入端。自举电容器CB耦合在BOOT与PHASE引脚之间，UGATE输出引脚耦接第一开关Q1的栅，LGATE输出引脚耦接第二开关Q2的栅。图示例中，开关Q1和Q2被构成N沟道金属氧化物半导体场效应晶体管(MOSFET)，但也可构成其它类型的开关，包括适合IC制造的半导体开关。电源电压VIN供给Q1的漏，而Q1的源耦接稳压器105的PHASE引脚和Q2的漏，Q2的源耦接电源地PGND。VIN源电压一般为12伏，但也可以是其它电压电平。
相应一个稳压器105的PHASE引脚接输出电感器L的一端和检测电阻器RS的一端，检测电阻器RS的另一端耦接ISEN+引脚和检测电容器CS的一端，CS的另一端耦接稳压器105的ISEN-引脚和输出电感器L的另一端，该L的另一端产生VL信号。这样，各开关电路107的各输出电感器L的输出一侧一起耦接于VL和各稳压器105的ISEN-引脚。输出电感器L配置成本领域技术人员所知的任一合适形式，诸如逐个电感器，变压器初级电感、有铁心的电感器等。如前所述，各稳压器105都包括接收来自控制器103的时钟信号的CLOCK引脚、接收来自控制器103的COMP信号的COM引脚和耦接控制器103的RDY引脚的EN引脚。
图2是各电流型稳压器105一实施例更详细的示意框图。稳压器105包括经信号地GND引脚202参照GND的电压源输入引脚VCC。EN和VCC引脚耦接上电故障与使能逻辑电路201，后者对锁存器203(图示为置位—复位锁存器)的反向复位输入端R1而且对双输入“与”门215的一个输入端认定开始信号ON。锁存器203的R1输入反向，故在ON信号为低时保持复位，而在ON信号被逻辑电路201认定为高时不再复位。注意，这里描述的任何锁存器可以构成任何合适的其它方式，诸如锁存器、触发器或存贮器等。锁存器203的Q1输出耦接另一双输入“与”门210的一输入端和N沟FET(NFET)205的栅，而FET205的源耦接PH_OUT引脚。电流汇点207耦接在PH_OUT引脚与GND之间作为弱下拉器件使PH_OUT引脚保持位低，反之保持位高。初始化后(如上电或复位，或在故障状态之后)，逻辑电路201使锁存器203保持复位而关断NFET205，故电流汇点207把PH_OUT引脚拉低，反之将其在外部拉高。正常操作时，ON信号为高，锁存器203的Q1输出也为高，接通NFET205。
PH_IN引脚接D型触发器(DFF)209的D输入D2和“与”门215的另一输入。注意，这里的触发器可用任何合适的方式构成。诸如触发器型、锁存器型或存贮器等。DFF209的Q2输出耦接“与”门210的另一输入，门210的输出耦接另一DFF211的D3输入，DFF211的Q3输出耦接NFET205的漏。时钟信号供给DFF209的时钟输入和反相器213的输入，反相器213的输出认定反相的时钟信号CLOCKB，该时钟信号供给DFF211的时钟输入和锁存器203的置位输入S1。
“与”门215的输出耦接另一置位—复位锁存器217的置位输入S4。锁存器217的Q4输出产生脉宽调制(PWM)信号，该信号供给门控逻辑电路219的输入。门控逻辑电路219的第一非反相输出供给第一驱动放大器的输入，第二反相输出供给第二驱动放大器223的输入。门控逻辑电路219对开关Q1与Q2作PWM控制并提供穿通(shoot-through)保护，如本领域的技术人员所知。VCC引脚耦接肖特基二极管225的阳极和放大器223的正电源输入，二极管225的阴极接放大器221的正电源输入和BOOT引脚。放大器221的负电源输入耦接PHASE引脚，而该负电源输入接耦合PGND信号的独立电源地引脚PGND。放大器221的输出耦接UGATE引脚，放大器223的输出耦接稳压器105的LGATE引脚。
ISEN+引脚耦接电流检测放大器的非反相输入，放大器227的反相输入耦接ISEN-引脚。放大器227的输出耦接比较放大器233的反相输入。比较放大器233的非反相输入经COM引脚接收COMP信号，其输出向锁存器217的复位输入R4提供复位信号RST。锁存器217、门控逻辑电路219和放大器211与223以及支持电路，共同构成PWM逻辑电路或PWM开关电路，适合控制相应的开关电路107进行本领域技术人员所知的PWM操作。放大器227和233构成反馈检测逻辑电路，在符合一个或多个控制条件时，诸如输出电感器L的峰输出电流或转换器100输出所选的电压电平，对锁存器217认定复位信号。PWM开关电路可配用反馈检测逻辑电路，或者PWM逻辑电路与反馈检测逻辑电路一起构成PWM控制逻辑电路，用于控制PWM操作。DFF209与211和反相器213一起工作组成同步逻辑电路，在认定了PH_IN引脚与时钟信号同步并在时钟信号循环一次后，认定该PH_OUT引脚。
操作时，上电故障与使能逻辑电路201先把ON信号保持低而使锁存器203保持复位，因而锁存器203的Q1输出保持低。NFET205关断，“与”门210的输出保持低，使DFF的Q3输出保持低。下拉器207是一弱器件，把PH_OUT拉低，除非被认定。电阻器109对通道N越过稳压器105的下拉器207，把PH_OUT(CHN)和PH_IN(CH1)拉高。NFET205受激时，DFF211的Q3输出越过电阻器109与下拉器207二者驱动PH_OUT。在ON信号被认定高而锁存器203不再复位后，在CLOCKB信号的下一上升沿激活NFET205时，锁存器203被置位而认定其Q1输出高。在锁存器203的Q1输出为高时，NFET205保持激活，DFF209的Q2输出确定DFF211的D3输出状态。受激时，NFET205完全透明，DFF211的Q3输出驱动稳压器105的PH_OUT引脚。而且ON信号在正常操作期间保持高时，在PH_IN引脚上被认定的信号决定了“与”门215的输出状态。
加到PH_IN引脚的上升沿将锁存器217的Q4输出置高，使门控逻辑电路219启动PWM循环操作。在图示的特定例中，门控逻辑电路219关断放大器223而关断开关Q2，然后接通放大器221而接通开关Q1。电流从VIN经输出电感器L供给负载101，控制器103检测VL信号的电压以产生适合供给比较放大器233的COMP信号电平。在另一实施例中，COMP信号为静止稳态参考信号。放大器227检测通过电感器L的电流，在峰电流使放大器227的输出变成与COMP信号一样时，比较器233使锁存器217复位，拒绝终止PWM循环的PWM信号。具体而言，在锁存器217的Q4输出被拉低时，门控逻辑电路219关断放大器221而关闭开关Q1，又接通放大器223而接通开关Q2。电阻器ROFS允许设计者编程控制器103内参考信号REF的DC偏差，该REF信号在下面描述。
同时，根据时钟信号的下一上升沿，加到PH_IN引脚的上升沿让DFF209认定其Q2输出高，该高的Q2输出使DFF211在时钟信号下一下降沿(或CLOCKB的下一上升沿)认定其Q3输出高。假定NFET205被接通，则DFF211的Q3输出把PH_OUT引脚驱高，这就启动了同样的事件序列，在级联配置的转换器100的下一稳压器105中启动一次PWM电源循环。下一稳压器105在其PH_IN引脚与变低的时钟信号同步地被拉高后，几乎立即启动其PWM循环，而且对通过DFF209与211因时钟信号同步地传到下一器件的PH_OUT引脚的数字信号而言，该时钟信号必须变高再变低。稳压器105以连续的次序被每次激活一次，并在环形配置内如此重复，例如3号稳压器的下一次循环要到被来自2号稳压器的PH_OUT引脚触发才开始，依此类推。在各稳压器105收到PH_IN信号并发出PH_OUT信号时，便出现一次全循环。若时钟信号正工作于频率FCL，则N通路多相转换器100的开关频率FSW为FCL/N，其中正向的斜线“/”指分度。为对N个稳压器105获得期望的开关频率FSW，时钟信号用频率FCL＝N×FSW编程，“×”号指乘法。
上电故障与激活逻辑电路201、锁存器203、NFET205和“与门”210与215在各稳压器105中构成一启动电路，只在跟随PH_IN引脚变高的时钟信号的第一负性成下降沿之后，才使PH_OUT引脚同步地级联操作。注意，稳压器105响应于时钟信号变低而认定其PH_OUT高，因而下一器件的PH_IN通过DFF209按CLOCK下一上升沿计时，再通过DFF211按紧跟的CLOCK下降沿计时。这样在PH_IN被认定高之后，PH_OUT引脚被认定高一次CLOCK循环。在时钟信号的第一脉冲之前，只有其PH_IN信号被电阻器109拉高的第一电流型稳压器105或通道1操作而启动循环序列，之后，PH_OUT信号在第一序列期间被每次激活一次，然后稳压器105依次正常工作。在图示例中，转换器100包括N条通路，每条通路由一稳压器105和相应的开关电路107构成。为对指定的通道数N建立期望的FSW，该时钟信号用目标频率FCL编程。各通道以独立方式有效地操作，因而在前一通道仍然操作以驱动负载101时，可激活下一通道。时钟信号使操作同步而在相间提供恒定的相分离，均匀地分配负载。这样，各通道以同步与连续的方式被激活，尽管各通道是根据其自身的检测状态去激活的。
图3是本发明一实施例的控制器103的示意图。在一实施例中，控制器103被构成独立的芯片或IC，VCC和GND引脚分别耦接VCC源电压与信号地GND。VSEN引脚耦接放大器301的非反相输入，而放大器301的反相输入耦接RGND引脚。放大器301检测负载电压VL，产生供给VDIFF引脚的输出信号。放大器301还包括另一耦接OFST引脚的补偿输入(反相输入)，以便通过ROFS电阻器值对REF信号的DC偏差作外部编程。在一实施例中，放大器301是一差分遥测放大器，可配置成单位增益放大器，如本领域技术人员所知。在图示例中，VDIFF引脚耦接FB引脚，后者接误差放大器303的反相输入。软启动SS引脚耦接有软启动逻辑电路305的参考的输入，软启动逻辑电路305的输出向放大器303的非反相输入提供REF信号。误差放大器303的输出耦接COMP引脚以提供COMP信号。如本领域技术人员所知，电容器CSS控制着启动控制器103作PWM操作的软启动时间。
VCC和EN引脚耦接上电复位(POR)激活与故障逻辑电路307，后者的输出耦接RDY引脚。初始化后(上电和/或复位)并对控制器103激活时，它认定ROY引脚高，对各稳压器105激活能。控制器103还包括在CLOCK引脚上产生时钟信号的时钟发生器309，后者也经FS引脚耦接电阻器RFS。在图示例中，时钟发生器309在FS引脚上置一恒定电压，因而跨接连接FS引脚的电阻器RFS两端。通过电阻器RFS产生的电流自时钟发生器309流出，在时钟信号上产生脉冲，频率正比于从FS引脚流出的电流。这样，时钟信号的频率即FCL反比于电阻器RFS的阻值。应该理解，本领域技术人员知道可用其它方法生成和/或编程时钟信号的频率。
图4是3通道(如N＝3)转换器100的操作时序图，相对时间绘出了第一通道(CH1)的ON信号、时钟信号、CH1的PH_IN引脚(与通道3(CH3)的PH_OUT同)、CH1的PWM信号、CH1的PH_OUT引脚(与CH2的PH_IN引脚同)、CH2的PWM信号、CH2的PH_OUT引脚(与CH3的PH_IN引脚同)和CH3的PWM信号。ON信号在初始化期间的时刻TO先低，在下一时刻T1认定为高而开始工作。在TO，ON信号为低，时钟信号在振荡，上拉电阻器109把PH_IN(CH1)和PH_OUT(CH3)引脚拉高。ON信号在时刻T1变高而开始工作，由于ON信号和PH_IN(CH1)引脚都为高(使锁存器217置位)，故CH1的PWM信号几乎立即变高而开始通道1的PWM循环。在时刻T2的时钟信号下一个下降沿上，PH_IN(CH1)引脚变低而PH_OUT(CH1)引脚变高。在T3的CLOCK下一上升沿，通道2的PWM信号变高，启动通道2的PWM循环。在T4的CLOCK下一下降沿，PH_OUT(CH1)引脚变低而PH_OUT(CH2)引脚变高，因而通道3的PWM信号在T5时的CLOCK下一上升沿变高，开始通道3的PWM循环。
操作以此方式进行下去，在前一通道的PWM循环开始后，下一通道的PWM循环开始一次CLOCK循环。通道1的PWM信号阴影区和其它PWM信号的同类阴影区401，表示PWM循环的终止，这取决于各条通道的反馈状态。对图示的3通道配置，每一第三个时钟信号下降沿都认定各PH_IN引脚为高，并在一次CLOCK循环中保持高。在认定了相应的PH_IN引脚后，各通道的PWM信号在下一CLOCK上升沿开始。一般对N条通道而言，每个第N个下降沿把各PH_IN引脚认定为高。
本领域的技术人员都知道图示的该特定实施例有多种变化。例如，他们能认任何方式配置时钟发生器309以提供可编程或固定的合适的时钟信号功能，比如把时钟发生器309配置成应用经FS引脚耦接的电容器或其它元件而不同电阻器RFS，也可把它配置成有一定延迟，可配置成具有内部可编程机理以编程期望的时钟信号频率。图示实施例检测通过输出电感器L的峰电流，把它作为控制各PWM循环的输出控制状态。在该峰电流方法中，每次PWM循环由数字逻辑电路启动，根据控制状态终止。可以设想出许多其它方法，诸如其它电流法或基于检测电压状态的方法，检测不是检测输出电感器L的电流或电压。其它电流法包括平均电流型或谷值电流型，如在谷值电流型中，每次PWM循环由与低的或谷值电流有关的输出控制信号启动，由逻辑信号或状态终止。本发明不限于任一特定的PWM控制法。
本发明诸实施例的计时式可级联稳压器，为在多相DC-DC转换系统中级联任意相数提供了一种低成本的方法。可级联稳压器与两种数字信号同步，包括公共时钟信号和从一个稳压器到下一个稳压器级联的数字信号。各稳压器包括数控的逻辑电路，可接收时钟信号和数字输入信号以控制每次PWM循环，并产生数字输出信号以控制级联稳压器链中下一稳压器的PWM循环。公共时钟信号使诸通道相互同步，保证通道间一致的相分离。
与应用公共模拟信号的原有方法相比，简单的数字接口提供了高水平的抗扰性。数字信号不易产生同类的信号劣化或噪声敏感性，因而实际上不限制相数或稳压器间的物理分离。与相计数相对低的原有技术相比，因可级联任意数量的稳压器，故相计数可以任选。通过对时钟信号频率FCL＝N×FSW编程，可得到任一合适的目标开关频率FSW。
还有其它一些优点，如独特的节电模式，任一或多个稳压器都可临时暂停或在低功率期间关闭。在另一节电配置中，时钟信号被重新编程而保持FSW。第一种方法要用附加控制电路对时钟信号频率再编程。在又一节电配置中，暂停装置的钟控延迟保持激活，而输出开关电路被禁止。这第二种方法导致脉动电压增大，因为对输出电压起作用的器件很少，但在很少考虑脉动的低功率周期内应用是适宜的。另在第二种方法中，例如通过暂停每隔1个器件，形成对称输出脉动，可选用经暂停的特定器件来优化结果。
虽然参照一些较佳型式详述了本发明，但可设想出其它的型式与变型。本领域技术人员明白，根据揭示的理念和实施例，很容易设计出实现同样发明目的的其它结构而不违背本发明的精神和范围。

Claims (20)

1、一种计时式可级联电源稳压器，其特征在于包括：
同步逻辑电路，用于接收时钟信号，并按认定的数字输入信号认定与所述时钟信号同步的数字输出信号；和
PWM控制逻辑电路，用于按所述数字输入信号和输出控制状态控制每次PWM循环。
2、如权利要求1所述的计时式可级联电源稳压器，其特征在于，所述PWM控制逻辑电路包括：
PWM逻辑电路，用于按所述数字输入信号启动PWM循环，并按复位信号终止所述PWM循环；和
耦接所述PWM逻辑电路的反馈检测逻辑电路，用于在符合所述输出控制状态时认定所述复位信号。
3、如权利要求2所述的计时式可级联电源稳压器，其特征在于，所述PWM逻辑电路包括：
锁存器，可按所述数字输入信号置位，按所述复位信号复位；
耦接所述锁存器的门控逻辑电路，可提供至少一个PWM激活信号；和
至少一个响应于所述至少一个PWM激活信号的驱动放大器。
4、如权利要求2所述的计时或可级联电源稳压器，其特征在于，所述反馈检测逻辑电路包括：
检测放大器，可检测输出电流和认定检测信号；和
比较器，可将所述检测信号与反馈参考信号作比较，确定所述输出控制状态。
5、如权利要求1所述的计时式可级联电源稳压器，其特征在于还包括启动逻辑电路，在初始化期间禁止同步级联操作。
6、如权利要求1所述的计时式可级联电源稳压器，其特征在于，所述同步逻辑电路包括响应于所述时钟信号和所述数字输入信号的级联触发器。
7、如权利要求1所述的计时式可级联电源稳压器，其特征在于还包括耦接成下拉所述数字输出信号的弱下拉器件，除非被来自另一稳压器的数字输出信号驱高。
8、一种多相电源转换器，其特征在于包括：
多个以级联结构耦接的稳压器，各稳压器包括：
接收时钟信号和来自前一稳压器的数字开始输入信号的同步逻辑电路，可按所述数字开始输入信号向下一稳压器提供与所述时钟信号同步的数字开始输出信号；和
PWM控制电路，可按认定的所述数字开始输入信号并基于符合输出状态而控制PWM输出；
多个开关电路，各自具有耦接所述多个稳压器中相应一个的PWM输出的输入端、驱动公共DC输出电压的输出端和接所述相应稳压器的PWM控制电路的检测输出端；和
控制器，可检测所述DC输出电压，向所述相应稳压器的所述PWM控制电路提供补偿信号，并提供所述时钟信号。
9、如权利要求8所述的多相电源转换器，其特征在于，所述PWM控制电路包括：
PWM逻辑电路，可按认定的所述数字开始输入信号和复位信号控制所述PWM输出；和
耦接所述PWM逻辑电路的反馈检测逻辑电路，可按所述补偿信号和所述多个开关电路中相应一个的所述检测输出认定所述复位信号。
10、如权利要求9所述的多相电源转换器，其特征在于，所述PWM逻辑电路包括门控逻辑电路和至少一个驱动放大器。
11、如权利要求9所述的多相电源转换器，其特征在于，所述反馈检测逻辑电路包括：
检测放大器，具有一输出端和一耦接所述相应开关电路的所述检测输出的输入端；和
比较器，具有接收所述补偿信号的第一输入端、耦接所述检测放大器的所述输出的第二输入端，和提供所述复位信号的输出端。
12、如权利要求8所述的多相电源转换器，其特征在于，所述多个开关电路各自包括：
第一与第二开关，具有串接在一结点的电流端子和耦接所述相应稳压器的所述PWM输出的控制输入端；
耦接在所述结点与所述DC输出电压之间的输出电感器；和
检测电路，可检测所述输出电感器的电流，提供所述检测输出。
13、如权利要求8所述的多相电源转换器，其特征在于，所述控制器包括：
检测放大器，具有耦接所述DC输出电压的输入端和提供输出检测信号的输出端；
误差放大器，可将所述输出检测信号与参考信号作比较，提供所述补偿信号；和
产生所述时钟信号的时钟电路。
14、如权利要求8所述的多相电源转换器，其特征在于，所述多个稳压器包括N个耦接成菊花链结构的稳压器，通过编程频率为N×FSW的所述时钟信号得到选择的开关频率FSN。
15、如权利要求8所述的多相电源转换器，其特征在于还包括一上拉器，它被耦接成先拉高所述多个稳压器中第一个的数字开始输入信号。
16、一种控制多相转换器中多个计时式可级联稳压器中每一个的方法，其特征在于包括：
把各稳压器的数字输出耦接到另一稳压器的数字输入端；
对各稳压器的时钟入端提供公共时钟信号；
响应于数字输入端接收的数字输入信号，在数字输出端上提供与公共时钟信号同步的数字输出信号；和
按接收的数字输入信号和检测的输出状态控制PWM循环。
17、如权利要求16所述的方法，其特征在于还包括通过把公共时钟信号频率编程到N×FSW来编程带N个稳压器的多相转换器的开关频率FSW。
18、如权利要求16所述的方法，其特征在于还包括：
检测输出电流状态，产生检测信号；和
对检测信号与补偿信号作比较。
19、如权利要求18所述的方法，其特征在于，所述检测输出电流状态包括检测通过输出电感器的峰电流。
20、如权利要求18所述的方法，其特征在于还包括设置一中央控制器，用于检测输出电压状态，向各稳压器提供补偿信号与时钟信号。
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