TWI281771B - Clocked cascading current-mode regulator with high noise immunity and arbitrary phase count, multiphase power converters and methods of controlling a plurality of clocked cascadable regulators - Google Patents

Description

1281771 九、發明說明： 相關申請案交互參照 本發明係主張申請於2 0 0 3年！ 〇月2 〇日之美國 臨時專利申請案第60/512，7 3 5號之優先權，該 案之整體揭示係於此併入作為參考。 【發明所屬之技術領域】 本發明係關於脈波嘗j# 士因始1丄+ 、胍及覓度凋茭功率調整器及/或多相位 直流至直流轉換器，且特別係關於—種具有高雜訊抗擾力 及任意相位計數之時脈串接電流模式調整器。 【先前技術】. 多相位功率轉換及電流模式控制係常使用之用於電子 市場之直流至直流功率轉換之方法。#負載電流係太高以 致於無法容易地由單相位轉換器所支援時，多相位功率轉 換係提供一個節省成本之解決方案。每一個通道之切換係 被汁時’以與其他通道之每一個對稱且相位相反。該多相 位之方式係提供節省成本之優點，且具有改進之嚮應時 間，較佳的漣波消除及改進之熱分配。 _ ； N： 電子市場係已經發展到於一個多相位功率調整 :中所，之相位數係超過一個單一積體電路實際上能夠支 "婁里酼著相位數成長到高於4，積體電路封裝係變 且電源傳送點及控制積體電路之間之間隔係超過能夠 :萑支杈低準位汛號整合及雜訊排除之距離。訊號問題係 以成不準確及根據消除雜訊之額外構件所需之增加費用、 佈局之限制及減少之相位數。 1281771 先前技術之方法係企圖藉由串接複數個電流模式調整 器' 而解決過大的封裝大小之問題（其係僅為整體問題之— 部分）。於一個情況中，一個分離的控制器積體電路係產 生一個二角形訊號給所有電流模式調整器。該些電流模式 調整器之每-個係於該三角形訊號上之一個不同且可設計 之點處起始其之週期’以企圖達到不同通道之間所需之相 位刀離不同通道之間之正確的相位分離對於漣波消除所 需之多相位功率轉換而言係為一個重要的成分。 藉由先前技術之解決方案，其他問題係仍然未解決。 該三角形訊號係為-個類比訊號，且因而係受限於訊號劣 化及雜訊干擾。因此决乂 欠口此先則技術之方法係根據不同通道之 貫際分離而受到限制。士 . > 、 由一個通道切換所產生之雜訊係破 壞到達其他通道之三角、、古^ 一角波讯唬，其係限制兩個通道之間之 時間分離達到允許雜訊於雜 於雜°孔產生事件及切換決定點之間 涓散之某一值〇因、苦4日日 ^ 此通道之間之時間分離係受到限制，所 以该相位數及/或切換頻率係受到限制。 口此’係期望提供一種且古日/^丄θ # # 55 , X R /、 田里之通道之多相位 ㈣m力“ “玍及雜Λ排&，且不因為佈局 、 /为矛、雜矾之額外構件而增加費用。 【發明内容】 /根據本發明之_個實施例之一種時脈串接功 係包含同步化邏輯電路及 。πσ η本凡π 肌皮見度凋受控制邏輯電路。該 同y化璉輯電路係接收一個時脈訊 Μ ^ Π ^ ^ σ儿，且致動一個與該時 脈吼唬冋步化之數位輸出 Α σ怎一個數位輸入訊號 1281771 ::動。該脈波寬度調變控制邏輯電路 寬度調變週期，㈣應於該數位輸人替及，—個脈波 情况。該調整器係可以被單獨使：：輪出控制 整器串接，《實施-個具有複數個通道:;相其=的調 器。該時脈串接喟巷哭尨杜 位功率轉換 才脈串接5周“係使用數位訊號以 ::數位訊號係不易於與類比訊號一樣，易於受到二 /雜訊之影響。於該串接結構中，係有-個對於所有\雨 1為共同的時脈，其係確保該些通道之間之相位二 該共同的時脈之抖動容許度對稱的。 刀離係與 你=波寬度調變控制邏輯電路係可以包含脈波寬度調 ㈣輯電路及反饋感測邏輯電路。該脈波寬度調變邏輯電 :係起始-個脈波寬度調變週期，以回應於該數位輸入訊 :且終止該脈波寬度調變週期，以回應於-個重置訊號。 U輸出控制情況係符合時’該反饋感測邏輯電路係致動 戎重置訊號。該脈波寬度調變邏輯電路係可以包含一閂 鎖閘&制邏輯電路及至少一個驅動放大器。該閃鎖係設 U回應於該數位輸入訊號’且該閃鎖係重置以回應於該 重置訊號。該閘控制邏輯電路係提供至少一個脈波寬度調 變致動訊號。每一個驅動放大器係回應於該一或多個脈波 見度調變致動訊號。於一個特定實施例中，該反饋感測邏 輯電路係包含一個感測放大器及一個比較器。於此情況 下’该感測放大器係感測一個輪出電流情況且致動一個感 測訊號。該比較器係比較該感測訊號及一個反饋參考訊 就’以決定輸出控制情況。該輸出電流情況係可以使用任 1281771 何適合的方式感測，諸如一個輸出電感 之峰值、平均值或波谷值電流 ：n…、感測元件 β亥同步化邏輯雷敗 貫施為串接之正反器，以回應 路係可以 «。-個弱拉降裝置係可二::::號及:數位輪入 數位輸出訊號，除非由另一個調整起始拉降該 訊號驅動成高準位。 '之個數位輪出 根據本發明之一個實施例之一 .. 種夕相位功率轉拖哭y么 包含以串接結構連接之複數個 轉換时係 複歡個凋整态，複數個切換電踗月 一個抆制|§'。每一個調整哭传 及 Π i 係包含一個同步化 一個脈波寬度調變控制邏輯電 。 δ亥同步化邏輯電路# 收一個時脈訊號及由前一 电峪係接 ^ 引個凋整态而來之一個數位起妒於 入汛唬，且提供與該時脈 口剧 二咕 b问步化之一個數位起始輪Ψ 吕fl號至下一個調整哭，q a ，出

Br 1喊於該數位起始輸人訊號。哕 刷包路係根據—個輸出情況之符合而栌制 一個脈波寬度調變輸出，以回 而技制 —义 應於该數位起始輸入訊號之 致動。母一個切換電路 口口 峪係具有·一個連接至一個對應調整 裔之一個脈波寬度調變輪出 文鞠出之輸入，一個用於驅動一個丘 同的直流輸出電壓之輪屮一 %出及一個提供至該對應調整器之一 個脈波寬度調變控制雷 j甩路之感測輸出。該控制器係感測該 直流輸出電壓’且提供一個補償訊號至該對應調整器之該 脈波寬度調變控制電路，且提供該時脈訊號。 每一個切換電路係可句八Μ 、 1恭了以包含罘一及第二開關，一個輸 出電感器及一個感測带,々 A、】包路。该些開關係具有··串聯至一個 接點之電流端點，以及車 及運接至该對應調整器之該脈波寬度 10 1281771 調變輸出之控岳,f於λ & 哕接點及 以輸出電感器係連接於該些開關之 :…-直流輸出電壓之間。於— 電路係感測該輸出電感哭之雷、、，，…”中錢測 4Λ φΐ 51- ^ -T " 電/瓜且袄仏该感測輸出。該 ““係可以包含—個感測 個時脈電路。該感測 ^差放“及- 出電壓之钤入，B 〇〇係-有：一個連接至該直流輸 ^^2 -k 一個提供一個輪出感測訊號之輸出。該 块差放大器係比較該輪出感測訊號及 接 供該補償訊號。該味邮士*/ >考汛唬，且提 N個以#、產生共同的時脈訊號。對於 N:以菊化鏈結構連接之調整器而言， 率FSW係藉由以一個N*F 擇之刀換頻 —個拉升裝置係可以被包人脈訊號而達成。 哭夕一 3在内，以起始地拉升該些調整 口口 之一個數位起始輸入訊號為高準位。 複數St發明之一個實施例之一種控制多相位轉換器之 =個:脈串接調整器之每一個之方法係包含：連接每一 入—個數位輸出至另一個調整器之-個數位輸 輸入.；；一個共同的時脈訊號至每一個調整器之-個時脈 :供一個數位輸出訊號於與該共同的時脈訊號同步 ^亥數位輸出上，以回應於在該數位輸入處接收一個數 别入訊號；及控制—個脈波寬度調變，以回應於接收該 數位輸入訊號及回應於一個輸出情況。 該方法係可以進一步包含藉由今钟 之 3猎由°又计该共同的時脈訊號 /、率成為IWSW而設計具有N個調整器之該多相位轉換 器之-個切換頻率FSW。該方法係可以進一步包含❹卜 個輪出電流情況且產生一個感測訊號，及比較該感測訊號 1281771 及一個補償訊號。偵測一個輸出 电々,L『月況係可以句今伯、、目il 、、莖過一個輸出電感器之尖峰電 、“ 提供-個中央控制器m :法可以進-步包含 補償及時4別一個輸出電塵情況且提供 俏1貝及日守脈汛號至每一個調整器。 【實施方式】 下列敘述係被呈現，以使熟 使用# W + rfe 、、〜、技術者能夠實施及 便用在一個特定應用及其條 妙而1 俅仵t ^境内所提出之本發明。 :、、〉而’對於較佳實施例 种…" 例之°午夕不同的修改對於熟習該項技 術者而吕係明顯的，且於此所 於盆仙垂A η丄 叙原理係可以應用 於其他貝轭例中。因此，本發 示及於此所敘述之特定…不'…限於在此所顯 理及耕… 而係符合於此所揭示之原 里及新穎特性之最廣範圍。 根據本發明之—個實施例之—個時脈 调整器係僅使用兩個數 龟d果式 、.”…田社 U歡位°孔唬，以於通道之間通訊。該電 々丨L权式調整器係可以祐罝 ^ 哭志姑一 早獨使用’或者與其他類似之調整 口口串接’以貫施一個具有多 夕 如於此所使用，“轉換哭，，二广相位功率轉換器。 整哭，，之… 使用於表示複數個“調 ' 構，其中’應瞭解的是，如此之名詞本質 上係為總體的，且业剞 、 /、i上係可互換的。數位訊號係不易於 與類比訊號一揭，且#心 ) 7 ;文到訊號劣化或雜訊之影響，因此， 器之:]之相位數或實際分離係無實際上之限制。—個 7控制為'係以一個控制迴路之方式被設置，以監視該負 載及控制该些調餐哭、 一 卩口再者，係有一個用於所有通道之共 同的時脈，其係確伴兮 隹保忒些通道之間之相位分離係與該共同 12 1281771 的時脈之抖動容許度對稱的。 第1圖係為一個根據本發明之一個示範性實施例之多 相位直流至直流轉換器10 〇之示意圖。該轉換器工0 0 係產生-個負載電壓VL，其係提供至一個參考一個功率接 :PGND) °孔號之負載1 0 1。一對負載電容器CL1及CL2 接於VL及接近該負載1 〇 1之功率接地之間。該VL 訊號係反饋回一個控制器工〇 3之一個電壓感測（刪） 該控制II i ◦ 3係具有—個透過—個導電軌跡或訊 =線連接至功率接地之返回接地（獅）接腳。“接腳” ^係使用於參考至—個農置之連接，其中，該連接係可 二為-個輸入端’ 一個輸出端或者兩者（一般而言，一個 輸m 1/()連接）。該控制器丄〇 3及該些調整 二〇 5之每―個係可以每—個實施於具有對應之輸入/ :妾腳之分離的晶片或者積體電路之中，雖然分離的實 Γ 亦可以被預想到。該控制器103係具有-個提 :構=較訊號之比較接腳’該比較訊號係提供至以串接 之-或多個電流模式調整器105之一個比較接 至不之結構中，係有N個調整器工〇 5 (個別標號 ’、’、至N，其中，N係為任意正整數）。 該：制器i 〇 3係具有一個時脈接腳，其係提 =每一個調整器1〇5之-個時脈輸入接腳。該 才工制為、1 〇 3係包含一個連接 接腳…該電阻器聊之另端㈣之一端之 々从 而係連接至訊號接地。如下 —步敘述，該時脈訊號之頻率係反比於該電阻器聊 13 1281771 且值/亥控制器1 0 3係具有-個備妥接腳RDY,其

二=母一個調整器10 5之-個致能(EN)輸入接腳。 …1裔1 0 3係包含一個補償（〇FST 至-個補償電阻器R0FS -係連接 -端係連接至接地。一個串“貝1且為R0FS之另 ’串聯之電阻器-電容器電路之一 知係連接至該比較接腳， 接腳且至該控制器連接至—個反饋（FB) 個VDIFF接腳。該控制器1 〇二係^-個軟起始（ss)接腳，其係連接至一個軟起 始…CSS之—端，該軟起始電容器css之另一端係連 接至接地。該控制器103係亦包含一個致能接腳EN，並 係詩以外部方式致能控制器103之功能。 ，、 =n周整益1 〇 5係具有一個相位輸入（PH—⑻接 及-個相位輸出（PH_0UT)接腳。根據該串接結構，每 一個调整器1 0 5之該PIUN接腳係連接至前一個調整哭 GUT接腳’且該序列係持續至到最後—個編號為N 之（用於通道N)調整器之該PIL〇UT接腳為止，該最後一 個編號為N之調整器之該PH_QUT接腳係連接至編號為工之 (用於通道1 )第-個調整器之該PH」N接腳。每一個調 整器1 0 5係致動一個數位訊號於其之ρΗ_〇υτ接腳，該數 位訊號係提供至該環或菊花鏈結構中之下—個調^ 〇 =由該控制器103而來提供至每—個調整器之時脈訊 號亦係為-個數位訊號。相較於採用類比訊號之先前技術 之方法，數位訊號控制係提供較優之訊號整體性。每一個 調整器1 0 5係調整該轉換器工〇 〇之個別通道，… 14 1281771 一個驅動電路’該驅動電路係驅動集體產生該VL訊號之N 個脈波寬度調變開關電路i q 7之一個對應開關電路。於 所示之實施例中，一個弱拉升電阻器丄〇 9係連接於一個 電壓源VCC及該第一調整器1 〇 5之該ΡΗ—ΙΝ接腳（例如， 通道1 )之間。該電阻器2 〇 9係提供一種指定該第一通 道於該串接序列（例如，通道丄）中之方式，如下文作進 一步敛述。 母個凋I益1 〇 5係包含一個至該些開關電路1 〇 7之一個對應電路之介面。僅一個開關電路i 〇 7係被敘 述，其中，應瞭解的是，該N個開關電路丄〇 7之每一個 係實質上相同。每一個調整器工〇 5係包含靴帶式（b〇〇t) 接腳，一個上方閘（UGATE)接腳，一個相位（phase)接 腳，及下方閘（LGATE)接腳以及一個差動電流感測輸入， 其係包含一個負極電流感測（ISEN_)接腳及一個正極電流 感測（ISEN+)接腳。一個靴帶式電容器CB係連接於該刖町 及PHASE接腳之間。該UGATE輸出接腳係連接至一個第一 開關Q1之閘極，且該LGATE輸出接腳係連接至一個第二開 關Q2之閘極。於所示之實施例中，該些開關^及卯係實 施為N通道金氧半導體場效電晶體，雖Μ他形式之開關 係可以被想到’包含適合於積體電路製造之半導體開關。 -個電源電壓4系提供U之汲極，之源極係連接 至該調整器1 Q 5之該相位接腳，且連接至的之汲極。的 之源極係連接至電源接地謂。該VIN源電㈣典型地為 1 2伏特，雖然其他電壓準位係可以被想到。 15 1281771 由該些調整器i 0 5之一個對應調整器而來之相位接 、二k i、至個輸出電感器L之一端且提供至一個感測電 阻杰RS之一端。該感測電阻器RS之另一端係連接至該 N +接腳及至一個感測電容器cs之一端。該感測電容器

Cs之另一端係連接至該調整器1〇 5之該iSEN—接腳，且 連接至該輸出電感器^另—端，該輸出電感器L係產生 "亥VL訊號。以此方式，每一個開關電路1 〇 7之每一個 輪出電感器L之該輪出端係以VL訊號連接在一起，且連接 至每一個調整器1 〇 5之該ISEN-接腳。該輸出電感器、l❿ 係以任何热習該項技術者所知之適合的方式建構，諸如個 別的電感器，一個變壓器之一次電感器，一個電纜心束線 之電感器等等。如上文所述，每-個調整器1 Q 5係包含： 们接收由該控制為、1 〇 3而來之該時脈訊號之時脈接 腳，一個接收由該控制器1 〇 3而來之該比較訊號之比較 接腳’及一個連接至該控制器、1 〇 3之該備妥接腳之致能 接腳。

第2圖係為第1圖之電流模式調整器丄〇 5之每一個 之不範性貝施例的更詳細示意及方塊圖。該調整器丄〇 5 係包含一個電壓源輸入接腳vcc，其係透過一個訊號接地 GND接腳2 0 2而參考至接地該致能〗vcc接腳係連接至 開機錯决及致&邏輯電路2 〇 1，該開機錯誤及致能邏輯 电路2 0 1係致動一個起始訊號〇N 一 該反相重置輸…該閃鎖203係示為一個設定—重置 閂鎖，且亦致動該起始訊號 0N至一個二輸入及閘2 1 5 16 1281771 之一個輸入。該閂鎖2 Ο 3之該R1輸入係被反相，使得 其係在該ON訊號係為低準位時保持在重置狀態，而在該〇N 訊號係由該邏輯電路2 0 1致動成高準位時其係由重置狀 恶被釋出。應注意的是，於此所述之任何閂鎖係可以使用 任何適合的或替代的方式實施，諸如閃鎖，正反器或者儲 存裝置或者類似物。該閂鎖2 〇 3之Q1輸出係連接至另 個一輸入及閘2 1 〇之一個輸入，且連接至一個N通道 場效電晶體2 0 5之閘極，該N通道場效電晶體2 〇 5之 源極係連接至該PH_0UT接腳。一個電流槽2 〇 7係連接於 該PH—0UT接腳及接地之間，且係作為—個弱拉降裝置，以 保持該PH—0UT接腳拉降成低準位，否則被拉升為高準位。 =起始化時（例如，在一個錯誤狀態之後之開機或者重置 $者其他動作），該邏輯電路2〇1係保持該㈣ 於重置狀態，而_該Nii道場效電晶體2Q5，使得該 PH—0UT接腳被電流槽2 〇 7 ^ 為-進相&〜 降為低準位，否則永遠拉升 於正常操作期間，該。N訊號係為高準位，且 该閃鎖2 0 3之該_出係為 +位且 電晶體2 0 5導通。 一準位’而使該N通道場效 該PH—OUT接腳係提供至— 入，的，且提供至該及閘21^型正反器2〇9之D輸 是’於此所述之任何正反器係可輸：。應注意的 的方式實施，諸如其他正反用任何適合的或替代 者類似物。該D型正反哭2 n”式’閃鎖或者儲存裝置或 閑210之另一輸心；9之該Q2輸出係連接至該及 3 2 1 〇之輸出端係連接至另 17 1281771 個D型正反器2 11之 乃^ v 丁月丨J V而0 你y义J1L汉裔2 1 1之該Q3輸出係連接至該N通道場效電晶體2 〇 5之汲 極。該時脈訊號係提供至言亥D M正反器2 ◦ 9《該時脈輸 入，且提供至一個反相器2 1 3之輸入端。該反相器2 7 3之輸出端係致動一個反相時脈訊號cl〇ckb，其係提供至 亥D型正反器2 1 1之該時脈輪入，且至該閂鎖2 〇 3之 該設定輸入s 1。 、/ δ亥及閘2 1 5之該輸出係連接至另一個設定一重置閂 鎖2 17之該設定輸入34。該閃鎖217之該（^4輸出係 產生一個脈波寬度調變訊號，其係提供至閘控制邏輯電路 2 1 9之-個輸人。該閘控制邏輯電路2 i 9係具有—個 提供至-個第-驅動放大器2 2丄之輸入端之第一非反相 輸出端，以及具有一個提供至一個第二驅動放大器W 3 之輸入多而之第一反相輸出端。該閉控制邏輯電路2 1 9係 提供該些開關Q1及Q2之脈波寬度調變控制，且亦提供孰 習該項技術者所瞭解之擊穿保護。該KC接㈣連接至；： 個蕭特基（Sch〇ttky)二極體2 2 5之陽極，且連接至該 放大器2 2 3之該正電源輪入心 电界％入知。該二極體2 2 5之該 極係提供至該放大器2 2 ]之兮τ + ^ μ " 丄之5亥正笔源輸入端且至該起 (BOOT)接腳。該放大器2 ?A㊉ 2 1之该負電源輸入接腳係連 接至該相位接腳’且該放大 人為2 2 3之負電源輸入係連接 至一個分離的電源接地接腳p ⑶ α仙，其係連接至該PGND訊 亥放大器221之該輪出係連接至該相位接腳，且該 放大器223之該輪出係連接至該調整器105之該 18 1281771 LGATE接腳。 該ISEN +接腳係連接至一個電流感測放大器2 2 7之 一個非反相輸入端，該電流感測放大器2 2 7之反相輸入 端係連接至該ISEN-接腳。該放大器2 2 7之輸出係連接 至一個比較放大為2 3 3之該反相輸入端。該比較放大哭 2 3 3之該非反相輸入端係透過該比較接腳而接收該比較 訊號，且該比較放大器2 3 3之該輸出端係提供一個重置 訊號RST，其係提供至該閃鎖2 1 7之該重置輸入端R4。 該閂鎖2 1 7，該閘控制邏輯電路2 9及該放大器2 2 1及2 2 3以及支援電路係集體實施用於控制脈波寬戶碉 變操作之對應開關電路i 〇 7，如同熟習該項技術者= 知。邊些放大器2 2 7及2 3 3係實施反饋感測邏輯，告 —或多個控制情況係符合時’該反饋感測邏輯係致動一： 重置訊號至該閃鎖，該些情況係諸如一個輸出電感器L之 尖學輸出電流或者於該轉換器工〇 〇之該輸出端之一個選 擇出之電慶準位。該脈波寬度調變開關電路係可以結合該 =感測邏輯電路，或者該脈波寬度調變開關電路及該反 二 電路係集體地形成用於控制脈波寬度調變操作 广寬度㈣控制邏輯電路。該些D型正反器2 〇 9及 U及該反相器213係集體地操作作為同步化邏輯， ;=Γ該時脈訊號同步之接腳之後或者在 ° 號之—個週期之後，致動該PH』UT接腳。 =作：’該開機錯誤及致能邏輯電路2〇ι係起始 保持该⑽訊號為低準位，以保持該㈣2 19 1281771 之該Q1輸出係保持為低準位

U 狀態’使得該閂鎖2 通道場效電晶體2Q5係為關閉，且 該輸出係保持低準位，而保持該D型正反：之二：〇之 準位。該拉降裝置207係為：出為低 拉降，否則係被致動。該電阻器1〇9越係用^一_ 之調整器105之拉降裝置2Ω7係超越用於通道Ν 及UN (通道丄）拉升為f二，:^ΡΗ-_通道 之該的輪出係超越該電型正反器… 以當該Ν通道場效電晶M°n W拉降裝置2〇7, 在m 2 〇 5係被致動時驅動PH 0UT。

狀態釋放之後，該問鎖2::=;問鎖：〇3由重置 通道場效電晶體2 0 5之時脈α : /在該致動該N 時，致_鎖2 0 Un 下—個上升緣 Q輪出為高準位。當該閂鎖2 〇 3之該Qi輸出係為高準位 門鎖20 係保持被致動，且該D型正反；^通；^效電晶體205 該D型正反器21 2Q9之該Q2輸出係決定 N、胃、f μ 3輸出之狀態。當被致動時，該 =電晶體2〇5係作用為透通的，…型正反

接聊。二'Q3輸出係驅動該調整器1 0 5之該PH 0UT 日士，致動 該0付訊號係在正常操作期間保持高準位 犄，致動於該PH in技伽L 门干# 之輸出之狀態。- <該訊號係決定該及閘2工5 7之节Q4於屮PH」N接卿之—個上升緣係設定該閃鎖2 1 起於：個高準位’其係導致該閉控制邏輯219 起始化—個脈波寬度調變週期。於所示之料實施例中， 20 1281771 該閘控制邏輯電路2 1 9係關閉該放大器2 2 3，以關閉 該開關Q2，且接著導通該放大器2 2 1，以使開關Q1導 通。電流係由VIN透過該輸出電感器L提供至該負載1 〇 1。該控制器1 0 3係感測該VL訊號之電壓，以產生提 供至該比較放大器2 3 3之該比較訊號之適當準位。於一 個替代實施例中，該比較訊號係可以為一個靜態的穩定狀 態參考訊號。經過該電感器L之該電流係由放大器2 2 7 所感測使得當該尖峰電流導致該放大器2 2 7之輸出變成 等於該比較訊號時，該比較器2 3 3係重置該閃鎖2 1 7，其係取消該脈波寬度調變訊號以終止該脈波寬度調變 週期。特別是，當該閂鎖2 1 7之該Q4輪出係被拉降為 低準位時，該閘控制邏輯電路2 1 9係關閉該放大器2 2 1 ，以關閉該開關Q1，且導通該放大器2 2 3以導通該開 關Q2。電阻器R〇FS係允許一個設計者在該控制器i 〇 3 内設計一個參考訊號REF之一個直流補償，其中，該REF 訊號係於下文作進一步敘述。 同時’施加至該PH—IN接腳之該上升緣係導致該D型 正反器2 0 9在該時脈訊號之下一個上升緣時致動其之q2 輸出為高準位。該])型正反器209之該高準# · 1豆之Q2輸出

係導致該D型正反器2 1 1在該時脈訊號之T κ下一個下降緣 (或者時脈之下一個上升緣）時致動其之Q3輪出為高準 位。假設該N通道場效電晶體2 〇 5係導通，目，丨^ 门 則該D型正 反器之該Q3輸出係驅動該PH一out接腳為高 7 〇 +位，其係起 始相同之事件序列，以起始在該串接結構中 丫之该轉換器1 21 1281771 Ο 0之下一個調整哭1 下-個調整哭]。乙 之一個脈波寬度調變週期。 脈訊號變成低準位同牛、士知业 -按聊興心 问步破拉升為高準位之後，起始其之脈 波見度δ周受週期，妙 ^ ’而，该日寸脈訊號係必須變成高準位且 二變成低準位’以使該數位訊號由該時脈訊號同步 壯 過該些D型正反器209及211而至下一個 衣置之該PIL〇UT接腳。該些調整器i 0 5係以循序方式一 次被致動一個，且以此方彳 調整 此方式於_結構中重複。舉例而言， 固週期係不開始’直到被由該調整器2而 來之該PH』UT接腳所觸發為止，依此類推。當每—個調整 器1 〇 5係已經接收一^ PiUN訊號且已經傳送一個 PH—0UT訊號時’一個完整的週期係產生。假如該時脈訊號 係於一個頻率FCL下操作，則該N通道多相位轉換器丄〇 〇之㈣頻率FSW係為FCL/N，其中’ ‘‘/，，係代表相除。

為了獲得用於N個調签哭1 Π P + Jr-Λ XI 口 π i态丄υ 5之一個期望的切換頻率 FSW，該時脈訊號係被設計成FCL=N*Fsw之頻率，其中，* 係代表相乘。 該開機錯誤及致能邏輯電路2 〇 X、該閂鎖2 〇 3、 該N通道場效電晶體2 〇 5及該及閘2 i 〇及2丄5係在 每一個調整器1 0 5中形成一個起動電路，其係只有在接 在該PH一IN接腳之該時脈訊號之第一個負或者下降緣變成 高準位之後致能該PH—OUT接腳之同步的串接操作。應注意 的是，一個調整器1 〇 5係致動其之PIL〇UT為高準位，2 回應該時脈訊號變成低準位，使得下一個裝置之該pH—in 22 1281771 接腳在時脈之下一個上升緣處透過該 在時脈之下-個下降緣時透過該:::: 輪入。因此，™妾腳係…二 ‘”、冋準位之後-個時脈週期被致動 時脈訊號之第一個脈咕夕a没分 ^ ^ „ , π Ω ^ 脈波之别，僅其之ΡΗ-ΙΝ訊號被該電阻 、°\、 升為高準位之第一電流模式調整器1 0 5，或 、道1係刼作成起始該環輪詢序列。在其之後，該些 Μτ m號係在該第—序列期間一次被致能一個，且接 者，5亥些调整器1 0 5係依序以正常方式操作。於所示之 貫施例中’該轉換111 “係包纟n個通道，每—個通道 1以一個調整器1 0 5及對應之開關電路1 0 7實施。該 時脈訊號係以目標頻率FCL設計，以建立用於一給定數量 之通道N之期望的Fsw。每一個通道係有效地以一個獨立 的方式操作，使得下一個通道係可以被致動，而前一個通 道係仍，然在操作，以駆動該負W ◦ 1。該時脈訊號係同 步化刼作，以提供該些相位之間之固定的相位分離，且均 勻地分佈該負載。以此方式，每一個通道係以一個同步且 循序之方式被致動，雖然每—個通道係根據其自己的感測 情況被禁動。 第3圖係為根據本發明之一個示範性實施例之控制器 1 0 3之一個示意圖。於一個實施例中，該控制器i ◦ 3 係只^為一個分離晶片或者積體電路，其係具vcc及gnd 接腳，以分別連接至該VCC源電壓及訊號接地gnd。該VSEN 接腳係連接至一個放大器3 〇丄之該非反相輸入端，該放 23 1281771 大荔3 Ο 1係具有一個連接至該rgND接腳之反相輸入端。 該放大器3 Ο 1係感測該負載電壓VL，且產生一個提供至 該VDIFF接腳之輸出訊號。該放大器3 〇 1係亦包含另一 個補償輸入端（反相輸入端），其係連接至該補償接腳， 以致能經過該ROFS電阻器之值之參考訊號之直流補償的外 部設計。於一個實施例中，該放大器3 〇 1係為一個差動 退距感測放大器，且係可以被建構成一個熟習該項技術者 所知之增益為1之放大器。於所示之實施例中，該vdiff 接腳係連接至該FB接腳，該FB接腳係提供至一個誤差放 大杰3 0 3之一個反相輸入端。該軟起始ss接腳係連接 至具有軟起始邏輯電路3 〇 5之參考之一個輸入端，該軟 起始邏輯電路3 0 5係具有-個提供該參考訊號至該放大 夯3 0 3之該非反相輸入端的輸出端。該誤差放大器3 〇 3之該輸出係連接至該比較接腳，以提供該比較訊號。該 電容器、CSS係控制-個軟起始時間，以如同熟習該項技術 者所知起始該控制器i 〇 3之脈波寬度調變之操作。 違VCC及致能接腳係連接至開機重置（p〇R )致能及錯 决邏輯電路3 0 7，其係具有一個連接至該備妥接腳之輸 出端。於起始化（開機及/或重置）之後及當該控制器工 〇 3被致能時，其係致動該備妥接腳並 該些調整器1〇5之每一個。該控制器103亦包= 時脈產生器3 0 9，其係產生時脈訊號於該時脈接腳上。 該時脈產生器3 〇 9亦係透過該Fs接腳而連接至該電阻 器RFS。於所示之實施例中，該時脈產生器3 〇 9係將一 24 1281771 们固疋電壓放置於該Fs接腳上’且因此橫跨於連接至該Μ 接腳之電阻器RFS上。經過該電阻器rf ，時脈產生器3"流出，其係於正比於由該二： *出，電流之頻率下產生脈波於該時脈訊號上。以此方 式^時脈訊號之頻率’或者Fa，係反比於該電阻器哪 之電阻值。應瞭解的是，其他方法係可以被使用，以產生 ^或設計該時脈訊號之頻率，如同熟習該項技術者所熟 第4圖係為一個顯示3個通道（例如，n=3)之直流至 直流轉換H i Q Q之操作之時序圖。該第—通道（通道1) 號’該時脈訊號，通道1…接腳（其係 之PH_OUT相同），通道工之該脈波寬度調變訊號， 通道1之該PH一謝接腳（其係與通道2之該PHJN接腳相 同）’通道2之該脈波寬度調變訊號，通道2之該PH· 接腳（其係與通道3之肖ΡΗ」Ν接腳相同），及通道3之 广變訊號係相對於時間㈣。起初，該導通訊 化期間之一個時間點TO處係被致動為低準 位’，且於一個隨後的時間黑"1處被致動為高準位，以 起始操作。於時間το 4’料通訊號係為低準位，該時 脈όίΐ號係振盡的，且拉升電卩且哭 可电1且杰1 〇 9係將該ΡΗ一IN (通 道η及1謝（通道3)接腳拉升為高準位。該導通訊 號係於時間T1時變成高準位以起始操作，且通们之今 脈波寬度調變訊號係幾乎立即變成高準位，以起始通道丄 之一個脈波寬度調變週期，^料通訊號及該PH IN(通 25 1281771 皆為高準位（因而設定該閃鎖2 1 7 )。於 接㈣Λ時脈訊號之下—個下降緣時’該PIUN (通道1 : 接腳係纟史成低準 該 於時間T3之日士日^丁—通道工）接腳變成高準位。 ^ ^ ^ ^ 個上升緣時，通道2之該脈波寬 ^成4位’以起始通道2之-個脈波寬肩 ☆時間T4之時脈之下一個下降緣時，該pH_〇u, 掛二）接腳係變成低準位且該ρΗ—〇υτ (通道2 )接胳 文成#位，使得通道3之該脈波寬度調變訊號係於時沒

'脈之下-個上升緣時變成高準位，以起始通道3之一 個脈波寬度調變週期。 （始通道3之 變週期此方式進行’使得下—個通道之脈波寬度額 ° 則—個通道之該脈波寬度調變週期開始之後走 之區I::週期：Ϊ道1之該脈波寬度調變訊號之有陰影 r ?” 〃他脈波寬度調變訊號之類似的陰影區域4 0 1 波寬度調變週期之結束，其係根據每 通道之反饋條件而定。對於所示之3個通道結構而言

了—:N接腳係—^ 動為间準位，且保持高準位一個時脈週期 該脈波寬度調變訊號係在致動對應…接腳之二； 脈之下—個上升緣時開始。對於—般情況之請通道而古，、 每-個㈣接腳係每第叫固下降緣時被致動為高準：。 所示之特定實施例之許多變化係可能的，如同 項技術者將可以瞭解。舉例而言，該時脈產生器30、9; 可以使用任何熟㈣項技術者所知之方式建構，以提供―、 26 1281771 個可叹计的或固定的適合之時脈訊號功能。舉例而言，該 時脈產生哭q n。γ u

、 °。d 0 9係可替代地建構成使用一個透過該FS 而非電阻器RFS而連接之電容器或者其他構件。此外， X守脱產生為3 〇 9係可以使用一個固定延遲而建構或者 、固内邛可6又6十之機構而建構，以設計該時脈訊號之 =望的頻率。所示之示範性實施例係偵測流經該輸出電感 — 大蜂電’爪，而作為控制每一個脈波寬度調變週期之 =空制情況。於該尖峰電流之方法中，每-個脈波寬度 n月係由數位邏輯電路所起始且根據該控制情況而終 j。許多替代方式係可能的且可被預想出的，諸如其他電 流方法或者根據感測電壓狀況之方法，且該感測裝置係可 2除了錢出電感器L之電流或電壓之外之感測。其他 :方法係包含一個平均電流模式或者一個波谷電流模 調變：：個波谷電流模式中，舉例而t，每-個脈波寬度 : 被一個結合低或波谷電流之輸出控制訊號所起 :’且由-個邏輯訊號或者情況所終止。本發明係不受限 於任何特別之脈波寬度調變控制方法。 串接2根據本發明之實施例之時脈可串接調整器係提供 …個多相位直流至直流轉換器系統中任何數量之相 牛成本方法。該些可串接調整器係與兩個數位訊號同 =整。包含：個共同時脈訊號及-個由-個調整器至下-、二…接數位訊號。每一個調整器係包含數位控制 二:：路’其係接收該時脈訊號及一個數位輸入訊號，以 母—個脈波寬度調變週期’且其係產生一個數位輸出 27 1281771 & 、&制接凋整為'環中下一個調整器之該脈波寬度調 變週期。該共同時脈訊號係同步化該些通道，且確保通道 之間之一致的相位分離。 簡單的數位介面與採用_個共同_比訊號之先前 方法相較之下，係提供一個相當程度之雜訊抗擾力。數位 訊^不^與類比訊號_#，易於受到訊號劣化或雜訊 曰使侍對於凋整器之間之相位數或者實際分離無實 &之限制。该相位數係為任何的，因為任何數量之調整哭 係可以串接，相齡夕 ^ ^ JU. ^ 口口 ’先則技術係具有相當低之相位數。

任㈣合的目標切換頻帛FSW係可以藉由設計FCL=1WSW 之時脈頻率而達成。 k 2係可％的，堵如獨-無二之節省功率模式， 果；、中’任何一個或多個調整器係可以在一個低功率 期間暫時地被懸置或者關機。 ,^ ^ ^ ^個即省功率之替伐結構 ’该時脈訊號係重新設計以維持Fsw。該第_

需要額外的控制電路以重新設計時脈訊號之頻率。於；J :個=力率之替伐結構中’當輸出切換電路係被禁能 MW置之裝置之該時脈控制延遲係維持致能。哼第二 個方法係造成增加之漣波電壓，因為較少之元件係勘Ζ 輪出電壓有貢獻’然而如此係被認為可接受的，因為口 J 在漣波較不重要之低功率期間施加。此外，於第二個^ 拉式中，被懸置之特定裝置係可以被選擇以最佳化社果， 諸如藉由間隔懸置裝置，造成對稱的輸出漣波。、、D ， 雖然本發明係已經以相當詳細之方式參照本發明之某 28 1281771 些較佳的版本而予以敘述，然而，其他版本及變化係可能 的且可預想到的。熟習該項技術者應瞭解，熟習該項技術 者係能夠容易地使用所揭示之觀念及特定實施例作為設計 或修改其他結構之基礎，以在不偏離本發明之精神及範疇 之下提供本發明之相同目的。 【圖式簡單說明】 參照實施方式之敘述及後附圖式，本發明之利益、特 色及優點將可獲得較佳的瞭解，其中·· 凰

第1圖係為一個根據本發明之—個示範性實施例之多 目位直流至直流轉換器之示意圖； 性、第：：係為第1圖之電流模式調整器之每-個之示範 性錢轭例的示意及方塊圖； 弟3圖係為第1圖之該括告丨 示意圖；1 湖…個示範性實施例的 第4圖係為一個顯示第1 ^ ^ 0 , 口您孩多相位直流至直

換。。用於3個通道（N=3)之操作之時序圖。 【主要元件符號說明】 10 0 多相位直流至直流轉換 10 1 負載 10 3 控制器 10 5 調整器 10 7 開關電路 CL1 及 CL2 負載電容器 VSEN 電壓感測接腳 29 1281771

VL RFS FS RDY EN OFST ROFS FB VDIFF SS CSS PH 一 IN PH_OUT BOOT UGATE PHASE LGATE ISEN- ISEN + CB Q1 Q2 VIN L 負載電壓 電阻器 接腳 備妥接腳 致能輸入接腳 補償接腳 補償電阻器 反饋接腳 接腳 軟起始接腳 軟起始電容器 相位輸入接腳 相位輸出接腳 靴帶式接腳 上方閘接腳 相位接腳 下方閘接腳 負極電流感測接腳 正極電流感測接腳 靴帶式電容器 第一開關 第二開關 電源電壓 輸出電感器 30 1281771 RS 感測電阻器 CS 感測電容器 VCC 電壓源輸入接腳 2 0 1 開機錯誤及致能邏輯電路 2 0 2訊號接地GND接腳 2 0 3閂鎖 2 0 5 N通道場效電晶體 2 0 7電流槽 209 D型正反器 2 1 0二輸入及閘 211 D型正反器 2 1 3反相器 2 1 5二輸入及閘 2 1 7設定一重置閂鎖 2 1 9閘控制邏輯電路 2 2 1第一驅動放大器 2 2 3第二驅動放大器 225蕭特基二極體 2 2 7 電流感測放大器 2 3 3 比較放大器 0N 起始訊號 R1 反相重置輸入 D2 D輸入 D3 輸入端 31 1281771 CLOCKB反相時脈訊號 S1 設定輸入 S4 設定輸入 RST 重置訊號 R4 重置輸入端 3 0 1放大器 3 0 3誤差放大器 305軟起始邏輯電路 3 0 7 開機重置（P0R)致能及錯誤邏輯電路 3 0 9時脈產生器 4 0 1陰影區域

32

Claims (1)

1281771 V年u λ! w P修(更)正本 十、申請專利範圍了 1 · 一種時脈串接功率調整器，其係包含： 一個同步化邏輯電路，其係接收—個時脈訊號，且其 係致動一個與該時脈訊號同步化之數位輸出訊號，以回應 一個數位輸入訊號之致動；及 一個脈波寬度調變控制邏輯電路，其係控制每一個脈 波寬度調變週期，以回應於該數位輸入訊號及一個輸 制情況， 1 其中，該脈波寬度調變控制邏輯電路係包含： 脈波寬度調變邏輯電路，其係起始-個脈波寬度調變 週期，以回應於該數位輸人訊號，且其係終止該脈波寬声 調變週期，以回應於一個重置訊號；及 X 反饋感測邏輯電路，其係連接至該脈波寬度調變邏輯 電路，當該輸出控制情況係符合時，該反饋感測邏輯電路 係致動該重置訊號， 其中，该反饋感測邏輯電路係包含： 個，測放大裔’其係感測一個輪出電流情況且 致動一個感測訊號；及 ” 一個比較器，其係比較該减 *次州σί1唬及一個反饋表者却 號，以決疋该輸出控制情況。 ， 2 . -種時脈串接功率調整器，其係包含. -個同步化邏輯電路，其係接收一個時 係致動一個與該時脈$泸 〇儿且/、 個減於入 之數位輪出訊號，以回庫 一個數位輸入矾號之致動；及 應 34 1281771 一個脈波寬度調變控制邏輯電路，1# 味命危上 /、係控制母一個脈 制情況， 錢及-個輪出控 其係在起始化期間禁 其係進一步包含起始邏輯電路， 能同步的串接操作。 ，且其 以回應 3 · —種時脈串接功率調整器，其係包含： 一個同步化邏輯電路，其係接收一個時脈訊號 係致動一個與該時脈訊號同步化之數位輸出訊號^ 一個數位輸入訊號之致動；及

個脈波寬度調變控制邏輯電路，1伤 ，、你彳工制母一個脈 波寬度調變週期，以回應於該數位輸 制情況， 汛就及一個輪出控 以回 ’且其 以回應

其中，該同步化邏輯電路係包含串接之正反器 應於該時脈訊號及該數位輸入訊號。 4 . 一種時脈串接功率調整器，其係包含： —個同步化邏輯電路，其係接收一個時脈訊號 係致動一個與該時脈訊號同步化之數位輸出訊號^ 一個數位輸入訊號之致動；及 其係控制每一個脈 訊號及一個輪出控 個脈波兔度调變控制邏輯電路， 波寬度調變週期，以回應於該數位輸入 制情況， 其係進-步包含-個弱拉降裝置，其係連接成拉降該 數位輸出訊號，除非由另一個調整器而來之一個數位輪 訊號驅動成高準位。 别 35 1281771 5 ·—種多相位功率轉換器，其係包含： 以串接結構連接之複數個調整器，每一個調整器 含： 一個同步化邏輯電路，該同步化邏輯電路係接收一個 時脈訊號及由前一個調整器而來之一個數位起始輸入訊 號且其係提供與該時脈訊號同步化之一個數位起始輪出 訊號至下-個調整器，以回應於該數位起始輸入訊號；及 a—個脈波寬度調變控制電路，其係根據一個輸出情況 之符合而控制-個脈波寬度調變輸出，以回應於該數位起 始輸入訊號之致動； 複數個切換電路，每一個切換電路係具有：一個連接 至該複數個㈣器之-個對應_整器t —個脈波寬度調變 輸出之輸入端；一個用於驅動一個共同的直流輸出電壓之 輸出端及一個提供至該對應調整器之一個脈波寬度調變控 制電路之感測輸出端；及 一個控制器，其係感測該直流輸出電壓，且其係提供 一個補償訊號至該對應調整器之該脈波寬度調變控制電 路，且提供該時脈訊號。 6 ·如申清專利範圍第5項之多相位功率轉換器，其 中，該脈波寬度調變控制電路係包含： 脈波寬度調變邏輯電路，其係根據該數位起始輸入訊 號及一個重置訊號之致動而控制該脈波寬度調變輸出；及 反饋感測邏輯電路，其係連接至該脈波寬度調變邏輯 電路，該反饋感測邏輯電路係根據該補償訊號及該複數個 36 1281771 切換電路之一個對應之切換電路的感測輪出而致動該重置 訊號。 7.如申請專利範圍第6項之多相位功率轉換器，1 中，該脈波寬度調變邏輯電路係包含間控制邏輯電路及至 少一個驅動放大器。 8 .如申請專利範圍第6項之多相位功率轉換器，其 中，該反饋感測邏輯電路係包含：

-個感測放大器，其係具有一個輪出端及一個連接至 該對應之切換電路之該感測輸出之輸入端·，及 -個比較器，其係具有一個接收該補償訊號之第一輸 入端’-個連接至該感測放大器之該輸出端之第二輪入 端，及一個提供該重置訊號之輪出端。 9 ·如申請專利範圍第5頊夕夕4 ^ 步3貝之多相位功率轉換器，其 中’該複數個切換電路之每一個係包含· 第一及第二開關，其係具有φ ，肀恥至一個接點之電流端 點，以及具有連接至該對應調暫 71登杰之邊脈波寬度調變輪出

之控制輸入； 一個輸出電感器，其係連接於# &田^ + 士 土人 丈按於该接點及該直流輸出電 壓之間；及 一個感測電路， 供該感測輸出。 其係感剩該輪出電感器之電流，且提 項之多相位功率轉換器， :一個連接至該直流輸出 1 0 ·如申請專利範圍第5 其中’ $亥控制器係包含： 一個感測放大器，其係具有 37 1281771 电壓^輸ΐ ’及—個提供—個輸出感測訊號之輸出 個參 考訊。/固誤差放大器，其係比較該輸出感測訊號及 狁，且其係提供該補償訊號；及 個日寸脈電路，其係產生該時脈訊號。 並中：二：:°申請專利範圍第5項之多相位功率轉換器 整哭，且Λ調整器係包含N個以菊花鍵結構連接之t 之;;率：二個選擇之切換頻㈣係藉由以-個㈣ 貝半β又叶该時脈訊號而達成。

並係1二如申請專利範圍第5項之多相位功率轉換器， 之-個第二包:；:拉二裝置，以起始地拉升該些調㈣ 。w之個數位起始輸入訊號為高準位。 “ 13·-種控制多相位轉換器之複數個時脈串接調龙 為之方法，其係包含： 正 提供-個多相位功率轉換器，其係包含串接在一起的 二個凋整态’串接結構係透過每一個調整器内的個別可 二工延遲電路而完成，其係連接每一個調整器之一個數位 :出端至另-個調整器之一個數位輸入端，用以接 —個調整器而來的數位起始輸人訊號，及用 定延遁夕祕 ， F 1 丁予頁 _ ，提供一個數位起始輸出訊號給下一個調整 提I、個共同的時脈訊號至每一個調整器之一個時 輸入端； ▼狐 、▲提ί、一個與該共同的時脈訊號同步化之數位輪出訊號 於該數位輪出端上，以回應於在該數位輸入端處接收一： 38 1281771 數位輸入訊號；及 控制一個脈波寬度調變，以回應於接收該數位輸入訊 號及回應於一個輸出情況。 1 4 ·如申請專利範圍第i 3項之方法，其係進一步 包含藉由設計該共同的時脈訊號之頻率成為N*FSW而設計 -、有N個凋整态之邊多相位轉換器之一個切換頻率fsw。 1 5 ·如申請專利範圍第i 3項之方法，其係進一步 包含：

谓測-個輸出電流情況且產生一個感測訊號；及 比較該感測訊號及一個補償訊號。 1 6 ·如申請專利筋, γ π 已Ν弟1 5項之方法，其中，偵測 一個輪出電流情況係包含偵 1員測經過一個輸出電感器之尖峰 7如申明專利範圍第1 5項之方法，其係進一步 :含提供一個中央控制胃’其係感測一個輸出電壓情況且 /、係提供補償及時脈訊號至每—個調整器。

十一、圖式·· 如次頁 39