JP2000215695A

JP2000215695A - 半導体集積回路装置

Info

Publication number: JP2000215695A
Application number: JP11013043A
Authority: JP
Inventors: Hideo Chigasaki; 英夫千ヶ崎
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1999-01-21
Filing date: 1999-01-21
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】信号の誤入力やノイズなどによるベンダテス
トモードの誤動作を確実に防止する。【解決手段】シンクロナスＤＲＡＭなどのベンダテス
トの設定するテストモード設定手段には、テストモード
入力設定部１２が設けられ、このテストモード入力設定
部１２は、定格からはずれたデューティ比からなるテス
トモードエントリ用クロック信号が検出された際にの
み、テストモードエントリコマンドの１つとしてクロッ
クキーパス信号ＴＥＫを出力することによって、ベンダ
テストモードの誤エントリを確実に防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置におけるテストモードの設定技術に関し、特に、ベン
ダテストモードにおける誤エントリの防止に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、シ
ンクロナスＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡ
ｃｃｅｓｓＭｅｍｏｒｙ）などの半導体集積回路装置
においては、大規模な回路に対する試験時間の短縮、通
常のコマンド制御で確認できない内部動作状態の確認
や、効率的なスクリーニングなどのために、通常のモー
ド設定とは別にベンダテストモード設定が設けられてい
る。

【０００３】このベンダテストモードは、外部クロック
信号CLK に同期した４つのコマンド制御信号組み合わせ
（チップセレクト／ＣＳ、ローアドレスストローブ／
ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイ
ネーブル／ＷＥ）によるＭＲＳ（ＭｏｄｅＲｅｓｉｓ
ｔｏｒＳｅｔ）コマンドと、特定のアドレス端子に入
力されるＨｉ信号とＬｏｗ信号とを組み合わせた信号と
により設定が行われる。

【０００４】なお、この種の半導体集積回路装置のテス
ト技術について詳しく述べてある例としては、平成９年
５月３０日、株式会社プレスジャーナル発行、松下晋司
（編）、「月刊ＳｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌ
ｄ増刊号ＵＬＳＩテスト技術」１９９７年増刊号第
１６巻第８号、Ｐ１９〜Ｐ２３があり、この文献に
は、ＤＲＡＭにおけるテスト技術が記載されている。

【０００５】

【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置では、次のような問題点があるこ
とが本発明者により見い出された。

【０００６】すなわち、ユーザが、ＭＲＳコマンドの設
定を行う場合に誤ってアドレス端子にＭＲＳコマンド設
定以外の組合せの信号が入力されると、前述したベンダ
テストモードが設定されてしまう恐れがある。

【０００７】また、半導体集積回路装置の電源投入時や
イニシャルサイクル時にも、ノイズや誤った信号などが
アドレス端子に入力されてしまうことにより、意図せず
にベンダテストモードが設定されてしまう恐れがある。

【０００８】このように予期せぬところでベンダテスト
モードに入ってしまうと、このベンダテストモード状態
が維持されるため、その後発行されるコマンドは通常制
御と異なる制御形態を取り正常に実行されないことにな
り、半導体集積回路装置それ自体や電子システム全体が
誤動作したり、場合によっては素子を破壊してしまうと
いう問題がある。

【０００９】本発明の目的は、信号の誤入力やノイズな
どによるベンダテストモードの誤動作を確実に防止する
ことのできる半導体集積回路装置を提供することにあ
る。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１２】すなわち、本発明の半導体集積回路装置
は、テストモードエントリの際に入力されるテストモー
ドエントリ用クロック信号を検出し、テストモードエン
トリにおける条件の１つとなるクロックキーパス信号を
出力するテストモード設定部と、コマンド制御信号の組
み合わせからレジスタモードセット信号を生成するコマ
ンドデコーダ部と、該テストモード設定部のクロックキ
ーパス信号、コマンドデコーダ部のレジスタモードセッ
ト信号、ならびに特定のアドレス信号とが入力された際
にテストモードエントリ信号を出力し、テストモードを
設定するテストモード入力設定部とよりなるテストモー
ド設定手段を備えたものである。

【００１３】また、本発明の半導体集積回路装置は、テ
ストモードエントリの際に入力されるテストモードエン
トリ用クロック信号を検出し、テストモードエントリに
おける条件の１つとなるクロックキーパス信号を出力す
るテストモード設定部と、コマンド制御信号の組み合わ
せからレジスタモードセット信号を生成するコマンドデ
コーダ部と、複数の指定されたアドレスとコマンドデコ
ーダ部のレジスタモードセット信号とから検出信号を出
力する検出信号出力部と、該テストモード設定部のクロ
ックキーパス信号と検出信号出力部の検出信号とが入力
された際にテストモードエントリ信号を出力し、テスト
モードを設定するテストモード入力設定部とよりなるテ
ストモード設定手段を備えたものである。

【００１４】さらに、本発明の半導体集積回路装置は、
コマンド制御信号の組み合わせからレジスタモードセッ
ト信号を生成するコマンドデコーダ部と、特定のアドレ
スとコマンドデコーダ部のレジスタモードセット信号と
から検出制御信号を出力する検出制御信号出力部と、テ
ストモードエントリの際に入力されるテストモードエン
トリ用クロック信号を検出し、かつ検出制御信号出力部
の検出制御信号が入力された際に、テストモードエント
リにおける条件の１つとなるクロックキーパス信号を出
力するテストモード設定部と、該テストモード設定部の
クロックキーパス信号と検出制御信号出力部の検出制御
信号とが入力された際にテストモードエントリ信号を出
力し、テストモードを設定するテストモード入力設定部
とよりなるテストモード設定手段を備えたものである。

【００１５】また、本発明の半導体集積回路装置は、前
記テストモード設定部が検出するテストモードエントリ
用クロック信号が、最大定格よりも大きいデューティ比
のクロック信号よりなるものである。

【００１６】さらに、本発明の半導体集積回路装置は、
前記テストモード設定部が検出するテストモードエント
リ用クロック信号が、２サイクル以上のクロック遷移期
間を有するものである。

【００１７】以上のことにより、ベンダテストモードな
どの誤エントリを確実に防止することができ、半導体集
積回路装置の動作異常や半導体素子破壊などを未然に回
避することができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１９】（実施の形態１）図１は、本発明の実施の
形態１によるメモリのブロック図、図２は、本発明の実
施の形態１によるメモリに設けられたテストモード入力
設定部およびその周辺部のブロック図、図３は、本発明
の実施の形態１によるテストモード入力設定部の回路
図、図４は、本発明の実施の形態１によるテストモード
入力設定部に設けられたパルス発生回路の回路図、図５
は、本発明の実施の形態１によるテストモード入力設定
部に設けられた他のパルス発生回路の回路図、図６は、
本発明の実施の形態１によるパルス発生回路に設けられ
たディレイ回路の一例を示す回路図、図７は、本発明の
実施の形態１によるパルス発生回路に設けられたフリッ
プフロップの一例を示す回路図、図８は、本発明の実施
の形態１によるテストモードエントリの際におけるタイ
ミング遷移図、図９は、本発明の実施の形態１によるテ
ストモード入力設定部におけるタイミング遷移図であ
る。

【００２０】本実施の形態１において、シンクロナスＤ
ＲＡＭであるメモリ（半導体集積回路装置）１は、記憶
の最小単位であるメモリセルが規則正しくアレイ状に並
べられてメモリアレイ２が設けられている。このメモリ
アレイ２は、ＢａｎｋＡ、ＢａｎｋＢの２つ設けられた
２バンク構成となっている。

【００２１】また、それぞれのメモリアレイ２には、ロ
ーデコーダ３が接続されており、このローデコーダ３
は、該メモリアレイ２の内、ロー（行）方向のワード線
を選択する。

【００２２】さらに、各々のメモリアレイ２には、セン
スアンプ４ならびにカラムデコーダ５が接続されてい
る。センスアンプ４は、カラムデコーダ５のデータの増
幅を行い、カラムデコーダ５は、カラム（列）方向のビ
ット線の選択を行う。

【００２３】これらカラムデコーダ５には、カラムアド
レスカウンタ６が接続されている。このカラムアドレス
カウンタ６、およびそれぞれのローデコーダ３には、ア
ドレスバッファ７が接続されている。

【００２４】カラムアドレスカウンタ６は、アドレスバ
ッファ７から入力されたアドレス信号に基づいてバース
トモードのアドレスを発生する。アドレスバッファ７
は、入力されたカラム方向、ならびにロー方向のアドレ
ス信号に基づいて、それぞれの内部アドレス信号を発生
させ、カラムアドレスカウンタ６と、それぞれのローデ
コーダ３とに出力する。

【００２５】メモリ１には、コントロール回路８が設け
られている。このコントロール回路８は、外部から入力
されるクロック信号ＣＬＫ、クロック信号を受け付ける
許可信号であるクロックイネーブル信号ＣＫＥ、チップ
の選択を行うチップセレクト信号／ＣＳ、ロー方向のア
ドレスを適当なタイミングで読み込むための制御信号で
あるローアドレスストローブ信号／ＲＡＳ、カラム方向
のアドレスを適当なタイミングで読み込むための制御信
号であるカラムアドレスストローブ信号／ＣＡＳ、書き
込み許可信号であるライトイネーブル信号／ＷＥならび
に選択信号である入出力マスク信号ＤＱＭなどの入力信
号やコマンド用信号が入力端子を介して入力され、各種
の制御信号ならびにコマンドバッファ／デコーダにより
コマンド用信号がデコードされた制御信号を出力する。
ここで、前述したコマンドバッファ／デコーダは、コン
トロール回路８内に設けられている。

【００２６】また、コントロール回路８には、クロック
信号ＣＬＫに同期した信号を生成し、メモリ１の動作の
基本となるクロック信号として供給を行うクロック生成
回路が設けられており、該クロック生成回路によって生
成されたクロック信号が内部クロックバスを介して供給
されている。

【００２７】センスアンプ４には、入力バッファ９なら
びに出力バッファ１０が接続されている。入力バッファ
９は、入力データを所定のタイミングによって取り込
み、出力バッファ１０は、出力データを一時的に保管す
る。

【００２８】また、アドレスバッファ７には、リフレッ
シュカウンタ１１が接続されており、このリフレッシュ
カウンタ１１は、リフレッシュ動作のカウントを行う。
さらに、前述したコントロール回路８には、テストモー
ド設定部１２が設けられており、このテストモード入力
設定部１２は、外部入力されるクロック信号ＣＬＫにお
けるクロック遷移タイミングを判定し、この判定結果を
出力する。

【００２９】テストモード入力設定部１２の接続構成に
ついて、図２を用いて説明する。

【００３０】テストモード入力設定部１２には、コント
ロール回路８に入力された外部クロック信号ＣＬＫが、
該コントロール回路８のクロックバッファ１３を介して
入力されている。

【００３１】テストモード入力設定回路１２の出力部に
は、３入力の論理和回路（テストモード入力設定部）１
４における入力部の１つが接続されており、クロック遷
移タイミングの判定結果をクロックキーパス信号ＴＥＫ
として出力する。

【００３２】また、論理和回路１４の他の２つの入力部
には、コントロール回路８に設けられたコマンドバッフ
ァ／デコーダ（コマンドデコーダ）１５の出力部、なら
びにアドレスバッファ７の出力部が接続されている。

【００３３】コマンドバッファ／デコーダ１５は、チッ
プセレクト／ＣＳ、ローアドレスストローブ／ＲＡＳ、
カラムアドレスストローブ／ＣＡＳ、ならびにライトイ
ネーブル／ＷＥからなるコマンド制御信号組み合わせか
ら、テストモードエントリコマンドであるレジスタモー
ドセット信号ＲＳＣを出力する。アドレスバッファ７か
らは、テストモードエントリコマンドの１つである特定
のアドレス信号（たとえば、アドレスＡ７の信号）ＩＡ
７が出力される。

【００３４】論理和回路１４は、これらクロックキーパ
ス信号ＴＥＫ、レジスタモードセット信号ＲＳＣ、アド
レス信号ＩＡ７の論理和をとり、テストモードエントリ
信号ＴＭＲＳとして、同じくコントロール回路８に設け
られた後段のテストモードレジスタ（テストモード入力
設定部）１６に出力する。

【００３５】テストモードレジスタ１６には、アドレス
バッファ７も接続されており、テストモードレジスタ１
６には、テストモードエントリ信号ＴＭＲＳ、アドレス
バッファ７を介して入力されるアドレス信号ＩＡ０〜Ｉ
Ａ１３が入力される。

【００３６】テストモードレジスタ１６は、これらテス
トモードエントリ信号ＴＭＲＳ、アドレス信号ＩＡ０〜
ＩＡ１３の組み合わせからベンダテストモードを設定す
るテストモードフラグＩＴＦを出力し、被テスト回路で
ある半導体回路ＳＣのベンダテストを行う。

【００３７】そして、これらテストモード入力設定部１
２、論理和回路１４、コマンドバッファ／デコーダ１
５、ならびにテストモードレジスタ１６によってテスト
モード設定手段が構成されている。

【００３８】また、テストモード入力設定部１２におけ
る回路構成について図３を用いて説明する。

【００３９】テストモード入力設定部１２は、インバー
タ１７〜２０、１ショットパルスを生成するパルス発生
回路２１〜２８、２入力の否定論理積回路２９、３入力
の否定論理積回路３０〜３２、フリップフロップ３３〜
３６、ならびにドライバ３７から構成されている。

【００４０】コントロール回路８のクロックバッファ１
３を介して出力されるクロック信号ＣＬＫは、インバー
タ１７〜２０の入力部、およびパルス発生回路２２，２
３，２６，２７の入力部にそれぞれ入力されるように接
続されている。

【００４１】また、パルス発生回路２１（，２３，２
５，２７）は、図４に示すように、ディレイ回路３８、
インバータ３９，４０、否定論理積回路４１から構成さ
れている。クロック信号ＣＬＫは、ディレイ回路３８、
および否定論理積回路４１の一方の入力部に入力されて
いる。

【００４２】ディレイ回路３８の出力部にはインバータ
３９の入力部が接続されており、このインバータ３９の
出力部には、否定論理積回路４１の他方の入力部が接続
されている。そして、これらディレイ回路３８、インバ
ータ３９，否定論理積回路４１によって１ショットパル
スを生成する回路が形成されている。

【００４３】また、否定論理積回路４１の出力部には、
インバータ４０の入力部が接続されており、このインバ
ータ４０の出力部がパルス発生回路２１（，２３，２
５，２７）の出力部となり、セットタイミング信号Ｆ１
ＳＴ（，Ｒ２ＳＴ，Ｆ２ＳＴ，Ｒ３ＳＴ）として出力さ
れる。

【００４４】一方、パルス発生回路２２（，２４，２
６，２８）は、図５に示すように、ディレイ回路４２〜
４４、インバータ４５，４６、否定論理積回路４７によ
って構成されている。

【００４５】クロック信号ＣＬＫは、ディレイ回路４
２、および否定論理積回路４７の一方の入力部に入力さ
れ、ディレイ回路４２の出力部にはインバータ４５の入
力部が接続されている。

【００４６】このインバータ４５の出力部には、否定論
理積回路４７の他方の入力部が接続されている。これら
ディレイ回路４２、インバータ４５，否定論理積回路４
７によって１ショットパルスを生成する回路が形成され
ている。

【００４７】また、否定論理積回路４７の出力部には、
ディレイ回路４３の入力部が接続されており、このディ
レイ回路４３の出力部が、パルス発生回路２２（，２
４，２６，２８）の出力部となっており、リセット信号
Ｒ１ＲＴ（，Ｆ１ＲＴ，Ｒ２ＲＴ，Ｆ２ＲＴ）として出
力される。

【００４８】ディレイ回路４３の出力部は、ディレイ回
路４４の入力部とも接続されており、このディレイ回路
４４の出力部にはインバータ４６の入力部が接続されて
いる。そして、インバータ４６の出力部もパルス発生回
路２２（，２４，２６，２８）の出力部となっており、
セットイネーブル信号Ｒ１ＳＥ（，Ｆ１ＳＥ，Ｒ２Ｓ
Ｅ，Ｆ２ＳＥ）として出力される。

【００４９】また、ディレイ回路３８，（４２〜４４）
は、図６に示すように、たとえば、インバータＶ１〜Ｖ
ｎを直列接続することによって遅延時間を生成してい
る。また、フリップフロップ３３（〜３６）は、図７に
示すように、否定論理積回路ＮＤ１，ＮＤ２、インバー
タＩｖ１，Ｉｖ２からなる回路から構成されている。

【００５０】図３に示すように、パルス発生回路２１，
２３，２５，２７から出力されるセットタイミング信号
Ｆ１ＳＴ，Ｒ２ＳＴ，Ｆ２ＳＴ，Ｒ３ＳＴは、否定論理
積回路２９〜３２の入力部にそれぞれ入力される。

【００５１】パルス発生回路２２，２４，２６，２８か
ら出力されるセットイネーブル信号Ｒ１ＳＥ，Ｆ１Ｓ
Ｅ，Ｒ２ＳＥ，Ｆ２ＳＥも、同じく否定論理積回路２９
〜３２の他の入力部にそれぞれ入力される。

【００５２】否定論理積回路２９〜３２の出力部には、
フリップフロップ３３〜３６のセット端子Ｓが接続され
ており、フリップフロップ３３〜３６のセット信号ＲＳ
１，ＦＳ１，ＲＳ２，ＦＳ２として出力される。

【００５３】パルス発生回路２２，２４，２６，２８か
ら出力されるリセット信号Ｒ１ＲＴ，Ｆ１ＲＴ，Ｒ２Ｒ
Ｔ，Ｆ２ＲＴは、フリップフロップ３３〜３６のリセッ
ト端子Ｒに出力される。

【００５４】フリップフロップ３３の出力端子Ｑは、否
定論理積回路３０の入力部と接続されており、フリップ
フロップ３４の出力端子Ｑは、否定論理積回路３１の入
力部と接続されている。

【００５５】フリップフロップ３５の出力端子Ｑは、否
定論理積回路３２の入力部と接続されており、フリップ
フロップ３６の出力端子Ｑは、ドライバ３７の入力部と
接続されている。そして、ドライバ３７の出力部には、
論理和回路１４の入力部が接続されている。フリップフ
ロップ３３〜３６における出力端子Ｑからは、出力信号
ＲＱ１，ＦＱ１，ＲＱ２，ＦＱ２がそれぞれ出力され
る。

【００５６】次に、本実施の形態の作用について説明す
る。

【００５７】ベンダテストモードは、図８に示すよう
に、タイミング遷移時間が、テストモードエントリタイ
ミングキーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥ
Ｙ２Ｆとなるように変化させられたクロック信号ＣＬＫ
を外部入力することによって行われる。

【００５８】また、テストモードエントリタイミングキ
ーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥＹ２Ｆを
受付ける期間におけるクロック信号が、テストモードエ
ントリ用のクロック信号となる。

【００５９】このテストモードエントリタイミングキー
ＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥＹ２Ｆをテ
ストモード入力設定部１２が認識することによって始め
てテストモードへのエントリが可能となる。

【００６０】メモリ１に用いられる通常のクロック信号
ＣＬＫは、クロックのハイ期間とロー期間の比率、いわ
ゆるデューティ比が５０％±１０％程度となっており、
動作可能なクロック周波数は制限しているものが一般的
である。

【００６１】これらテストモードエントリタイミングキ
ーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥＹ２Ｆに
おけるクロック信号ＣＬＫのデューティ比は、仕様外の
値、たとえば、２０％／８０％などに設定されている。

【００６２】まず、図９に示すタイミング遷移図を用い
てメモリ１のベンダテストモードにおけるエントリ動作
を説明する。ここでは、全てのフリップフロップ３３〜
３６は電源投入後にリセットされているものとする。

【００６３】外部クロック信号ＣＬＫの立ち上がり位相
からＲａ１（テストモード入力設定部１２における遅
延時間）経過後に、リセット信号Ｒ１ＲＴにＤＬＥ期間
のローパルスがアサートされる。これはフリップフロッ
プ３３のリセット信号である。

【００６４】これに続きセットイネーブル信号Ｒ１ＳＥ
にはＤＬＥ期間のハイパルスがアサートされる。この
時、クロック信号ＣＬＫの立ち下がり位相からセット
タイミング信号にＤＬＳ期間のハイパルスがアサートさ
れる。ここで、ＤＬＥは、ディレイ回路４２における遅
延時間、ＤＬＳは、ディレイ回路３８における遅延時間
を示す。

【００６５】この結果、セット信号ＲＳ１にローパルス
がアサートされ出力信号ＲＱ１がハイにセットされる。
ここで、クロック信号ＣＬＫの位相から位相のハイ
パルス期間をエントリ条件の一つであるテストモードエ
ントリタイミングキーＫＥＹ１Ｒと定義する。

【００６６】このエントリ条件が成立するのは、テスト
モードエントリタイミングキーＫＥＹ１Ｒの値が、最小
Ｒａ１＋ＤＬＥの期間から最大Ｒａ１＋２・ＤＬＥ−Ｄ
ＬＳの期間である。

【００６７】続いて入力位相条件を反転し、判定の遅延
時間をテストモードエントリタイミングキーＫＥＹ１Ｆ
へ変えた上記と同等の回路を経て、外部クロック信号Ｃ
ＬＫの立ち下がり位相、および立ち上がり位相から
テストモードエントリタイミングキーＫＥＹ１Ｆ経過
後、出力信号ＦＱ１がハイにセットされる。

【００６８】続いて外部クロック信号ＣＬＫの立ち上が
り位相、ならびに立ち下がり位相からテストモード
エントリタイミングキーＫＥＹ２Ｒ経過後、出力信号Ｒ
Ｑ２がハイにセットされる。

【００６９】そして、外部クロック信号ＣＬＫの立ち下
がり位相、および立ち上がり位相からテストモード
エントリタイミングキーＫＥＹ２Ｆ経過後、出力信号Ｆ
Ｑ２がハイにセットされる。これらの経過を経て始めて
テストモードのエントリ条件の一つとなるクロックキー
パス信号ＴＥＫがテストモード入力設定部１２から出力
される。

【００７０】このクロックキーパス信号ＴＥＫがアサー
ト中にテストモードエントリコマンドであるレジスタモ
ードセット信号ＲＳＣ、アドレス信号ＩＡ７（＝１）を
発行することでテストモードへのエントリが確定され
る。

【００７１】これにより、本実施の形態１によれば、テ
ストモードの設定時に、クロック信号ＣＬＫにおけるデ
ューティ比が仕様外の値に設定されたテストモードエン
トリタイミングキーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２
Ｒ，ＫＥＹ２Ｆをテストモード入力設定部１２が判定し
た際にのみテストモードのエントリを受け付けるので、
誤ってテストモードレジスタ信号ＴＭＲＳが発行される
のを防止でき、ベンダテストモードを誤エントリから確
実に保護することができる。

【００７２】また、本実施の形態１においては、テスト
モードへのエントリ条件として２サイクルのエントリ期
間を要する場合について記載したが、エントリ条件とし
て、たとえば、３サイクルまたはそれ以上のエントリ期
間を要するようにしてもよい。

【００７３】この場合、テストモード入力設定部１２ａ
は、図１０に示すように、インバータ１７〜２０、パル
ス発生回路２１〜２８、否定論理積回路２９〜３２、フ
リップフロップ３３〜３６、ならびにドライバ３７から
なる実施の形態１と同様の構成に、インバータ１７ａ，
１８ａ、パルス発生回路２１ａ，２２ａ，２３ａ，２４
ａ、否定論理積回路２９ａ，３０ａ，フリップフロップ
３３ａ，３４ａが追加して設けられている。

【００７４】インバータ１７ａ，１８ａ、パルス発生回
路２２ａ，２３ａには、クロック信号ＣＬＫが入力さ
れ、フリップフロップ３６の出力端子Ｑには、否定論理
積回路２９ａの入力部が接続されている。フリップフロ
ップ３４ａの出力端子Ｑには、ドライバ３７の入力部が
接続されている。

【００７５】これらインバータ１７ａ，１８ａ、パルス
発生回路２１ａ，２２ａ，２３ａ，２４ａ、否定論理積
回路２９ａ，３０ａにおけるその他の接続構成は、イン
バータ１７，１８、パルス発生回路２１〜２４、否定論
理積回路２９，３０と同じとなっている。

【００７６】さらに、クロック遷移タイミングにおける
遷移を図１１に示す。ここでは、テストモードの設定時
に、クロック信号ＣＬＫにおけるデューティ比が仕様外
の値に設定されたテストモードエントリタイミングキー
ＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥＹ２Ｆ，Ｋ
ＥＹ３Ｒ，ＫＥＹ３Ｆの３サイクルが入力された場合に
のみテストモード入力設定部１２ａがテストモードのエ
ントリを受け付けることになる。

【００７７】また、これらテストモードエントリタイミ
ングキーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥＹ
２Ｆ，ＫＥＹ３Ｒ，ＫＥＹ３Ｆにおける３サイクルのク
ロック信号がテストモードエントリ用クロック信号とな
る。

【００７８】それにより、テストモードのエントリを複
雑化することができるので、ベンダテストモードの誤エ
ントリを、より確実に防止することができる。

【００７９】（実施の形態２）図１２は、本発明の実施
の形態２によるテストモード入力設定部の回路図、図１
３は、本発明の実施の形態２によるテストモードエント
リの際におけるタイミング遷移図である。

【００８０】本実施の形態２においては、前記実施の形
態１と同様に、シンクロナスＤＲＡＭであるメモリ１
（図１）が、メモリアレイ２、ローデコーダ３、センス
アンプ４、カラムデコーダ５、カラムアドレスカウンタ
６、アドレスバッファ７、コントロール回路８、入力バ
ッファ９、出力バッファ１０、およびリフレッシュカウ
ンタ１１により構成されている。

【００８１】また、テストモード入力設定部１２ｂは、
図１２に示すように、インバータ１７〜２０，パルス発
生回路２１〜２８、否定論理積回路２９〜３２、フリッ
プフロップ３３〜３６、ドライバ３７からなる前記実施
の形態１と同じ構成に、２入力の否定論理積回路４８〜
５０、ならびに同じく２入力の否定論理和回路（検出信
号制御出力部）５１が設けられている。否定論理積回路
２９は、前記実施の形態１においては、２入力であった
が、ここでは３入力となっている。

【００８２】そして、否定論理積回路４８〜５０の一方
の入力部には、フリップフロップ３３〜３６の出力端子
Ｑがそれぞれ接続されており、これら否定論理積回路４
８〜５０の他方の入力部には、否定論理和回路５１の出
力部が接続されている。否定論理和回路５１の出力部
は、論理和回路１４の入力部とも接続されている。

【００８３】否定論理積回路４８〜５０の出力部には、
否定論理積回路３０〜３２のいずれかの入力部が接続さ
れている。否定論理和回路５１の一方の入力部には、ア
ドレス信号ＩＡ７の反転信号であるアドレス信号／ＩＡ
７が入力されるように接続されており、否定論理和回路
５１の他方の入力部には、モードレジスタセットコマン
ドＭＲＳの反転信号であるモードレジスタセットコマン
ド／ＭＲＳが入力されるように接続されている。

【００８４】この否定論理和回路５１は、アドレス信号
ＩＡ７とモードレジスタセットコマンドＭＲＳと否定論
理和をとり、その出力がテストモードレジスタセット信
号（検出制御信号）ＲＳＣ７として出力される。

【００８５】また、その他のインバータ１７〜２０，パ
ルス発生回路２１〜２８、否定論理積回路２９〜３２、
フリップフロップ３３〜３６、ドライバ３７における接
続構成は、前記実施の形態１と同様となっている。

【００８６】このテストモード入力設定部１２ｂでは、
否定論理積回路４８〜５０、ならびに否定論理和回路５
１を追加して設けたことにより、図１３に示すように、
テストモードへのエントリ条件として、先に示したクロ
ック信号ＣＬＫのテストモードエントリタイミングキー
ＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ２Ｒ，ＫＥＹ２Ｆのク
ロック位相、位相、位相（図９）においてテスト
モードレジスタセット（モードレジスタセットコマンド
ＭＲＳ、アドレスＩＡ７（＝１））コマンドの発行され
た際に、テストモードレジスタセット信号ＲＳＣ７が出
力されることになる。

【００８７】そして、クロック信号ＣＬＫのテストモー
ドエントリタイミングキーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，Ｋ
ＥＹ２Ｒ，ＫＥＹ２Ｆの期間中にテストモードレジスタ
セット信号ＲＳＣ７が出力された場合にのみベンダテス
トモードが設定される。

【００８８】これにより、本実施の形態２においても、
テストモードの設定時に、クロック信号ＣＬＫにおける
デューティ比が仕様外の値に設定されたテストモードエ
ントリタイミングキーＫＥＹ１Ｒ，ＫＥＹ１Ｆ，ＫＥＹ
２Ｒ，ＫＥＹ２Ｆが入力されながら、テストモードレジ
スタセットコマンドが発行された場合のみテストモード
のエントリを受け付けるので、該テストモードエントリ
の受付を複雑化することができ、ベンダテストモードの
誤エントリを、より確実に防止することができる。

【００８９】また、本実施の形態２では、デューティ比
が仕様外の値に設定されたテストモードエントリタイミ
ングキーの期間においてテストモードレジスタセットコ
マンドが発行された場合のみベンダテストモードがエン
トリされる場合について記載したが、テストモードレジ
スタセット信号はテストモードレジスタセットコマンド
ではなく、たとえば、複数のアドレス信号における特定
の組み合わせの場合に発行されるようにしてもよい。

【００９０】この場合、テストモード入力設定部１２ｃ
は、図１４に示すように、インバータ１７〜２０，パル
ス発生回路２１〜２８、否定論理積回路２９〜３２、フ
リップフロップ３３〜３６、ドライバ３７、ならびに否
定論理積回路４８〜５０からなる本実施の形態２と同じ
構成に、３入力の否定論理積回路５２〜５４、２入力の
否定論理和回路５５〜５７が追加して設けられている。

【００９１】否定論理積回路５２の入力部には、アドレ
ス信号ＩＡ７，ＩＡ９，アドレス信号ＩＡ８の反転信号
であるアドレス信号／ＩＡ８が入力されており、否定論
理積回路５２の出力部には、否定論理和回路５５の他方
の入力部が接続されている。

【００９２】否定論理和回路５５の一方の入力部には、
モードレジスタセット信号ＲＳＣが入力されており、こ
の否定論理和回路５５の出力部には、否定論理積回路２
９，４８の入力部が接続されている。

【００９３】また、否定論理積回路５３の入力部には、
アドレス信号ＩＡ７，ＩＡ８，アドレス信号ＩＡ９の反
転信号であるアドレス信号／ＩＡ９がそれぞれ入力され
ており、否定論理積回路５３の出力部には、否定論理和
回路５６の他方の入力部が接続されている。

【００９４】否定論理和回路５４の出力部には、否定論
理積回路４９，５０の入力部がそれぞれ接続されてい
る。否定論理和回路（検出信号出力部）５４の入力部に
も同様にアドレス信号ＩＡ７，ＩＡ８，ＩＡ９がそれぞ
れ入力されている。

【００９５】この否定論理積回路５３の出力部には、こ
の否定論理和回路（検出信号出力部）５７の他方の入力
部が接続されており、否定論理和回路５７の一方の入力
部には、モードレジスタセット信号ＲＳＣが入力されて
いる。

【００９６】否定論理和回路５７は、否定論理和回路５
４の出力信号とモードレジスタセット信号ＲＳＣとの否
定論理和をとって検出信号として、論理和回路１４の入
力部に出力される。

【００９７】また、その他の接続構成は、前記実施の形
態２と同様となっている。

【００９８】このテストモード入力設定部１２ｃでは、
テストモードへのエントリ条件として先に示したクロッ
ク位相、位相、位相（図９）においてテストモー
ドレジスタセット（ＭＲＳ、ＩＡ７＝１）コマンドの他
にアドレス信号ＩＡ８，ＩＡ９のアドレスコード発行が
必要となる。

【００９９】図１５に示すように、クロック遷移タイミ
ングの他にアドレス値としてクロック位相ではＩＡ７
＝１, ＩＡ８＝０, ＩＡ９＝１を、クロック位相では
ＩＡ７＝１，ＩＡ８＝１，ＩＡ９＝０を、クロック位相
ではＩＡ７＝１，ＩＡ８＝１，ＩＡ９＝１をそれぞれ
設定することでテストモードへのエントリが行われる。

【０１００】テストモード入力設定部１２ｃを設けるこ
とによって、誤ってテストモードレジスタ信号ＴＭＲＳ
が発行されるのを複雑化して防止でき、ベンダテストモ
ードの誤エントリを、より確実に防止することができ
る。

【０１０１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１０２】たとえば、前記実施の形態１，２において
は、クロック信号におけるテストモードエントリタイミ
ングキーのディーティ比を変化させていたが、周波数お
よびデューティ比の両方を最大定格外に変更させてもよ
い。

【０１０３】また、前記実施の形態１，２では、シンク
ロナスＤＲＡＭについて記載したが、前述したシンクロ
ナスＤＲＡＭ以外の半導体メモリなどのベンダテストモ
ードを有した様々な半導体集積回路装置にテストモード
入力設定部を設けることによって半導体集積回路装置の
信頼性を大幅に向上することができる。

【０１０４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１０５】（１）本発明によれば、テストモードの設
定時に、クロック信号おけるテストモードエントリ用ク
ロック信号をテストモード設定部が判定した際にのみテ
ストモードのエントリを受け付けるので、誤ってテスト
モードレジスタ信号が発行されるのを防止でき、ベンダ
テストモードの誤エントリを確実に防ぐことができる。

【０１０６】（２）また、本発明では、検出信号出力部
を設けることにより、テストモードエントリ用クロック
信号だけでなく、指定された複数のアドレスの組み合わ
せもエントリ条件となるのでテストモードのエントリ条
件を複雑な条件にすることができ、ベンダテストモード
の誤エントリをより確実に防ぐことができる。

【０１０７】（３）さらに、本発明においては、検出制
御信号出力部を設けることにより、テストモードエント
リ用クロック信号だけでなく、特定のアドレスとレジス
タモードセット信号との組み合わせもエントリ条件とな
るのでテストモードのエントリ条件を複雑な条件にする
ことができ、ベンダテストモードの誤エントリをより確
実に防ぐことができる。

【０１０８】（４）また、本発明によれば、上記（１）
〜（３）により、半導体集積回路装置の誤動作や半導体
素子破壊などを未然に回避することができ、半導体集積
回路装置の信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるメモリのブロック
図である。

【図２】本発明の実施の形態１によるメモリに設けられ
たテストモード入力設定部およびその周辺部のブロック
図である。

【図３】本発明の実施の形態１によるテストモード入力
設定部の回路図である。

【図４】本発明の実施の形態１によるテストモード入力
設定部に設けられたパルス発生回路の回路図である。

【図５】本発明の実施の形態１によるテストモード入力
設定部に設けられた他のパルス発生回路の回路図であ
る。

【図６】本発明の実施の形態１によるパルス発生回路に
設けられたディレイ回路の一例を示す回路図である。

【図７】本発明の実施の形態１によるパルス発生回路に
設けられたフリップフロップの一例を示す回路図であ
る。

【図８】本発明の実施の形態１によるテストモードエン
トリの際におけるタイミング遷移図である。

【図９】本発明の実施の形態１によるテストモード入力
設定部におけるタイミング遷移図である。

【図１０】本発明の他の実施の形態によるテストモード
入力設定部の回路図である。

【図１１】本発明の他の実施の形態によるテストモード
エントリの際におけるタイミング遷移図である。

【図１２】本発明の実施の形態２によるテストモード入
力設定部の回路図である。

【図１３】本発明の実施の形態２によるテストモードエ
ントリの際におけるタイミング遷移図である。

【図１４】本発明の他の実施の形態によるテストモード
入力設定部の回路図である。

【図１５】本発明の他の実施の形態によるテストモード
エントリの際におけるタイミング遷移図である。

【符号の説明】

１メモリ（半導体集積回路装置）２メモリアレイ３ローデコーダ４センスアンプ５カラムデコーダ６カラムアドレスカウンタ７アドレスバッファ８コントロール回路９入力バッファ１０出力バッファ１１リフレッシュカウンタ１２テストモード設定部１３クロックバッファ１４論理和回路（テストモード入力設定部）１５コマンドバッファ／デコーダ（コマンドデコー
ダ）１６テストモードレジスタ（テストモード入力設定
部）１７〜２０インバータ１７ａ，１８ａインバータ２１〜２８パルス発生回路２１ａ，２２ａ，２３ａ，２４ａパルス発生回路２９否定論理積回路２９ａ否定論理積回路３０〜３２否定論理積回路３０ａ否定論理積回路３３〜３６フリップフロップ３７ドライバ３８ディレイ回路３９，４０インバータ４１否定論理積回路４２〜４４ディレイ回路４５，４６インバータ４７否定論理積回路４８〜５０否定論理積回路５１否定論理和回路（検出信号制御出力部）５２，５３否定論理積回路５４否定論理和回路（検出信号出力部）５５，５６否定論理和回路５７否定論理和回路（検出信号出力部）Ｖ１〜ＶｎインバータＮＤ１，ＮＤ２否定論理積回路Ｉｖ１，Ｉｖ２インバータＴＥＫクロックキーパス信号ＲＳＣレジスタモードセット信号ＴＭＲＳテストモードエントリ信号ＭＲＳモードレジスタセットコマンド／ＭＲＳモードレジスタセットコマンドＲＳＣ７テストモードレジスタセット信号（検出制御
信号）ＩＡ０〜ＩＡ１３アドレス信号／ＩＡ７〜／ＩＡ９アドレス信号ＩＴＦテストモードフラグＣＬＫクロック信号ＣＫＥクロックイネーブル信号／ＣＳチップセレクト信号／ＲＡＳローアドレスストローブ信号／ＣＡＳカラムアドレスストローブ信号／ＷＥライトイネーブル信号ＤＱＭ入出力マスク信号ＳＣ半導体回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 Ｆターム(参考） 2G032 AA07 AB02 AD06 AE11 AG07 AK14 AK15 5B024 AA03 BA29 CA07 CA11 CA15 EA04 5F038 CD08 CD09 DF05 DF14 DT02 DT04 DT05 EZ20 5L106 AA01 DD11 FF01 GG03 GG07 9A001 BB05 LL05

Claims

【特許請求の範囲】

【請求項１】テストモードエントリの際に入力される
テストモードエントリ用クロック信号を検出し、テスト
モードエントリにおける条件の１つとなるクロックキー
パス信号を出力するテストモード設定部と、コマンド制御信号の組み合わせからレジスタモードセッ
ト信号を生成するコマンドデコーダ部と、前記テストモード設定部のクロックキーパス信号、コマ
ンドデコーダ部のレジスタモードセット信号、ならびに
特定のアドレス信号とが入力された際にテストモードエ
ントリ信号を出力し、テストモードを設定するテストモ
ード入力設定部とよりなるテストモード設定手段を備え
たことを特徴とする半導体集積回路装置。
【請求項２】テストモードエントリの際に入力される
テストモードエントリ用クロック信号を検出し、テスト
モードエントリにおける条件の１つとなるクロックキー
パス信号を出力するテストモード設定部と、コマンド制御信号の組み合わせからレジスタモードセッ
ト信号を生成するコマンドデコーダ部と、複数の指定されたアドレスと、前記コマンドデコーダ部
のレジスタモードセット信号とから検出信号を出力する
検出信号出力部と、前記テストモード設定部のクロックキーパス信号と、前
記検出信号出力部の検出信号とが入力された際にテスト
モードエントリ信号を出力し、テストモードを設定する
テストモード入力設定部とよりなるテストモード設定手
段を備えたことを特徴とする半導体集積回路装置。
【請求項３】コマンド制御信号の組み合わせからレジ
スタモードセット信号を生成するコマンドデコーダ部
と、特定のアドレスと、前記コマンドデコーダ部のレジスタ
モードセット信号とから検出制御信号を出力する検出制
御信号出力部と、テストモードエントリの際に入力されるテストモードエ
ントリ用クロック信号を検出し、かつ前記検出制御信号
出力部の検出制御信号が入力された際に、テストモード
エントリにおける条件の１つとなるクロックキーパス信
号を出力するテストモード設定部と、前記テストモード設定部のクロックキーパス信号と、前
記検出制御信号出力部の検出制御信号とが入力された際
にテストモードエントリ信号を出力し、テストモードを
設定するテストモード入力設定部とよりなるテストモー
ド設定手段を備えたことを特徴とする半導体集積回路装
置。
【請求項４】請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記テストモード設定部が
検出するテストモードエントリ用クロック信号が、最大
定格よりも大きいデューティ比のクロック信号であるこ
とを特徴とする半導体集積回路装置。
【請求項５】請求項４記載の半導体集積回路装置にお
いて、前記テストモード設定部が検出するテストモード
エントリ用クロック信号が、２サイクル以上のクロック
遷移期間を有することを特徴とする半導体集積回路装
置。