CN115023690A - 存储器装置、存储器装置的控制方法、及存储器装置的制造方法 - Google Patents

存储器装置、存储器装置的控制方法、及存储器装置的制造方法 Download PDF

Info

Publication number
CN115023690A
CN115023690A CN202080095083.0A CN202080095083A CN115023690A CN 115023690 A CN115023690 A CN 115023690A CN 202080095083 A CN202080095083 A CN 202080095083A CN 115023690 A CN115023690 A CN 115023690A
Authority
CN
China
Prior art keywords
temperature
nand
flash memory
memory device
type flash
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080095083.0A
Other languages
English (en)
Inventor
近藤敦志
米泽辽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN115023690A publication Critical patent/CN115023690A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
    • G01K15/00—Testing or calibrating of thermometers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Vehicle Body Suspensions (AREA)
  • Valve Device For Special Equipments (AREA)
  • Measuring Temperature Or Quantity Of Heat (AREA)
  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

存储器装置包含：第1非易失性存储器裸片；第2非易失性存储器裸片，积层在第1非易失性存储器裸片的上方；控制器；及第1及第2温度传感器，分别内置在第1及所述第2非易失性存储器裸片。控制器从第1及第2非易失性存储器裸片读出由第1及第2温度传感器测定出的温度。在从第1及第2非易失性存储器裸片读出的至少一个温度为阈值温度以上的情况下，控制器降低对第1及第2非易失性存储器裸片的指令发行频率、或对第1及第2非易失性存储器裸片的存取速度。

Description

存储器装置、存储器装置的控制方法、及存储器装置的制造 方法
技术领域
本发明的实施方式涉及一种包含非易失性存储器与控制器的存储器装置、存储器装置的控制方法、及存储器装置的制造方法。
背景技术
近年来，开发了包含控制器与多个非易失性存储器裸片的存储器装置。
这种存储器装置中，谋求实现用于不招致存储器装置的存取性能的不必要降低，而防止非易失性存储器裸片的温度超出其动作保证温度的上限的结构。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2016-167167号公报
发明内容
[发明要解决的问题]
本发明要解决的问题在于提供一种能够不招致存取性能的不必要降低，且防止非易失性存储器裸片的温度超出其动作保证温度的上限的存储器装置、存储器装置的控制方法、及存储器装置的制造方法。
[解决问题的技术手段]
根据实施方式，存储器装置具备：第1非易失性存储器裸片；第2非易失性存储器裸片，积层在所述第1非易失性存储器裸片的上方；控制器，控制所述第1及所述第2非易失性存储器裸片；及第1及第2温度传感器，分别内置在所述第1及所述第2非易失性存储器裸片。所述控制器从所述第1及所述第2非易失性存储器裸片读出由所述第1及所述第2温度传感器测定出的温度。在从所述第1及所述第2非易失性存储器裸片读出的至少一个温度为阈值温度以上的情况下，所述控制器降低对所述第1及所述第2非易失性存储器裸片的指令发行频率、或对所述第1及所述第2非易失性存储器裸片的存取速度。
附图说明
图1是表示实施方式的存储器装置的构成例的图。
图2是表示实施方式的存储器装置中包含的控制器的构成例的框图。
图3是表示由图2的控制器执行的热控制动作的顺序例的流程图。
图4是表示存储器存取期间的Tj_N_max与传输速度的关系的例子的图。
图5是表示各NAND型闪存裸片中包含的单元阵列的阶层构造的例子的图。
图6是表示实施方式的存储器装置中的控制器与多个NAND型闪存裸片间的连接例的图。
图7是表示通过交错并行对多个NAND型闪存裸片进行存取的动作的例子的图。
图8是用来说明使用控制器的温度传感器执行的比较例的热控制的图。
图9是用来说明使用多个NAND型闪存裸片各自包含的多个温度传感器执行的实施方式的热控制的图。
图10是用来说明将实施方式的存储器装置安装在主机机器的印刷电路衬底时，存储器装置内的多个NAND型闪存裸片各自的温度倾向的图。
图11是用来说明将实施方式的存储器装置安装在主机机器的印刷电路衬底且在存储器装置的上表面配置着热传导部件时，存储器装置内的多个NAND型闪存裸片各自的温度倾向的图。
图12是表示事先确认存储器存取期间的多个NAND型闪存裸片各自的温度倾向的学习处理的顺序的流程图。
图13是表示基于图12的学习处理结果，从多个NAND型闪存裸片选择特定的一个以上NAND型闪存裸片，且仅使用选择的特定的一个以上NAND型闪存裸片各自包含的温度传感器执行热控制的顺序的流程图。
图14是用来说明利用测试器以室温进行晶圆内的各NAND型闪存裸片中包含的温度传感器的校准的比较例的校准动作的图。
图15是用来说明利用测试器以接近热控制开始的温度进行晶圆内的各NAND型闪存裸片中包含的温度传感器的校准的实施方式的校准动作例的图。
图16是用来说明利用测试器以NAND型闪存裸片的动作保证温度的上限进行晶圆内的各NAND型闪存裸片所含的温度传感器的校准的实施方式的校准动作的另一例的图。
图17是表示各NAND型闪存裸片中包含的温度传感器的构成例的框图。
图18是表示利用测试器执行的温度传感器的校准处理的顺序的例子的流程图。
图19是用来说明利用测试器调整温度传感器的温度特性的斜率的例子的图。
图20是用来说明利用测试器调整温度传感器的温度特性的截距的例子的图。
图21是表示将实施方式的存储器装置作为可移除式存储器装置实现时的封装例的图。
图22是表示将实施方式的存储器装置作为表面安装型存储器装置实现时的封装例的图。
具体实施方式
以下，参考附图说明实施方式。
图1是表示实施方式的存储器装置10的构成例的图。所述存储器装置10是将控制器与积层的多个NAND型闪存裸片内置在一个封装内的装置。
存储器装置10能连接在作为主机机器发挥功能的个人计算机、移动装置等各种信息处理装置。存储器装置10也可作为能安装在于主机机器内的印刷电路衬底(PCB，Printedcircuit board)201安装的未图示的连接器(也称为插座)的可移除式存储器装置实现。或者，存储器装置10也可作为安装在主机机器内的印刷电路衬底201的表面安装型存储器装置实现。
存储器装置10的封装(本体)11具有沿Z轴方向的厚度，包含封装11的下表面也就是第1面21、与封装11的上表面也就是第2面22。第2面22为第1面21的相反侧的面。
存储器装置10包含封装衬底12、NAND型闪存13、控制器14、及多个端子P。NAND型闪存13与控制器14例如由铸模树脂40覆盖且密封。
在封装衬底12的表面上，安装着NAND型闪存13与控制器14。如图1所示，封装衬底12的背面也可作为第1面21露出在外部。多个端子P配置在第1面21，在第1面21露出。在封装衬底12的背面作为第1面21露出在外部的情况下，多个端子P配置在封装衬底12的背面。
多个端子P例如包含多个电源端子、多个接地端子、多个信号端子。
第2面22作为印刷面等使用，未在第2面22配置端子P。
NAND型闪存13包含在从第1面21朝第2面22的方向积层的多个NAND型闪存裸片(也称为NAND型闪存芯片)。所述多个NAND型闪存裸片在封装衬底12的表面上沿Z轴方向积层。
积层的多个NAND型闪存裸片的个数未限定，在图1中，例示出积层着8个NAND型闪存裸片131～138的情况。位于最下层的NAND型闪存裸片131配置在封装衬底12的表面上。NAND型闪存裸片132积层在NAND型闪存裸片131上。位于最上层的NAND型闪存裸片138积层在NAND型闪存裸片137上。NAND型闪存裸片131～138为非易失性存储器裸片的一例。
NAND型闪存裸片131～138分别内置着温度传感器TH_N0～TH_N7。温度传感器TH_N0～TH_N7分别测定NAND型闪存裸片131～138的温度(也称为接面温度)Tj_N0～Tj_N7。
各温度传感器TH_N0～TH_N7例如包含温度检测电路与模拟/数字转换器。
控制器14也安装在封装衬底12的表面上。控制器14是以控制NAND型闪存裸片131～138的方式构成的LSI(Large scale integrated circuit：大规模集成电路)。控制器14也内置着温度传感器TH_C。
温度传感器TH_C测定控制器14的温度(也称为接面温度)Tj_C。温度传感器TH_C也与各温度传感器TH_N0～TH_N7同样，例如包含温度检测电路与模拟/数字转换器。
由控制器14存取NAND型闪存13(也就是NAND型闪存裸片131～138)的期间，NAND型闪存裸片131～138各自产生与它的电力消耗量对应的热量。
NAND型闪存裸片131～138各自的热量主要通过热传导从第1面21散热到主机机器的印刷电路衬底201。NAND型闪存裸片131～138各自的一部分热量也通过热传递从第2面22散热到空气中，但通过热传递散热到空气中的热量少于通过热传导散热到印刷电路衬底201的热量。
NAND型闪存裸片131～138各自的温度不能超出NAND型闪存裸片的动作保证温度的上限。动作保证温度是能保证各NAND型闪存裸片安全动作的温度范围。
因此，为了抑制NAND型闪存裸片131～138各自的发热，对控制器14安装着降低对NAND型闪存裸片131～138的指令的发行频率或对NAND型闪存裸片131～138的存取速度的功能。所述功能称为热控制(或热调节)。
降低指令的发行频率的动作是以下的动作：也就是，通过缩减每1个期间从控制器14对各NAND型闪存裸片发行的指令数，而降低每1个期间对各NAND型闪存裸片发行的指令频率。
降低存取速度的动作是以下的动作；也就是，通过延长从控制器14发送到各NAND型闪存裸片的控制信号(例如，读取启动信号、写入启动信号等)的周期，而延长读取/写入存取所需时间。
控制器14以防止NAND型闪存裸片131～138中的任一个NAND型闪存裸片的温度超出动作保证温度的上限的方式执行热控制。
此处，首先针对比较例的热控制动作进行说明。
比较例的热控制动作从由内置在控制器14的温度传感器TH_C测定出的温度Tj_C推测Tj_N_max。Tj_N_max为Tj_N0～Tj_N7中的最高温度。
一般来说，多数情况下，Tj_C＞Tj_N_max成立。但是，难以将Tj_C与Tj_N_max的相关性数式化。
因此，从Tj_C推测Tj_N_max的实例中，需要预留较大余裕而求得Tj_N_max的推测值。结果，多数情况下，推测出的Tj_N_max值高于实际的Tj_N_max。
由此，导致在实际的Tj_N_max上升到应开始热控制的温度前，提早启动热控制，引起NAND型闪存13的存取性能的不必要降低。
接着，针对本实施方式的热控制动作进行说明。
本实施方式中，控制器14并非从Tj_C推测Tj_N_max，而使用由分别内置在积层的NAND型闪存裸片131～138的温度传感器TH_N0～TH_N7测定的温度Tj_N0～Tj_N7推测Tj_N_max。
所述情况下，控制器14从NAND型闪存裸片131～138读出由温度传感器TH_N0～TH_N7测定出的温度Tj_N0～Tj_N7。并且，控制器14使用读出的温度Tj_N0～Tj_N7中的最高温度作为Tj_N_max。
控制器14在温度Tj_N0～Tj_N7中的最高温度Tj_N_max为阈值温度以上的情况下，进行热控制。
由此，与从TH_C推测Tj_N_max的比较例的热控制动作相比，能提高Tj_N_max的精度。因此，与比较例的热控制动作相比，能延迟启动热控制的时点，所以能延长NAND型闪存裸片131～138能以最大存取性能动作的时间。换句话说，能将存取性能提高到接近存储器装置10的热设计的界限。
此外，本实施方式中，也采用降低内置在NAND型闪存裸片131～138的温度传感器TH_N0～TH_N7各自的测定温度误差的构成。
接着，说明存储器装置10中包含的控制器14的构成例。图2是表示控制器14的构成例的框图。
控制器14包含主机接口控制电路141、控制部142、NAND接口控制电路143、缓冲存储器144、及ECC(Error Correcting Code：错误校正码)编码/解码部145。
主机接口控制电路141、控制部142、NAND接口控制电路143、缓冲存储器144、及ECC编码/解码部145连接到总线140。
主机接口控制电路141以执行与主机机器的通信的方式构成。主机接口控制电路141从主机机器接收各种请求。各种请求中包含写入请求、读取请求等。
控制部142构成为控制主机接口控制电路141、NAND接口控制电路143、缓冲存储器144、及ECC编码/解码部145。控制部142由如CPU(Central Processing Unit：中央处理单元)般的处理器实现。
控制部142通过执行控制程序(固件)，而进行包含写入控制处理及读取控制处理的各种处理。写入控制处理为经由NAND接口控制电路143对写入对象的NAND型闪存裸片写入数据的处理。读取控制处理为经由NAND接口控制电路143从读取对象的NAND型闪存裸片读出数据的处理。
此外，控制部142具有热调节控制部142a。热调节控制部142a分别从NAND型闪存13中包含的多个NAND型闪存裸片131～138读出温度。从NAND型闪存裸片131～138读出的温度为由内置在NAND型闪存裸片131～138的温度传感器TH_N0～TN_N7测定出的温度。
热调节控制部142a通过将指定温度取得用的特定地址的读取指令发送到各NAND型闪存裸片，而能从所述NAND型闪存裸片读出由所述NAND型闪存裸片内的温度传感器测定出的温度。以下，也将由温度传感器测定出的温度称为“传感器输出”或“温度输出”。
热调节控制部142a将分别从多个NAND型闪存裸片131～138读出的多个温度输出中的最高温度，作为Tj_N_max使用。
热调节控制部142a将Tj_N_max与阈值温度进行比较，在Tj_N_max为阈值温度以上的情况下，执行降低对NAND型闪存13中包含的NAND型闪存裸片131～138的指令发行频率，或对NAND型闪存裸片131～138的存取速度的热控制。此处，已针对用于热控制的阈值温度为一个的情况进行说明，但也可将互不相同的多个阈值温度用于热控制。
NAND接口控制电路143是以在控制部142的控制下，控制多个NAND型闪存裸片的方式构成的存储器控制电路。NAND接口控制电路143经由多个通道Ch(Ch#0～Ch#n)连接在多个NAND型闪存裸片。
缓冲存储器144作为暂时存储从主机机器接收到的写入数据的写入缓冲器、及暂时存储从NAND型闪存裸片读出的数据的读取缓冲器发挥功能。
ECC编码/解码部145通过将应写入NAND型闪存裸片的用户数据进行编码(ECC编码)，而将错误校正码(ECC)作为冗余码附加到用户数据。从NAND型闪存裸片读出用户数据时，ECC编码/解码部145使用附加在读出的数据的ECC，进行用户数据的错误校正(ECC解码)。
接着，针对本实施方式的热控制动作的顺序例进行说明。图3是表示由控制器14执行的热控制动作的顺序的流程图。
例如，如图1所说明，积层着8个NAND型闪存裸片131～138的情况下，使用Tj_N0～Tj_N7中的最大值作为Tj_N_max。
此处，假设各NAND型闪存裸片的传输速度定义了互不相同的以下4个状态(内部状态)L1～L4的情况。传输速度例如表示读取存取或写入存取的吞吐量。
L1：将各NAND型闪存裸片的传输速度设定为最大传输速度MAX。
L2：将各NAND型闪存裸片的传输速度设定为传输速度A。传输速度A比最大传输速度MAX慢且比后述的传输速度B快。
L3：将各NAND型闪存裸片的传输速度设定为传输速度B。传输速度B比传输速度A慢且比后述的传输速度C快。
L4：将各NAND型闪存裸片的传输速度设定为传输速度C。传输速度C比传输速度B慢。
控制器14使用Tj_N_max与3个阈值温度(TMT1、TMT2、TMT3)，控制各NAND型闪存裸片的传输速度。此处，TMT1、TMT2、TMT3具有TMT1＜TMT2＜TMT3的关系。
首先，控制器14将Tj_N_max与阈值温度TMT1进行比较，判定Tj_N_max是否未达阈值温度TMT1(步骤S11)。在Tj_N_max未达阈值温度TMT1的期间(步骤S11的是(YES))，控制器14以各NAND型闪存裸片的内部状态成为状态L1的方式，控制对各NAND型闪存裸片的存取(步骤S14)。所述情况下，将各NAND型闪存裸片的传输速度设定为最大传输速度MAX。
在Tj_N_max为阈值温度TMT1以上的情况下(步骤S11的否(NO))，控制器14判定Tj_N_max是否为阈值温度TMT1以上且未达阈值温度TMT2的温度(步骤S12)。
在Tj_N_max为阈值温度TMT1以上且未达阈值温度TMT2的温度期间(步骤S12的是)，控制器14以各NAND型闪存裸片的内部状态成为状态L2的方式，控制对NAND型闪存裸片的存取(步骤S15)。所述情况下，将各NAND型闪存裸片的传输速度，设定为比最大传输速度MAX慢的传输速度A。
Tj_N_max为阈值温度TMT2以上的情况下(步骤S12的否)，控制器14判定Tj_N_max是否为阈值温度TMT2以上且未达阈值温度TMT3的温度(步骤S13)。
在Tj_N_max为阈值温度TMT2以上且未达阈值温度TMT3的温度期间(步骤S13的是)，控制器14以各NAND型闪存裸片的内部状态成为状态L3的方式，控制对各NAND型闪存裸片的存取(步骤S16)。所述情况下，将各NAND型闪存裸片的传输速度设定为比传输速度A慢的传输速度B。
Tj_N_max为阈值温度TMT3以上的情况下(步骤S13的否)，控制器14以使各NAND型闪存裸片的内部状态成为状态L4的方式使用，控制对各NAND型闪存裸片的存取(步骤S17)。所述情况下，将各NAND型闪存裸片的传输速度设定为比传输速度B慢的传输速度C。
此处，说明了使用3个阈值温度的情况，但使用的阈值温度的数量可为2个以下，也可为4个以上。
图4是表示存储器存取中的Tj_N_max与传输速度的关系的例子的图。
在图4中，例如例示传输速度A为最大传输速度MAX的1/2，传输速度B为最大传输速度MAX的1/4，传输速度C为最大传输速度MAX的1/8的情况。传输速度A、B、C相对于最大传输速度MAX的比例不限定于所述例，可使用满足MAX＞A＞B＞C的关系的其它任意比例。例如，也可使传输速度A为最大传输速度MAX的3/5，传输速度B为最大传输速度MAX的2/5，传输速度C为最大传输速度MAX的1/5。
在Tj_N_max未达TMT1期间，将传输速度设定为最大传输速度MAX。当Tj_N_max变为TMT1以上(时点t1)时，传输速度从最大传输速度MAX降低到传输速度A。
通过使传输速度降低到传输速度A，当Tj_N_max降低到未达TMT1(时点t2)时，传输速度从传输速度A增加到最大传输速度MAX。如果在所述状态下，Tj_N_max再次变为TMT1以上(时点t3)，那么传输速度再次从最大传输速度MAX降低到传输速度A。
当Tj_N_max继续上升，且变为TMT2以上(时点t4)时，传输速度再次从传输速度A降低到传输速度B。由此，当Tj_N_max降低到未达TMT2(时点t5)时，传输速度从传输速度B增加到传输速度A。如果在所述状态下，Tj_N_max再次变为TMT2以上(时点t6)，那么传输速度从传输速度A降低到传输速度B。
如果Tj_N_max继续上升，且变为TMT3以上(时点t7)上，传输速度从传输速度B降低到传输速度C。由此，当Tj_N_max降低到未达TMT3(时点t8)时，传输速度从传输速度C增加到传输速度B。如果在所述状态下，Tj_N_max再次变为TMT3以上(时点t9)，那么传输速度从传输速度B降低到传输速度C。由此，当Tj_N_max降低到未达TMT3(时点t10)时，传输速度从传输速度C增加到传输速度B。
接着，针对各NAND型闪存裸片的构成例进行说明。图5是表示各NAND型闪存裸片中包含的单元阵列的阶层构造的例子的图。
在图5中，例示NAND型闪存裸片131(也作为NAND型裸片#0参考)中包含的单元阵列的阶层构造。
NAND裸片#0具有用来接收芯片启动信号的芯片启动端子CE。当芯片启动信号确定时，能向NAND裸片#0进行存取。
通常，NAND裸片#0的单元阵列包含多个平面。在图5中，例示出NAND裸片#0的单元阵列包含2个平面(平面#0、平面#1)的情况。2个平面各自包含多个块。各块为抹除数据的抹除动作的单位。各块包含多个页面。各页面为数据写入动作及数据读出动作的单位。一个页面包含连接在同一字线的多个存储单元。
图6是表示控制器14与NAND型闪存裸片131～138之间的连接例的图。
在图6中，例示出控制器14经由4个通道Ch#0～Ch#3连接在NAND型闪存裸片131～138，在各通道连接着2个NAND型闪存裸片的实例。
通道Ch#0～Ch#3各自包含例如8位宽度的IO总线，及多条控制信号线(指令锁存启动信号线、地址锁存启动信号线、读取启动信号线、写入启动信号线等)。
在通道Ch#0连接着NAND型闪存裸片131、132。同样，在通道Ch#1连接着NAND型闪存裸片133、134，在通道Ch#2连接着NAND型闪存裸片135、136，在通道Ch#3连接着NAND型闪存裸片137、138。
此外，对NAND型闪存裸片131～138各自的芯片启动端子，分别个别供给来自控制器14的芯片启动信号CE0～CE7。
图7是表示通过交错并行对NAND型闪存裸片131～138进行存取的动作的例子。在图7中，例示出通过交错并行对NAND型闪存裸片131～138进行写入存取的动作。
在图7中，DIN表示用来将一页量的写入数据(例如16KB的数据)传输到NAND型闪存裸片的数据输入循环。在各NAND型闪存裸片具有包含2个平面#0、#1的多平面构成的实例中，通过2个连续的数据传输循环DIN(0)、DIN(1)，传输2页量的写入数据(例如32KB的数据)。
数据传输循环DIN(0)中，将应写入属于平面#0的写入对象块的一页量的写入数据传输到NAND型闪存裸片，数据传输循环DIN(1)中，同样将应写入属于NAND型闪存裸片的平面#1的写入对象块的一页量的写入数据传输到所述NAND型闪存裸片。
tPROG表示各NAND型闪存裸片中执行页面编程动作的编程时间。tPROG中，并行执行对应于平面#0的页面编程动作、与对应于平面#1的页面编程动作。
在各通道Ch#0～Ch#3中，在某NAND型闪存裸片执行编程动作的期间，执行向另一NAND型闪存裸片传输写入数据(交错)。
如此，通过交错并行存取NAND型闪存裸片131～138，由此能使所有NAND型闪存裸片131～138并行动作。
接着，说明本实施方式的热控制的细节。在说明本实施方式的热控制的细节之前，首先针对比较例的热控制进行说明。图8是用来说明使用控制器14的温度传感器TH_C执行的比较例的热控制的图。
比较例中，通过从由控制器14的温度传感器TH_C测定出的控制器14的温度推测Tj_N_max而进行热控制。
但是，由于控制器14存在于与NAND型闪存裸片131～138实体分开的位置，所以难以精度良好地从控制器14的温度推测Tj_N_max。此外，也存在温度传感器TH_C的测定温度本身所含的误差(测定温度误差)。
因此，从控制器14的温度推测Tj_N_max的实例中，以下情况必不可少，首先预留较大的余裕，从温度传感器TH_C的温度输出推测控制器14的温度，进一步从所述控制器14的温度的推测值推测Tj_N_max。比较例的热控制中，例如需要从温度传感器TH_C的测定值预留4℃的余裕来推测控制器14的温度。
图9是用来说明使用NAND型闪存裸片131～138中各自包含的温度传感器TH_N0～TH_N7执行的实施方式的热控制的图。
实施方式的热控制中，控制器14从NAND型闪存裸片131～138读出温度传感器TH_N0～TH_N7的温度输出，从读出的温度传感器TH_N0～TH_N7的温度输出推测Tj_N_max，从而进行热控制。
积层的NAND型闪存裸片131～138的温度并不相同。此外，积层的NAND型闪存裸片131～138中的任一个NAND型闪存晶的温度都不能超出NAND型闪存裸片的动作保证温度的上限。
因此，控制器14通过从NAND型闪存裸片131～138读出所有温度传感器TH_N0～TH_N7的温度输出，且使用读出的温度传感器TH_N0～TH_N7的温度输出中的最高温度作为Tj_N_max，而进行热控制。
表示温度传感器TH_N0～TH_N7各自的温度输出的数据能通过对各NAND型闪存裸片发送指定特定地址的读取指令，而从各NAND型闪存裸片读出。
从各NAND型闪存裸片读出温度传感器TH_N0～TH_N7各自的温度输出的处理是使用如不影响存储器装置10的存取性能的方法执行。
例如，控制器14也可不始终监视所有温度传感器TH_N0～TH_N7的测定值，而每隔特定时间(例如1秒)，从NAND型闪存裸片131～138读出所有温度传感器TH_N0～TH_N7的温度输出。
本实施方式中，由于从由内置在NAND型闪存裸片131～138的温度传感器TH_N0～TH_N7测定出的温度推测Tj_N_max，所以推测Tj_N_max时，只要仅预留各温度传感器TH_N0～TH_N7的测定温度误差作为余裕即可。
因此，能消除比较例的热控制中所需的4℃的余裕。
此外，本实施方式中，也采用使用封装11内的NAND型闪存裸片131～138的散热倾向，高速搜索最高的Tj_N的方法。
而且，本实施方式也采用通过改变温度传感器的校准温度而减少温度传感器的测定温度误差的方法。
接着，针对封装11内的NAND型闪存裸片131～138的散热倾向进行说明。图10是用来说明将存储器装置10安装在主机机器的印刷电路衬底201时，存储器装置10内积层的NAND型闪存裸片131～138各自的温度倾向的图。
存储器装置10的热量主要通过热传导经由第1表面21散热到主机机器的印刷电路衬底201。因此，接近第1表面21的位置处的散热效率较高。另一方面，存储器装置10的热量也通过热传递经由第2表面22散热到空气中，但通过热传递散热到空气中的热量较少。
因此，包含积层的NAND型闪存裸片131～138的存储器装置10中，有接近印刷电路衬底201的一个以上的NAND型闪存裸片的温度相对较低，且存在于远离印刷电路衬底201的位置的一个以上的NAND型闪存裸片的温度相对较高的倾向。
因此，积层的NAND型闪存裸片的总数为N(N为2以上的整数)的情况下，控制器14无须读出所有N个的NAND型闪存裸片的温度。也就是说，通过考虑封装11内的NAND型闪存裸片131～138的散热倾向，能高速搜索最高的Tj_N。
所述情况下，控制器14从温度监视对象的N-1个以下的NAND型闪存裸片读出由内置在从NAND型闪存裸片131～138选择的温度监视对象的N-1个以下的NAND型闪存裸片的N-1个以下的温度传感器分别测定出的温度。并且，控制器14在读出的温度中的最高温度为阈值温度以上的情况下，执行热控制。
位于积层的NAND型闪存裸片131～138中的最下层的NAND型闪存裸片131配置在比第2面22更靠近第1面21的位置，在NAND型闪存裸片131～138中温度最低的可能性较高。因此，NAND型闪存裸片131能从温度监视对象排除。不仅NAND型闪存裸片131，也可将接近第1面21的2个以上NAND型闪存裸片从温度监视对象排除。
因此，温度监视对象的N-1个以下的NAND型闪存裸片包含从NAND型闪存131～138至少排除NAND型闪存131的其它一个以上的非易失性存储器裸片。
图11是用来说明将存储器装置11安装在主机机器的印刷电路衬底201且在存储器装置的上表面(第2面22)配置着如TIM(thermal interface material：热界面材料)202的热传导部件时，存储器装置11内积层的NAND型闪存131～138各自的温度倾向的图。
如图11，在第2面22贴附着TIM202的情况下，存储器装置10的热量通过热传导经由第2表面22散热到TIM202，所以也改善存在于远离印刷电路衬底201的位置的1个以上的NAND型闪存裸片的散热效率。
因此，图11的构造中，有积层的NAND型闪存裸片131～138中，存在于中央部附近的一个以上的NAND型闪存裸片的温度最高的倾向。
所述情况下，至少也可将位于最下层的NAND型闪存裸片131与位于最上层的NAND型闪存裸片138从温度监视对象排除。
能通过事先学习存取积层的NAND型闪存裸片131～138期间的NAND型闪存裸片131～138各自的温度，而精度良好地决定温度监视对象的N-1个以下的NAND型闪存裸片。
换句话说，通过事先进行学习积层的NAND型闪存裸片131～138中的哪个NAND型闪存裸片的温度较高/较低的处理，控制器14能不读出所有NAND型闪存裸片131～138的温度，而通过仅读出温度较高的特定一个以上的NAND型闪存裸片内的温度传感器的温度输出，进行热控制。
图12是表示事先确认存储器存取中的NAND型闪存裸片131～138各自的温度倾向的学习处理的顺序例的流程图。
在学习处理中，控制器14进行对NAND型闪存裸片131～138的顺序存取(步骤S21)，在执行顺序存取的期间，从NAND型闪存裸片131～138读出由温度传感器TH_N0～TH_N7分别测定出的温度(温度传感器TH_N0～TH_N7各自的测定值)(步骤S22)。
控制器14保存读出的温度传感器TH_N0～TH_N7各自的测定值作为学习结果(步骤S23)。学习结果例如也可保存在控制器14的固件表中。
通过进行这种学习处理，能特定具有温度更高的倾向的NAND型闪存裸片，作为温度监视对象的NAND型闪存裸片。因此，从积层在封装11内的N个NAND型闪存裸片中，仅读出通过学习处理作为温度监视对象选择的N-1个以下的NAND型闪存裸片内的N-1个以下的温度传感器的温度输出，由此能进行热控制。表示作为温度监视对象选择的N-1个以下的NAND型闪存裸片的信息也可作为用来特定温度监视对象的NAND型闪存裸片的信息，保存在控制器14的固件表中。
作为事先进行学习处理的时点的例子，列举以下。
(1)存储器装置11的开发者在开发控制器14的固件期间进行学习处理。
(2)在存储器装置11出货前的最终测试进行学习处理。
(3)制造主机机器的设备制造商在开发主机机器期间进行学习处理。
图13是表示仅使用通过图12的学习处理特定为温度监视对象的N-1个以下的NAND型闪存裸片中各自包含的温度传感器，执行热控制的顺序的流程图。
存储器装置11出货后，控制器14每隔特定时间(例如1秒)，从所述特定的N-1个以下的NAND型闪存裸片仅读出通过学习处理特定的N-1个以下的NAND型闪存裸片中各自包含的温度传感器的温度输出(步骤S31)。接着，控制器14通过使用读出的N-1个以下的温度传感器的温度输出中的最高温度作为Tj_N_max，而进行图3的热控制(步骤S32)。
另外，也可探讨通过进行与封装11内积层的NAND型闪存裸片131～138对应的复合热阻的模拟而非学习的方法，来推测Tj_N_max。推测Tj_N_max时，使用温度传感器TH_N0～TH_N7各自的温度输出、与对应于积层的NAND型闪存裸片131～138的复合热阻，计算热阻模型。
接着，针对通过改变进行温度传感器的校准的温度而减少温度传感器的测定温度值的误差的方法进行说明。以下，为易于理解，使用具体的数值进行说明，但所述数值是作为一例而表示的，本实施方式并非仅限定于所述数值。
内置在各NAND型闪存裸片的温度传感器TH_N的校准在从晶圆切出各NAND型闪存裸片的时点前，利用测试器进行。此处，TH_N表示晶圆中包含的校准对象的任意温度传感器。
测试器是使用探测器检查形成在晶圆的多个LSI芯片(裸片)的装置。将包含多个NAND型闪存裸片的晶圆安装在探测器，接着，执行内置在晶圆内的各NAND型闪存裸片的温度传感器TH_N的校准。
图14是用来说明利用测试器以室温进行晶圆内的各NAND型闪存裸片中包含的温度传感器TH_N的校准的比较例的校准动作的图。
在NAND型闪存裸片的实际温度Tj_N与由温度传感器TH_N测定出的温度之间存在以下2种误差。
测试器误差：比较例利用测试器以室温(30℃左右)进行温度传感器TH_N的校准。利用测试器设定的环境温度的精度例如为30℃±1.5℃。因此，作为测试器误差，产生±1.5℃的误差。
测定温度误差：测定温度误差为因温度传感器TH_N的线性(直线性)而产生的误差。即使以30℃进行温度传感器TH_N的校准，随着测定对象温度与30℃之间的温度差变大，温度传感器TH_N的测定温度误差也增加。例如，90℃时，温度传感器TH_N的温度输出中包含±1.5℃的测定温度误差。
因此，90℃时，产生测试器误差±1.5℃与测定温度误差±1.5℃的合计±3.0℃的误差。
当前的NAND型闪存裸片中，热控制在高于室温(例如30℃)的温度范围(70℃以上的温度范围)内进行。所述温度范围例如为70℃的前半到85℃的范围。
因此，本实施方式中，为减少温度传感器TH_N的测定温度误差，以高于室温的温度进行温度传感器TH_N的校准。由此，能减少进行温度传感器TH_N的校准的温度与进行热控制的温度之间的温度差，所以能减少需要热控制的温度范围内的温度传感器TH_N的测定温度误差。
图15是用来说明利用测试器以接近热控制开始的温度，进行晶圆内的各NAND型闪存裸片中包含的温度传感器TH_N的校准的实施方式的校准动作例的图。
图15中，例示利用测试器以70℃进行温度传感器TH_N的校准的情况。
将晶圆周围的环境温度利用测试器设定为70℃左右。接着，以由温度传感器TH_N测定出的温度(以下，也作为温度传感器TH_N的温度输出参考)成为70℃的方式，利用测试器校准温度传感器TH_N。温度传感器TH_N的校准例如能通过调整表示温度传感器TH_N的温度特性的直线的斜率(增益)与截距(偏移)而执行。用来调整斜率与截距的修正值最终利用测试器非挥发地写入NAND型闪存裸片。
温度传感器TH_N的温度特性能通过以下的一次函数而近似。
y＝ax+b
x表示温度传感器TH_N的周围温度(温度输入)，y表示由温度传感器TH_N测定出的温度(温度输出)，a表示表示温度传感器TH_N的温度特性的直线(近似直线)的斜率，b表示所述近似直线的截距(y截距)。
与图14的情况同样，产生±1.5℃的测试器误差。但是，由于以70℃进行温度传感器TH_N的校准，所以能减少进行温度传感器TH_N的校准的温度与进行热控制的温度间的温度差。例如，90℃时，能将温度传感器TH_N的测定值所含的误差降低到±0.5℃。
因此，90℃时，测试器误差±1.5℃与测定温度误差±0.5℃的合计降低到±2.0℃。结果，由于能精度更良好地进行热控制，所以能抑制存储器装置11的存取性能的不必要降低。
图16是用来说明利用测试器以NAND型闪存裸片的动作保证温度的上限(例如85℃)，进行晶圆内的各NAND型闪存裸片中包含的温度传感器TH_N的校准的实施方式的校准动作的另一例的图。
将晶圆周围的环境温度利用测试器设定在85℃左右。并且，以由温度传感器TH_N测定的温度(温度传感器TH_N的温度输出)成为85℃的方式，利用测试器校准温度传感器TH_N。
与图14的情况同样，产生±1.5℃的测试器误差。但是，由于以85℃进行温度传感器TH_N的校准，所以能减少进行温度传感器TH_N的校准的温度与进行热控制的温度间的温度差。例如，90℃时，能将温度传感器TH_N的测定值中包含的误差降低到±0.375℃。
因此，90℃时，测试器误差±1.5℃与测定温度误差±0.375℃的合计降低到±1.875℃。结果，由于能精度更良好地测定Tj_N_max，所以能抑制在Tj_N_max上升到应开始热控制的阈值温度前，在较早的时点启动热控制。
本实施方式中，在存储器装置11内的各NAND型闪存裸片131～138，以在高于室温(30℃)的第1温度(70℃或85℃)下，使温度传感器TH_N的温度输出成为第1温度(70℃或85℃)的方式，非挥发地储存用来校准温度传感器TH_N的温度特性的修正值。而且，内置在各NAND型闪存裸片131～138的温度传感器TH_N构成为使用非挥发地储存在对应的NAND型闪存裸片的修正值进行动作。因此，能减少进行热控制的温度范围内的各温度传感器TH_N的测定温度误差。
修正值能通过使用检查晶圆内的各NAND型闪存裸片的测试器，以第1温度校准内置在晶圆内的各非易失性存储器裸片的温度传感器TH_N而求得。所述修正值包含温度传感器TH_N的温度特性的斜率及各截距的修正值。
接着，针对用来进行温度传感器TH_N的校准的方法例进行说明。图17是表示NAND型闪存裸片中包含的温度传感器TH_N的构成例的框图。
温度传感器TH_N包含温度检测电路301及模拟/数字转换器(AD转换器)302。AD转换器302是将温度检测电路301的模拟输出值(输出电压)转换为表示温度的数字值(例如10位)的电路。AD转换器302例如包含逐次比较用数字/模拟转换器(DAC)311、比较器(CMP)312及逐次比较逻辑313。
逐次比较逻辑313指示DAC311逐渐提高输出电压。CMP312将DAC311的输出电压与温度检测电路301的输出电压进行比较，输出表示DAC311的输出电压与温度检测电路301的输出电压的大小关系的比较结果。
在DAC311的输出电压未达温度检测电路301的输出电压期间，逐次比较逻辑313指示DAC311逐渐提高输出电压。DAC311的输出电压逐渐增加。当DAC311的输出电压变为温度检测电路301的输出电压以上时，比较器312的比较结果输出反转。逐次比较逻辑313输出表示被分配比较结果输出反转时的温度检测电路301的输出电压值的温度的数字值(例如10位)。
温度传感器TH_N的校准通过对逐次比较逻辑313设定修正值(斜率及截距)而进行。设定在逐次比较逻辑313的修正值(斜率及截距)是为了由AD转换器302将温度检测电路301的输出电压转换为温度而使用。
另外，内置在控制器14的温度传感器TH_C也能由与NAND型闪存裸片中包含的温度传感器TH_N同样的构成实现。
图18是表示由用来检查晶圆的测试器执行的温度传感器TH_N的校准处理的顺序例的流程图。
此处，例示以室温(例如30℃)进行温度传感器的校准处理的情况，说明校准处理的顺序。
测试器将形成着多个NAND型闪存裸片的检查对象晶圆周围的环境温度设定在30℃(例如30℃±1.25℃)(步骤S101)。
测试器将指定特定地址的读取指令发送到检查对象的NAND型闪存裸片，从所述检查对象的NAND型闪存裸片读取由检查对象的NAND型闪存裸片中包含的温度传感器TH_N测定出的温度(温度输出)(步骤S102)。
测试器依照测试程序，首先，从对应于环境温度30℃的事先评估结果与读取到的温度输出，求得应设定在温度传感器TH_N的修正值(斜率的修正值)，接着将所述斜率的修正值写入温度传感器TH_N的校准用缓冲器等，由此调整温度传感器TH_N的温度特性的斜率(步骤S103)。
步骤S102、S103的斜率调整中，如图19所示，调整温度传感器TH_N的温度特性的斜率以使它成为由修正值所示的斜率。图19中，实线所示的直线表示调整斜率前的温度传感器TH_N的温度特性，虚线所示的直线表示调整斜率后的温度传感器TH_N的温度特性。
测试器再次将指定特定地址的读取指令发送到检查对象的NAND型闪存裸片，从所述检查对象的NAND型闪存裸片读取由检查对象的NAND型闪存裸片中包含的温度传感器TH_N测定出的温度(温度输出)(步骤S104)。
测试器从对应于环境温度30℃的事先评估结果与读取到的温度输出，求得应设定在温度传感器TH_N的修正值(截距的修正值)，接着将所述截距的修正值写入温度传感器TH_N的校准用缓冲器等，由此调整温度传感器TH_N的温度特性的截距(偏移)(步骤S105)。
步骤S104、S105的截距调整中，如图20所示，调整温度传感器TH_N的温度特性的截距以使它成为由修正值所示的截距。图20中，实线所示的直线表示调整截距前的温度传感器TH_N的温度特性，虚线所示的直线表示调整截距后的温度传感器TH_N的温度特性。如此，以在环境温度30℃下，从温度传感器TH_N正确输出温度输出30℃的方式进行截距的调整。
接着，测试器再次将指定特定地址的读取指令发送到检查对象的NAND型闪存裸片，从所述检查对象的NAND型闪存裸片读取由检查对象的NAND型闪存裸片中包含的温度传感器TH_N测定出的温度(温度输出)(步骤S106)。
测试器为了判定温度传感器TH_N的校准是否成功，确认读取到的温度输出为30℃±0.25℃的精度(步骤S107)。读取到的温度输出为30℃±0.25℃的精度的情况下，判定为温度传感器TH_N的校准成功。
步骤S101中的误差1.25℃与步骤S107中的误差0.25℃的合计相当于所述1.5℃的测试器误差。
接着，测试器将修正值(斜率、截距)写入检查对象的NAND型闪存裸片内的非挥发存储区域(步骤S108)。NAND型闪存裸片中，将修正值(斜率、截距)写入用来储存与用户数据不同的控制信息的能电重写的ROM(Read-Only Memory：只读存储器)区域。所述NAND型闪存裸片作为存储器装置10被封装后，所述NAND型闪存裸片内的温度传感器TH_N使用储存在ROM区域的修正值(斜率、截距)进行动作。
另外，已进行控制器14的温度传感器TH_C的校准的情况下，将修正值(斜率、截距)写入能作为控制器14内的非挥发存储区域使用的电子熔丝(eFuse)。
测试器将检查对象晶圆周围的环境温度设定在90℃(例如90℃±1.25℃)(步骤S109)。
测试器再次将指定特定地址的读取指令发送到检查对象的NAND型闪存裸片，从所述检查对象的NAND型闪存裸片读取由检查对象的NAND型闪存裸片中包含的温度传感器TH_N测定出的温度(温度输出)(步骤S110)。
测试器确认读取到的温度输出例如为90℃±1.75℃的精度(步骤S111)。此时，读取到的温度输出偏离90℃±1.75℃的情况下，将检查对象的NAND型闪存裸片作为不良芯片进行标记。1.75℃相当于步骤S107中的误差0.25℃与90℃时的测定温度误差1.5℃的合计。
本实施方式中，步骤S102、S103的斜率调整及步骤S104、S105的截距调整在将环境温度设定在70℃(例如，70℃±1.25℃)或85℃(例如，85℃±1.25℃)的状态下执行。
此外，本实施方式中，在步骤S107中，确认读取到的温度输出为70℃±0.25℃的精度，或读取到的温度输出为85℃±0.25℃的精度。并且，在步骤S108中，将修正值(斜率、截距)写入检查对象的NAND型闪存裸片内的非挥发存储区域。NAND型闪存裸片中，将修正值(斜率、截距)写入能电重写的ROM区域。所述NAND型闪存裸片作为存储器装置10被封装后，所述NAND型闪存裸片内的温度传感器TH_N能使用储存在ROM区域的修正值(斜率、截距)进行动作。由此，能减少进行热控制的温度范围内的各温度传感器TH_N的测定温度误差。
另外，本实施方式中，以70℃进行校准的情况下，在步骤S111中，确认读取到的温度输出例如为90℃±0.75℃的精度，以85℃进行校准的情况下，在步骤S111中，确认读取到的温度输出例如为90℃±0.625℃的精度。
如此，本实施方式的校准方法在NAND型闪存裸片131～138封装前，将与控制器14一起内置在存储器装置10的封装11的积层的NAND型闪存裸片131～138各自所内置的温度传感器进行校准。
所述情况下，本实施方式的校准方法(1)由检查晶圆内的各NAND型闪存裸片的测试器，以高于室温的第1温度(例如，70℃或85℃)校准内置在晶圆内的各NAND型闪存裸片的温度传感器的温度特性，且(2)利用测试器，将通过校准求得的温度传感器的温度特性的修正值写入晶圆内的各NAND型闪存裸片。
通过如此将以70℃或85℃进行温度传感器的校准后的NAND型闪存裸片作为存储器装置10进行封装，在存储器装置11中，控制器14能在进行热控制的温度范围内，从积层的NAND型闪存裸片131～138各自的温度传感器读取误差较少的测定温度。
接着，针对应用于存储器装置10的封装的构造进行说明。图21是表示存储器装置10作为可移除式存储器装置实现时的封装例的图。
存储器装置10的封装(本体)11例如形成为在Y轴方向延伸的大致矩形的板状。Y轴方向为存储器装置10及封装11的长边方向。封装(本体)11的外边缘具有第1边缘31、第2边缘32、第3边缘33、第4边缘34、第1角部35、第2角部36、第3角部37及第4角部38。
第1边缘31在X轴方向延伸，朝向Y轴的正方向。第2边缘32在Y轴方向延伸，朝向X轴的负方向。第3边缘33位于第2边缘32的相反侧且在Y轴方向延伸，朝向X轴的正方向。第4边缘34位于第1边缘31的相反侧且在X轴方向延伸，朝向Y轴的负方向。
第2边缘32及第3边缘33各自的长度比第1边缘31及第4边缘34各自的长度长。第1边缘31及第4边缘34形成大致矩形的存储器装置10的短边，第2边缘32及第3边缘33形成大致矩形的存储器装置10的长边(侧边)。
第1角部35为第1边缘31与第2边缘32之间的角部分，将第1边缘31的X轴的负方向的端与第2边缘32的Y轴的正方向的端连接。
第1角部35在第1边缘31的X轴的负方向的端与第2边缘32的Y轴的正方向的端之间直线状延伸。通过将第1边缘31与第2边缘32的角设定为所谓的C1.1的倒斜角(也称为C倒角)，而设置第1角部35。根据其它表现，第1角部35为形成在第1边缘31与第2边缘32之间的倒斜角部C。
第2角部36为第1边缘31与第3边缘33之间的角部分，将第1边缘31的X轴的正方向的端与第3边缘33的Y轴的正方向的端连接。第2角部36在第1边缘31的X轴的正方向的端与第3边缘33的Y轴的正方向的端之间圆弧状延伸。通过将第1边缘31与第3边缘33的角设定为所谓的R0.2的倒圆弧角(也称为R倒角)，而设置第2角部36。
第3角部37将第2边缘32的Y轴的负方向的端与第4边缘34的X轴的负方向的端连接。第4角部38将第3边缘33的Y轴的负方向的端与第4边缘34的X轴的正方向的端连接。第3角部37及第4角部38分别与第2角部36同样圆弧状延伸。
封装11例如也可将Y轴方向的长度设定为约18±0.10mm，将X轴方向的长度设定为约14±0.10mm，将Z轴方向的厚度设定为约1.4mm±0.10mm。
也可在存储器装置10的第1面21，将多个端子P配置为第1列R1、第2列R2、第3列R3这3列。在第1列R1，例如配置着如PCI Express(注册商标)(PCIe)般的高速串行接口用2个通道的信号端子。
图21中，例示存储器装置10具有32个端子P的情况，但端子P的数目仅为一例，不限定于所述例。也就是说，端子P的数目可少于32个，也可多于32个。
多个端子P排列成3列，形成第1列R1、第2列R2及第3列R3。属于第1列R1的端子群P例如作为用来传递依据PCIe规格的2个通道的差动信号对的信号端子使用。属于第2列R2的端子群P也可作为因每个制品而异的任意可选信号用的信号端子使用。在属于第3列R3的端子群，对每个制品配置共通的控制信号及电源用端子。所述端子主要作为差动时钟信号用的信号端子、共通的PCIe边带信号用的信号端子、电源端子及其它信号端子使用。
第1列R1包含在比第4边缘34更靠近第1边缘31的位置互相隔着间隔排列在X轴方向的13个端子P101～端子P113。端子P101～端子P113在第1边缘31附近，沿所述第1边缘31在X轴方向排列。
第2列R2包含在比第1边缘31更靠近第4边缘34的位置互相隔着间隔排列在X轴方向的3个端子P114～端子P116。而且，第2列R2包含在比第1边缘31更靠近第4边缘34的位置互相隔着间隔排列在X轴方向的3个端子P117～端子P119。
端子P114～端子P116在X轴方向上配置在存储器装置10的中心线(以一点划线表示)与第2边缘32之间，端子P117～端子P119在X轴方向上配置在存储器装置10的中心线与第3边缘33之间。
端子P116与端子P117之间的间隔比属于列R2的其它端子间的X方向的间隔(具体来说，端子P114与端子P115的间隔、端子P115与端子P116的间隔、端子P117与端子P118的间隔、端子P118与端子P119的间隔)寛。
第3列R3包含在比第1边缘31更靠近第4边缘34的位置互相隔着间隔排列在X轴方向的13个端子P120～端子P132。属于第3列R3的端子P120～端子P132在比属于第2行R2的端子P114～端子P119更靠近第4边缘34的位置排列。
Y轴方向的第1列R1与第3列R3之间的距离D1，比Y轴方向的第1列R1与第1边缘31之间的距离D2、及Y轴方向的第3列R3与第4边缘34之间的距离D3长。
第1列R1、第2列R2及第3列R3各自的端子P的Y轴方向的长度设定为相同。也就是说，第1列R1、第2列R2及第3列R3各自的端子P以所述端子P的Y轴的负方向及Y轴的正方向的端都一致的方式排列。
第1面21内以虚线所示的区域A1作为与贴附在主机机器的印刷电路衬底201的TIM接触的接触区域发挥功能。也就是说，将存储器装置10安装在印刷电路衬底201上的连接器的情况下，不仅第1面21内的各端子P与连接器的引线框架接触，第1面21内的区域A1也与贴附在印刷电路衬底201的TIM接触。由此，能充分提高利用热传导从第1面21向主机机器的印刷电路衬底201的散热效率。
图22是表示存储器装置10作为表面安装型存储器装置实现时的封装例的图。
此处，例示BGA(Ball Grid Array：球栅阵列)封装作为表面安装型存储器装置的封装。BGA封装为直接安装在主机机器的印刷电路衬底201的表面安装型封装的一例。存储器装置10的BGA封装中，内置控制器14、与积层的NAND型闪存裸片131～138。而且，如图22所示，多个焊料球作为端子P配置在第1面21。
如上说明，根据本实施方式，控制器14通过从NAND型闪存裸片131～138读出由温度传感器TH_N0～TH_N7测定出的温度，且使用读出的温度传感器TH_N0～TH_N7的温度中的最高温度作为Tj_N_max而进行热控制。此处，例如假设存储器装置10内的NAND型闪存13包含第1NAND型闪存裸片、与积层在第1NAND型闪存裸片的上方的第2NAND型闪存裸片的情况。所述情况下，控制器14从第1NAND型闪存裸片及第2NAND型闪存裸片读出由内置在第1NAND型闪存裸片的第1温度传感器测定出的温度、及由内置在第2NAND型闪存裸片的第2温度传感器测定出的温度。接着，在从第1及第2NAND型闪存裸片读出的至少一个温度为阈值温度以上的情况下，控制器14降低对第1及第2NAND型闪存裸片的指令发行频率或对第1及第2NAND型闪存裸片的存取速度。
大多情况下，控制器14内的温度高于各NAND型闪存裸片的温度。因此，如果使用由控制器14内的温度传感器TH_C测定出的温度推测Tj_N_max，那么有在实际的Tj_N_max上升到应开始热控制的温度前便提早启动热控制的倾向，引起NAND型闪存13的存取性能的不必要降低。
本实施方式中，通过使用由温度传感器TH_N0～TH_N7测定出的温度中的最高温度作为Tj_N_max，与使用由控制器14内的温度传感器TH_C测定出的温度推测Tj_N_max的情况相比，能延迟启动热控制的时点，所以能延长NAND型闪存裸片131～138以最大存取性能动作的时间。因此，能不招致存储器装置10的存取性能的不必要降低，防止NAND型闪存裸片131～138各自的温度超出NAND型闪存裸片的动作保证温度的上限。
此外，控制器14能仅读出从积层在封装11内的N个NAND型闪存裸片中作为温度监视对象选择的N-1个以下的NAND型闪存裸片内的N-1个以下的温度传感器测定出的温度，由此进行热控制。
由此，能高速搜索积层在封装11内的N个NAND型闪存裸片的温度中的最高温度。此外，由此，能减少用来读出温度所需要的读取存取的次数，所以能改善用户数据的读取/写入相关的存取性能。例如，假设以下情况：存储器装置10内的NAND型闪存13除所述第1及第2NAND型闪存裸片外，还包含第3NAND型闪存裸片，第1NAND型闪存裸片积层在第3NAND型闪存裸片的上方，且第3NAND型闪存裸片比第1及第2NAND型闪存裸片更靠近第1面21。所述情况下，控制器14从第1NAND型闪存裸片及第2NAND型闪存裸片读出由内置在第1NAND型闪存裸片的第1温度传感器测定出的温度、及由内置在第2NAND型闪存裸片的第2温度传感器测定出的温度。并且，在从第1及第2NAND型闪存裸片读出的至少一个温度为阈值温度以上的情况下，控制器14降低对第1及第2NAND型闪存裸片的指令发行频率、及对第1及第2NAND型闪存裸片的存取速度。也就是说，控制器14不从第3NAND型闪存裸片读出由内置在第3NAND型闪存裸片的第3温度传感器测定出的温度，或不将由第3温度传感器测定出的温度与阈值进行比较。
温度监视对象的N-1个以下的非易失性存储器裸片能通过事先学习在存取积层的NAND型闪存裸片131～138期间的NAND型闪存裸片131～138各自的温度而决定。由此，能精度良好地决定温度监视对象的N-1个以下的非易失性存储器裸片。例如，存储器装置10内的NAND型闪存13为包含所述第1、第2及第3NAND型闪存裸片的构成的情况下，控制器14存储着用来特定第1及第2NAND型闪存裸片的信息。
此外，本实施方式中，积层的NAND型闪存裸片131～138各自非挥发地储存着如下求得的修正值，也就是，在高于室温(30℃)的第1温度(70℃或85℃)下，使温度传感器TH_N的温度输出落在对第1温度(70℃或85℃)预设的容许温度范围内。而且，各温度传感器TH_N构成为使用非挥发地存储在对应的NAND型闪存裸片的修正值进行动作。因此，能减少进行热控制的温度范围内的各温度传感器TH_N的测定温度误差。例如，在包含控制器14与第1及第2NAND型闪存裸片的存储器装置10的制造方法中，首先，准备包含第1及第2NAND型闪存裸片的晶圆。接着，将晶圆周围的环境温度设定在第1设定值。第1设定值如图18所说明，例如为70℃±1.25℃，也就是68.75℃以上且71.25℃以下的温度范围，或85℃±1.25℃，也就是83.75℃以上且86.25℃以下的温度范围。将环境温度设定在第1设定值后，使用第1温度传感器测定第1温度。使用第1温度传感器的测定值，求得第1温度传感器使用于温度测定的第1修正值。将求得的第1修正值写入第1非易失性存储器裸片。同样地，将环境温度设定在第1设定值后，使用第2温度传感器测定第2温度。使用第2温度传感器的测定值，求得第2温度传感器使用于温度测定的第2修正值。将求得的第2修正值写入第2非易失性存储器裸片。并且，将环境温度设定在高于第1设定值的第2设定值(例如，90℃±1.25℃)。将环境温度设定在第2设定值后，使用第1温度传感器测定第3温度。将环境温度设定在第2设定值后，使用第2温度传感器测定第4温度。并且，判定第3温度及第4温度是否在阈值范围内。之后，从晶圆切出第1及第2非易失性存储器裸片。在第3温度及第4温度在阈值范围内的情况下，将切出的第1及第2非易失性存储器裸片作为存储器装置10进行封装。如此，制造将控制器14与第1及第2非易失性存储器裸片内置在一个封装11的存储器装置10。
已说明本发明的若干个实施方式，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内，能进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨内，且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
10 存储器装置
14 控制器
21 第1面
22 第2面
P 端子
131～138 NAND型闪存裸片
142a 热调节控制部
TH_C 控制器内的温度传感器
TH_N0～TH_N7 NAND型闪存裸片内的温度传感器
301 温度检测电路
302 AD转换器。
权利要求书(按照条约第19条的修改)
1.一种存储器装置，具备：
第1非易失性存储器裸片；
第2非易失性存储器裸片，积层在所述第1非易失性存储器裸片的上方；
第3非易失性存储器裸片；
控制器，控制所述第1、所述第2及所述第3非易失性存储器裸片；
第1、第2及第3温度传感器，分别内置在所述第1、所述第2及所述第3非易失性存储器裸片；
第1面；
第2面，位于所述第1面的相反侧；及
多个端子，在所述第1面露出；且
所述第1非易失性存储器裸片积层在所述第3非易失性存储器裸片的上方，
所述第3非易失性存储器裸片比所述第1及所述第2非易失性存储器裸片更靠近所述第1面，
所述控制器
通过事先学习存取积层的所述第1、所述第2及所述第3非易失性存储器裸片期间的所述第1、所述第2及所述第3非易失性存储器裸片的温度的斜率，决定不读出由所述第3温度传感器测定出的温度或不将其与阈值温度进行比较，
从所述第1及所述第2非易失性存储器裸片读出由所述第1及所述第2温度传感器测定出的温度，
从所述第1及所述第2非易失性存储器裸片读出的至少一个温度为所述阈值温度以上的情况下，降低对所述第1、所述第2及所述第3非易失性存储器裸片的指令发行频率、或对所述第1、所述第2及所述第3非易失性存储器裸片的存取速度。
2.根据权利要求1所述的存储器装置，其中所述控制器存储着用来特定应读出温度的所述第1及所述第2非易失性存储器裸片的信息。
3.根据权利要求1所述的存储器装置，其中所述阈值温度设定为高于30℃的温度，
所述第1、所述第2及所述第3非易失性存储器裸片分别非易失地存储着第1、第2及第3修正值，所述第1、第2及第3修正值以如下方式求得：在高于30℃的第1温度下，所述第1、所述第2及所述第3温度传感器的温度输出落在对所述第1温度预设的容许温度范围内，
所述第1、所述第2及所述第3修正值在所述第1、所述第2及所述第3非易失性存储器裸片被封装前求得，
所述第1、所述第2及所述第3温度传感器以分别使用所述第1、所述第2及所述第3修正值的方式构成。
4.根据权利要求3所述的存储器装置，其中所述第1温度设定为所述第1、所述第2及所述第3非易失性存储器裸片各自的动作保证温度的上限。
5.根据权利要求3所述的存储器装置，其中所述第1修正值包含能从所述第1非易失性存储器裸片的温度特性获得的近似直线的第1斜率及第1截距，
所述第2修正值包含能从所述第2非易失性存储器裸片的温度特性获得的近似直线的第2斜率及第2截距，
所述第3修正值包含能从所述第3非易失性存储器裸片的温度特性获得的近似直线的第3斜率及第3截距。
6.根据权利要求1所述的存储器装置，其中所述第1、所述第2及所述第3非易失性存储器裸片各自为NAND型闪存裸片。
7.根据权利要求1所述的存储器装置，其中所述存储器装置为能安装在配置于主机机器的印刷电路衬底的连接器的可移除式存储器装置。
8.根据权利要求1所述的存储器装置，其中所述存储器装置为安装在主机机器的印刷电路衬底的表面安装型存储器装置。
9.根据权利要求1所述的存储器装置，还包含封装，且
所述第1、所述第2及所述第3非易失性存储器裸片与所述控制器是内置在所述封装。
10.一种控制方法，控制存储器装置，所述存储器装置具备：第1非易失性存储器裸片；第2非易失性存储器裸片，积层在所述第1非易失性存储器裸片的上方；第3非易失性存储器裸片；第1、第2及第3温度传感器，分别内置在所述第1、所述第2及所述第3非易失性存储器裸片；第1面；第2面，位于所述第1面的相反侧；及
多个端子，在所述第1面露出；且
所述第1非易失性存储器裸片积层在所述第3非易失性存储器裸片的上方，
所述第3非易失性存储器裸片比所述第1及所述第2非易失性存储器裸片更靠近所述第1面，
通过事先学习存取积层的所述第1、所述第2及所述第3非易失性存储器裸片期间的所述第1、所述第2及所述第3非易失性存储器裸片的温度的斜率，决定不读出由所述第3温度传感器测定出的温度，或者不将其与阈值温度进行比较，使用所述第1、所述第2及所述第3温度传感器，测定第1、第2及第3温度，
从所述第1及所述第2非易失性存储器裸片读出所述第1温度的测定值及所述第2温度的测定值，
所述第1温度的测定值及所述第2温度的测定值中的至少一个为所述阈值温度以上的情况下，降低对所述第1、所述第2及所述第3非易失性存储器裸片的指令发行频率、或对所述第1、所述第2及所述第3非易失性存储器裸片的存取速度。
11.根据权利要求10所述的控制方法，其中所述阈值温度设定为高于30℃的温度，
所述第1、所述第2及所述第3非易失性存储器裸片分别非易失地存储着第1、第2及第3修正值，所述第1、第2及第3修正值以如下方式求得：在高于30℃的第4温度下，所述第1、所述第2及所述第3温度传感器各自的温度输出落在对所述第4温度预设的容许温度范围内，
所述第1、所述第2及所述第3修正值在所述第1、所述第2及所述第3非易失性存储器裸片被封装前求得，
使用所述第1、所述第2及所述第3修正值，分别测定所述第1、所述第2及所述第3温度。
12.一种存储器装置的制造方法，准备晶圆，所述晶圆包含具备第1温度传感器的第1非易失性存储器裸片、具备第2温度传感器的第2非易失性存储器裸片、及具备第3温度传感器的第3非易失性存储器裸片，
将所述晶圆周围的环境温度设定为高于30度的第1设定值，
将所述环境温度设定为所述第1设定值后，使用所述第1温度传感器测定第1温度，
使用所述第1温度传感器的测定值，求得所述第1温度传感器使用于温度测定的第1修正值，
将所述第1修正值写入所述第1非易失性存储器裸片，
将所述环境温度设定为所述第1设定值后，使用所述第2温度传感器测定第2温度，
使用所述第2温度传感器的测定值，求得所述第2温度传感器使用于温度测定的第2修正值，
将所述第2修正值写入所述第2非易失性存储器裸片，
将所述环境温度设定为所述第1设定值后，使用所述第3温度传感器测定第3温度，
使用所述第3温度传感器的测定值，求得所述第3温度传感器使用于温度测定的第3修正值，
将所述第3修正值写入所述第3非易失性存储器裸片，
将所述环境温度设定为高于所述第1设定值的第2设定值，
将所述环境温度设定为所述第2设定值后，使用所述第1温度传感器测定第4温度，
将所述环境温度设定为所述第2设定值后，使用所述第2温度传感器测定第5温度，
将所述环境温度设定为所述第2设定值后，使用所述第3温度传感器测定第6温度，
判定所述第4、所述第5及所述第6温度是否在阈值范围内，
从所述晶圆切出所述第1、所述第2及所述第3非易失性存储器裸片，
在所述第4、所述第5及所述第6温度在所述阈值范围内的情况下，将切出的所述第1、所述第2及所述第3非易失性存储器裸片以所述第1、所述第2及所述第3非易失性存储器裸片积层的方式作为存储器装置进行封装，第1面、位于所述第1面的相反侧的第2面、及在所述第1面露出的多个端子包含在所述存储器装置中，所述第1非易失性存储器裸片积层在所述第3非易失性存储器裸片的上方，所述第2非易失性存储器裸片积层在所述第1非易失性存储器裸片的上方，所述第3非易失性存储器裸片比所述第1及所述第2非易失性存储器裸片更靠近所述第1面，
将所述第1、所述第2及所述第3非易失性存储器裸片封装后，通过学习所述第1、所述第2及所述第3非易失性存储器裸片的温度倾向，决定不读出由所述第3温度传感器测定出的温度，或者不将其与阈值温度进行比较，
所述存储器装置中，从所述第1及所述第2非易失性存储器裸片读出由所述第1及所述第2温度传感器测定出的温度，从所述第1及所述第2非易失性存储器裸片读出的至少一个温度为所述阈值温度以上的情况下，降低对所述第1、所述第2及所述第3非易失性存储器裸片的指令的发行频率，或对所述第1、所述第2及所述第3非易失性存储器裸片的存取速度。

Claims (17)

1.一种存储器装置，包含：
第1非易失性存储器裸片；
第2非易失性存储器裸片，积层在所述第1非易失性存储器裸片的上方；
控制器，控制所述第1及所述第2非易失性存储器裸片；及
第1及第2温度传感器，分别内置在所述第1及所述第2非易失性存储器裸片；且
所述控制器
从所述第1及所述第2非易失性存储器裸片，读出由所述第1及所述第2温度传感器测定出的温度；且构成为：
在从所述第1及所述第2非易失性存储器裸片读出的至少一个温度为阈值温度以上的情况下，降低对所述第1及所述第2非易失性存储器裸片的指令发行频率、或对所述第1及所述第2非易失性存储器裸片的存取速度。
2.根据权利要求1所述的存储器装置，还包含第3非易失性存储器裸片。
3.根据权利要求2所述的存储器装置，还包含：
第1面；
第2面，位于所述第1面的相反侧；及
多个端子，在所述第1面露出；且
所述第1非易失性存储器裸片积层在所述第3非易失性存储器裸片的上方，
所述第3非易失性存储器裸片比所述第1及所述第2非易失性存储器裸片靠近所述第1面。
4.根据权利要求3所述的存储器装置，其中在所述第3非易失性存储器裸片，内置着第3温度传感器，
所述控制器构成为，不从所述第3非易失性存储器裸片读出由所述第3温度传感器测定出的温度，或者，不将由所述第3温度传感器测定出的温度与所述阈值进行比较。
5.根据权利要求2所述的存储器装置，其中所述控制器存储着用来特定所述第1及所述第2非易失性存储器的信息。
6.根据权利要求5所述的存储器装置，其中所述信息能基于在存取所述第1及第2非易失性存储器裸片的期间，从所述第1及所述第2非易失性存储器裸片各者读出的温度而获得。
7.根据权利要求1所述的存储器装置，其中所述第1非易失性存储器裸片非挥发地存储着修正值，所述修正值如下求得：在高于30℃的第1温度下，使所述第1温度传感器的温度输出落在对所述第1温度预设的容许温度范围内；且
所述第1温度传感器以使用所述修正值的方式构成。
8.根据权利要求1所述的存储器装置，其中所述阈值温度高于30℃。
9.根据权利要求5所述的存储器装置，其中所述第1温度设定为所述第1非易失性存储器裸片的动作保证温度的上限。
10.根据权利要求5所述的存储器装置，其中所述修正值包含能从所述第1温度传感器的温度特性获得的近似直线的斜率及截距。
11.根据权利要求1所述的存储器装置，其中所述第1及所述第2非易失性存储器裸片各自为NAND型闪存裸片。
12.根据权利要求1所述的存储器装置，其中所述存储器装置为能安装在配置于主机机器的印刷电路衬底的连接器的可移除式存储器装置。
13.根据权利要求1所述的存储器装置，其中所述存储器装置为安装在主机机器的印刷电路衬底的表面安装型存储器装置。
14.根据权利要求1所述的存储器装置，还包含封装，且
所述第1及所述第2非易失性存储器裸片与所述控制器内置在所述封装。
15.一种控制方法，控制存储器装置，所述存储器装置包含：第1非易失性存储器裸片；第2非易失性存储器裸片，积层在所述第1非易失性存储器裸片的上方；及第1及第2温度传感器，分别内置在所述第1及所述第2非易失性存储器裸片；且所述控制方法
使用所述第1及所述第2温度传感器，测定第1及第2温度，
从所述第1及所述第2非易失性存储器裸片，读出所述第1温度的测定值及所述第2温度的测定值，
将所述第1温度的测定值及所述第2温度的测定值中的至少一个与阈值温度进行比较，
所述第1温度的测定值及所述第2温度的测定值中的至少一个为所述阈值温度以上的情况下，降低对所述第1及所述第2非易失性存储器裸片的指令发行频率、或对所述第1及所述第2非易失性存储器裸片的存取速度。
16.根据权利要求15所述的控制方法，其中所述第1非易失性存储器裸片非挥发地存储着修正值，所述修正值如下求得：在高于30℃的第3温度下，使所述第1温度传感器的温度输出落在对所述第3温度预设的容许温度范围内，且
使用所述修正值测定所述第1温度。
17.一种存储器装置的制造方法，准备晶圆，所述晶圆包含具备第1温度传感器的第1非易失性存储器裸片、及具备第2温度传感器的第2非易失性存储器裸片，将所述晶圆周围的环境温度设定为第1设定值，
将所述环境温度设定为所述第1设定值后，使用所述第1温度传感器测定第1温度，
使用所述第1温度传感器的测定值，求得所述第1温度传感器用于温度测定的第1修正值，
将所述第1修正值写入所述第1非易失性存储器裸片，
将所述环境温度设定为所述第1设定值后，使用所述第2温度传感器测定第2温度，
使用所述第2温度传感器的测定值，求得所述第2温度传感器用于温度测定的第2修正值，
将所述第2修正值写入所述第2非易失性存储器裸片，
将所述环境温度设定为高于所述第1设定值的第2设定值，
将所述环境温度设定为所述第2设定值后，使用所述第1温度传感器测定第3温度，
将所述环境温度设定为所述第2设定值后，使用所述第2温度传感器测定第4温度，
判定所述第3温度及所述第4温度是否在阈值范围内，
从所述晶圆切出所述第1及第2非易失性存储器裸片，
在所述第3温度及所述第4温度在所述阈值范围内的情况下，将切出的所述第1及第2非易失性存储器裸片进行封装。
CN202080095083.0A 2020-04-27 2020-12-14 存储器装置、存储器装置的控制方法、及存储器装置的制造方法 Pending CN115023690A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-078368 2020-04-27
JP2020078368A JP2021174302A (ja) 2020-04-27 2020-04-27 メモリデバイス、および温度センサのキャリブレーション方法
PCT/JP2020/046533 WO2021220548A1 (ja) 2020-04-27 2020-12-14 メモリデバイス、メモリデバイスの制御方法、およびメモリデバイスの製造方法

Publications (1)

Publication Number Publication Date
CN115023690A true CN115023690A (zh) 2022-09-06

Family

ID=78279829

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080095083.0A Pending CN115023690A (zh) 2020-04-27 2020-12-14 存储器装置、存储器装置的控制方法、及存储器装置的制造方法

Country Status (7)

Country Link
US (1) US11922030B2 (zh)
EP (1) EP4145294A1 (zh)
JP (1) JP2021174302A (zh)
KR (1) KR20220137008A (zh)
CN (1) CN115023690A (zh)
TW (3) TWI755970B (zh)
WO (1) WO2021220548A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230057785A (ko) * 2021-10-22 2023-05-02 삼성전자주식회사 비휘발성 메모리 장치
US11817168B2 (en) * 2021-11-30 2023-11-14 Micron Technology, Inc. Environmental condition tracking for a memory system

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8060774B2 (en) * 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
JPWO2008093606A1 (ja) 2007-01-30 2010-05-20 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶システム、及びアクセス装置
JP2008269379A (ja) 2007-04-23 2008-11-06 Matsushita Electric Ind Co Ltd 温度管理機能を有するメモリカード
US7852138B2 (en) * 2007-12-24 2010-12-14 Nokia Corporation Thermal sensors for stacked dies
US8032804B2 (en) * 2009-01-12 2011-10-04 Micron Technology, Inc. Systems and methods for monitoring a memory system
CN103890850B (zh) 2011-09-30 2016-11-09 英特尔公司 使用热数据对3d栈式存储器的动态操作
DE112011105998T5 (de) * 2011-12-23 2014-09-18 Intel Corporation Speicheroperationen unter Verwendung von Systemtemperatursensordaten
US9355024B2 (en) * 2012-10-10 2016-05-31 Apple Inc. Systems and methods for nonvolatile memory performance throttling
JP5904136B2 (ja) * 2013-02-11 2016-04-13 株式会社デンソー 検出温度誤差補正方法、及び検出温度誤差補正システム
US10324642B2 (en) * 2013-06-07 2019-06-18 Sanmina Corporation Peripheral component interconnect express (PCIe) solid state drive (SSD) accelerator
US9678490B2 (en) * 2014-06-23 2017-06-13 Dell Products L.P. Systems and methods for temperature-based performance optimization of memory devices
JP2016167167A (ja) 2015-03-09 2016-09-15 株式会社東芝 半導体装置及びメモリシステム
KR102373543B1 (ko) * 2015-04-08 2022-03-11 삼성전자주식회사 멀티칩 패키지에서 온도 편차를 이용하여 동작 제어하는 방법 및 장치
WO2017020973A1 (en) * 2015-08-03 2017-02-09 Missio B.V. Data loggger and sampling and encoding methods for use in a data logger
US10248173B2 (en) 2016-03-31 2019-04-02 Intel Corporation Determining thermal margins in a multi-die processor
KR102462385B1 (ko) * 2017-07-17 2022-11-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US20190050153A1 (en) * 2017-08-08 2019-02-14 Western Digital Technologies, Inc. Routing data blocks during thermal throttling
JP2019046321A (ja) 2017-09-05 2019-03-22 東芝メモリ株式会社 メモリシステム
JP2019057194A (ja) 2017-09-22 2019-04-11 東芝メモリ株式会社 メモリシステム、及び不揮発性メモリの制御方法
US10803921B2 (en) * 2018-08-29 2020-10-13 Intel Corporation Temperature management in open-channel memory devices
JP2020161098A (ja) 2019-03-20 2020-10-01 キオクシア株式会社 半導体記憶装置
US11164847B2 (en) * 2019-12-03 2021-11-02 Intel Corporation Methods and apparatus for managing thermal behavior in multichip packages

Also Published As

Publication number Publication date
KR20220137008A (ko) 2022-10-11
US20230004310A1 (en) 2023-01-05
TW202301330A (zh) 2023-01-01
TWI755970B (zh) 2022-02-21
US11922030B2 (en) 2024-03-05
TW202141477A (zh) 2021-11-01
TWI781040B (zh) 2022-10-11
EP4145294A1 (en) 2023-03-08
JP2021174302A (ja) 2021-11-01
WO2021220548A1 (ja) 2021-11-04
TW202217807A (zh) 2022-05-01

Similar Documents

Publication Publication Date Title
US11385802B2 (en) Temperature variation compensation
US11922030B2 (en) Temperature sensor management in nonvolatile die-stacked memory
US10446242B2 (en) Temperature variation compensation
US20200159465A1 (en) Temperature Variation Compensation
US8103920B2 (en) Memory system configured by using a nonvolatile semiconductor memory
US8949690B2 (en) Memory controller
US20140241082A1 (en) Auto-Calibration for High Speed Input/Output
CN108091357B (zh) 半导体存储器装置及其操作方法
US8971123B2 (en) Memory system temperature calibration
JP5159085B2 (ja) 回路較正情報を記憶する方法および装置
KR20100048609A (ko) 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템, 및 메모리 테스트 시스템
US11249844B2 (en) Memory system and memory module
US7657798B2 (en) Semiconductor integrated circuit and the same checking method
Rajab et al. Read threshold calibration for non-volatile flash memories
US20230197134A1 (en) Magnetic storage device and control method of magnetic storage device
US11972827B2 (en) Semiconductor storage device and reading method
CN113302583A (zh) 存储器子系统的温度的估计
EP1814037A1 (en) Semiconductor storage device
CN107025940B (zh) 非易失性存储器装置及其实时自适应读取电压调整方法
KR20110017613A (ko) 메모리 장치의 시퀀스 대체 방법, 상기 방법을 수행할 수 있는 장치들
TW202340905A (zh) 記憶體自適應溫控方法、儲存裝置及控制電路單元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination