JP5159085B2 - 回路較正情報を記憶する方法および装置 - Google Patents

Description

本発明は概して、集積回路に関し、より詳細には、集積回路内の処理パラメータに関する。さらに詳細には、本発明は、重要な回路性能測定基準値が集積回路内のデバイスの処理パラメータの変化の影響を受けないように、チップ上の回路の電気的特性を変更する方法および装置に関する。

最新の集積回路デバイスは、通常、精密に寸法決めされた多数のフィーチャーを備え、大量生産される。製造の際、集積回路の所望の動作速度および動作特性を確保するためには、それぞれ一定の値に抑えられた、ウェハ内の各チップの限界寸法を維持するのが望ましい。

量産ウェハにおける各チップ上の各フィーチャーは、一連の多数の処理工程の結果として得られるものである。各処理工程は、変化し得るプロセス・パラメータの組み合わせによって制御される。このため、プロセス・パラメータの変化の種々の組み合わせが、量産ラインの多数の処理工程にわたってチップごとにランダムに起こりうる。いくつかのプロセス・パラメータのぶれが組み合わされても比較的害のないこともあるが、所定のチップに対するどのプロセス・パラメータがぶれているか、また、そのチップ上で限界寸法を実現するうえで処理工程がそれぞれどのように互いに関連しているかによっては、無害といえないこともある。

本開示は、回路の電気的特性が、処理に起因するデバイス・パラメータの変化に影響されないように電気的特性を変更する、改良された方法および装置を提供する。

本発明の好ましい実施形態によれば、プロセス・パラメータは、ウェハ上の選択された１組のチップ上でカーフまたはオンチップ組込試験により測定され、その結果がそれぞれの各チップ内の記憶素子に記憶される。次に、残りのチップの各々に関して二次元補間が実行され、測定値に基づきそれぞれのチップのプロセス・パラメータ値が求められる。補間された値は、チップの座標と共にｅＦＵＳＥ制御ファイルに記録される。このような情報は、続いてチップ内のｅＦＵＳＥモジュールへ記憶される。このｅＦＵＳＥモジュールに記憶された情報に基づき、オンチップ・デジタル制御構造体を用いてチップ内の機能要素の一定の動作特性が調整される。

本発明の全ての特長および利点は、以下の詳細な説明において明らかとなろう。

本発明自体に加え、その好適な態様、さらなる目的および利点も、例示の実施例に関する以下の詳細な説明を参照することにより、添付の図面と合わせて読まれると最も良く理解されることと思う。

プロセス変動に起因して、ウェハ上の回路またはチップあるいはその両方の一部の電気的パラメータに、製造後の調整が必要になることがある。本発明は、重要な回路性能測定基準値が、ウェハ上のデバイスの処理パラメータの変化の影響を受けないように、製造後にチップ上の回路の電気的特性を変更する方法および装置を提供する。例えば、抵抗の調整を行う例を用いて、本発明を説明する。本発明の原理は、調整可能な他のプロセス・パラメータ、例えばキャパシタンス、閾値電圧等にも当てはまることが当業者には理解される。

従来、終端抵抗の値の調整は、レーザ・トリミング機能を有する複雑な機器により行われてきた。検査中、レーザ・トリマを使用して、抵抗の値をリアルタイムで補正する。基本的には、抵抗測定が終端抵抗ごとに行われ、終端抵抗がレーザ光線によりトリミングされて所望の公称値と測定値との間の抵抗の差が補正される。トリミング操作は、所望の公称抵抗値に達するまで継続する。終端抵抗をトリミングするためのこのような技術は非常に精密なものと考えられてきた。しかし、トリミング操作は終端抵抗ごとに反復して行う必要が生じる場合もあるため、非常に時間がかかる。また、高性能なレーザ機器をテスタに対応させる必要があるため、レーザ・トリミングには費用がかかる。したがって、低価格のチップの量産には、「デジタル方式で調整できる」抵抗が使用されている。

ここで、図面、特に図１を参照すると、先行技術による、オンチップ抵抗の抵抗値を変更する装置のブロック線図が示されている。図示するように、抵抗調整回路１０は、２つのラッチ１１・１２と、２つの比較器１３・１４と、オンチップ抵抗Ｒ１・Ｒ２を較正する３つの電流源１５とを含む。動作中、電流源１５は、オンチップ抵抗Ｒ１・Ｒ２およびオフチップ精密抵抗Ｒ３にほぼ同一の電流を流す。オンチップ抵抗Ｒ１およびＲ２は、その公称値がそれぞれ、ある誤差上限εによりＲ３の公称値の限界を定めるように設定されている。例えば、Ｒ１はＲ３＋εに設定され、Ｒ２はＲ３−εに設定されている。抵抗Ｒ１〜Ｒ３の両端の電圧降下を比較することにより、他のオンチップ抵抗の許容誤差について判断することができる。例えば、Ｒ１がＲ３＋εに設定され、Ｒ１の両端の電圧がＲ３の両端の電圧よりも低く測定された場合、Ｒ１に追随するオンチップ抵抗は、εを超えるある一定量だけそれぞれの公称値よりも概ね低くなっていることから、それに応じて調整されなくてはならないと判断できる。

このような判断の結果は、比較器１３・１４の出力信号によりデジタル値で示される。例えば、比較器１３からの論理「０」および比較器１４からの論理「０」は、オンチップ抵抗Ｒ１・Ｒ２の抵抗値が、オフチップ抵抗Ｒ３の抵抗値の公称値よりもεを超える値だけ大きいことを表し、比較器１３からの論理「１」および比較器１４からの論理「０」は、オンチップ抵抗Ｒ１・Ｒ２の抵抗値が、オフチップ抵抗Ｒ３の抵抗値と同程度の範囲内にあることを表している。次に、比較器１３・１４からのデジタル値がラッチ１１・１２内に記憶され、続いてそのデジタル値を使用して、図２に示すような終端回路内の種々のトランジスタを開閉することにより、抵抗Ｒ１・Ｒ２に追随するオンチップ抵抗の抵抗値を調整する。

上述の抵抗マッチング技術に関する問題とは、ラッチ１１・１２内で安定したデジタル値を維持するために、オフチップ抵抗Ｒ３が常に存在していなければならない点である。このような要件は、各チップがオフチップ抵抗用に少なくとも１つのピンを確保しておく必要があるので、費用が掛かるうえに不都合である。

本発明の好ましい実施形態によれば、抵抗の調整を（ラッチ１１・１２から）行うためのデジタル値は、製造中にｅＦＵＳＥモジュール内に記録される。このように、オフチップ抵抗は最終利用時に取り除くことができ、オフチップ抵抗接続用のピンをアースに接続できる。

次に図３を参照すると、本発明の好ましい実施形態による装置のブロック線図が示されており、この装置は、集積回路内の抵抗の抵抗値を変更して所定の値を整合する。図示するように、抵抗調整回路２０は、２つのラッチ２１・２２と、２つの比較器２３・２４と、オンチップ抵抗Ｒｐ・Ｒｑに連結された３つの電流源２５とを含む。抵抗調整回路２０はまた、比較器２６と、補助電流源２７と、マルチプレクサ２８と、ｅＦＵＳＥモジュール２９とを含む。抵抗調整回路２０は開ループ回路である（すなわちフィードバックを伴わない）。マルチプレクサ２８は、比較器２３・２４からの１対の出力信号またはｅＦＵＳＥモジュール２９からの１対の出力信号を、図２に示した終端回路と実質同様の終端回路３０に選択的に送信する。マルチプレクサ２８への選択信号は比較器２６により供給されるが、この比較器は、オフチップ精密抵抗Ｒｘとオンチップ抵抗Ｒｙとの間の電圧差を比較する。オンチップ抵抗Ｒｙの値は厳密である必要はないが、オフチップ抵抗Ｒｘが接続されている状態とアース接続されている状態とを区別できなければならない（最終的にオフチップ抵抗Ｒｘを除去することになるため）。本実施形態に関して、オンチップ抵抗Ｒｙの値は、オフチップ抵抗Ｒｘの値の半分であるのが好ましい。

動作中、電流源２５は、オンチップ抵抗Ｒｐ・Ｒｑおよびオフチップ抵抗Ｒｘにほぼ同一の電流を流すので、抵抗Ｒｐ・ＲｑおよびＲｘの両端の電圧降下を比較することにより、オンチップ抵抗Ｒｐ・Ｒｑの許容誤差に関して大まかに判断することができる。このように大まかに判断した結果が、比較器２３・２４によってデジタル値で示される。例えば、比較器２３・２４からの論理「１１」は、それぞれ、オンチップ抵抗Ｒｐ・Ｒｑの抵抗値がオフチップ抵抗Ｒｘの抵抗値よりもおよそεだけ低いことを表し、比較器２３・２４からの論理「００」は、それぞれ、オンチップ抵抗Ｒｐ・Ｒｑの抵抗値がオフチップ抵抗Ｒｘの抵抗値よりもおよそεだけ高いことを表し、比較器２３・２４からの論理「１０」は、それぞれ、オンチップ抵抗Ｒｐ・Ｒｑの抵抗値がオフチップ抵抗Ｒｘの抵抗値からε以内であることを表す。次に、比較器２３・２４からのデジタル値がラッチ２１・２２内に記憶され、続いてそのデジタル値を使用して、終端回路３０内の対応するトランジスタを開閉することにより、抵抗Ｒｐ・Ｒｑに追随するオンチップ抵抗の抵抗値を調整する。比較器２３・２４からのデジタル値は、ｅＦＵＳＥモジュール２９内にも記憶される。また、ｅＦＵＳＥモジュール２９は、電気的にプログラム可能な記憶素子、例えば電気的プログラマブルＲＯＭで実現されることが好ましい。

次に図４を参照すると、本発明の好ましい実施形態による、ウェハ上の抵抗許容誤差（誤差）の値を記録する方法の高レベルな論理フロー図が示されている。ブロック４０で開始し、ブロック４１に示すように、カーフまたはオンチップ試験構造体、例えばオンチップ抵抗の値の誤差をデジタル・コードに修正する上述の構造体が、ウェハ上の選択数のチップ位置にて測定される。カーフは、集積回路のウェハ上の格子間の領域であり、ソーによりこれから除去されるチップを分離している。ウェハ上の全てのチップ位置を測定できるわけではない場合、二次元補間プロセスが利用され、ブロック４２に示すように、ウェハ上の全ての残りのチップ位置で同じパラメータの値、例えば本例における抵抗値が、計算または評価される。ブロック４３に示すように、計算値から公称パラメータ値が差し引かれることにより、誤差評価が得られる。ブロック４４に示すように、各チップ位置ごとに、誤差評価が、電子チップ識別（ＥＣＩＤ）情報、またはチップの不揮発性記憶領域の他の任意のブロックに加えられる。加えられたＥＣＩＤ情報は、続いて、ブロック４５に示すように、正常なＥＣＩＤプロセス中、ｅＦＵＳＥモジュール内、例えば図３のｅＦＵＳＥモジュール２９内に記録される。

次に、抵抗器についての情報をｅＦＵＳＥモジュールから読み取ることができ、その後、それに応じてオンチップ抵抗の値を調整するための適切な処置を行うことができる。

集積回路チップ上のブロードキャスト・モジュールは、ｅＦＵＳＥやそれ以外の類似のオンチップ不揮発性メモリデバイスから多数のパラメータを読み取るものであり、所定のプロトコルにより、読み取ったパラメータをブロードキャストして、集積回路チップ上の種々のユニットがそのパラメータを使用する。このブロードキャスト・モジュールによって、不揮発性記憶アレイ（またはプロセス・パラメータ情報を含むサブセクション）全体を読み取ることができ、次に、読み取られたデータを２進数のシリアル・ストリームに再フォーマットすることができ、最後に、再フォーマットされたデータを、チップ上の任意のユニットへ単線を介して伝送することができ、ユニットはこのような情報からメリットが得られる。この伝送は「オンデマンド」か、または１つ以上のユニットにより開始することができ、あるいは、ブロードキャスト・モジュールにより連続してブロードキャストし、必要に応じてユニットが使用することもできる。

次に図５を参照すると、シリアル伝送技術により情報パケットをシリアル・ライン上に順番に配列するためのプロトコルのブロック線図が示されている。特定の各情報パケットにはシーケンス番号が割り当てられる。例えば、図示するように、パラメータ＃１は、ｎ型トランジスタの閾値における公称値からの偏差を表し、パラメータ＃２は、ある種の抵抗の誤差を表す等である。これらのパラメータを表す２進数はペイロード・パケット内に順に配置されており、そのシーケンス番号が前に付く各ペイロード・パケットも順次伝送される。ブロードキャストの各反復の最初に同期文字が送信されるので、各ユニットは、ユニットに有効なパラメータを正しく選択することができる。

既に説明したように、本発明は、集積回路内の抵抗の抵抗値を電気的に変更して所定の値に整合させる方法および装置を提供する。本発明の説明に抵抗の抵抗値を変更する装置が用いられているが、本発明のｅＦＵＳＥモジュールを用いて、性能（速度／ＰＳＲＯ）測定値、生プロセス・パラメータ、例えばＶ_ｔ、ΔＬ、ΔＷ、Ｔ_ｏｘ、シート抵抗、キャパシタンス、インダクタンス等を含む適切なプロセス関連データを記憶することも可能なことは当業者に明らかである。標準化バスまたはその他の方法（例えば、圧縮を伴うシリアル・バス）がｅＦＵＳＥモジュールの出力端子にて使用される。また、ｅＦＵＳＥモジュールも備えたチップに使用できる各ユニット／コアが、ｅＦＵＳＥモジュールからの標準化出力信号の全てまたは一部を受信／解凍する標準化インタフェースを内蔵するように設計されてもよい。受信後、各コアまたはマクロは、情報の全てまたは一部を使用し、このコアまたはマクロが最も影響されやすいプロセス・パラメータに基づいて、その機能を調整する。

好ましい実施形態を参照しながら本発明を詳細に示し説明したが、本発明の趣旨および範囲から逸脱することなく、その形態や細部に種々の変更がなされても良いことは当業者に明らかである。

先行技術によるオンチップ抵抗の抵抗値を変更する装置のブロック線図である。 図１に示す装置と合わせて使用される終端回路のブロック線図である。 本発明の好ましい実施形態による、オンチップ抵抗の抵抗値を変更する装置のブロック線図である。 本発明の好ましい実施形態による、ウェハ上の抵抗の許容値を記録する方法に関する高レベルな論理フロー図である。 本発明の好ましい実施形態による、特定のデバイス処理パラメータについての情報をチップ上のユニットに「ブロードキャストする」装置のブロック線図である。

符号の説明

２０ 抵抗調整回路
２１、２２ ラッチ
２３、２４、２６ 比較器
２５ 電流源
２７ 補助電流源
２８ マルチプレクサ
２９ ｅＦＵＳＥモジュール
３０ 終端回路
Ｒｐ、Ｒｑ、Ｒｙ オンチップ抵抗
Ｒｚ オフチップ抵抗

Claims (12)

1. 回路特性を変更し、その回路特性が集積回路内のデバイスの処理パラメータに影響されないようにする方法であって、
   選択された数のチップにて前記プロセス・パラメータを測定することによりウェハのプロセス・パラメータの情報を求めるステップと、
   処理パラメータ内の公称値からの偏差に関する情報がいったんｅＦＵＳＥに記録されるとオンチップ・ユニットをブロードキャスト・モジュールとして動作させるステップであって、前記オンチップ・ユニットが、不揮発性記憶アレイから情報を読み取り、前記読み取られたデータを２進数のストリームへと再フォーマットし、前記再フォーマットされたデータを他の任意のオンチップ・ユニットへ伝送するステップと、
   前記プロセス・パラメータの前記求められた情報を、前記ウェハ上の前記チップのうち１チップ内の記憶素子に記憶するステップであって、前記プロセス・パラメータの前記求められた情報を用いて、動作中に前記チップ内の機能要素の一定の動作特性を自動調整し、前記一定の動作特性は前記プロセス・パラメータと関連しているステップと
   を含む方法。
2. 前記方法が、前記ウェハ上の残りのチップの前記プロセス・パラメータを評価するステップをさらに含む、請求項１記載の方法。
3. 前記評価するステップが二次元補間により実行される、請求項２記載の方法。
4. 前記方法が、前記選択数のチップ内のカーフ構造体を測定するステップをさらに含む、請求項１記載の方法。
5. 前記記憶するステップが、電子チップ識別情報を記憶するステップをさらに含む、請求項１記載の方法。
6. 前記記憶素子が、電気的にプログラム可能な記憶素子である、請求項１記載の方法。
7. オンチップ抵抗の抵抗値を変更する装置であって、
   チップ上の第１の複数のオンチップ抵抗および前記チップに接続されたオフチップ抵抗と、
   前記１対のオンチップ抵抗および前記オフチップ抵抗に実質同一の電流を流す１組の電流源と、
   処理パラメータ内の公称値からの偏差に関する情報がいったんｅＦＵＳＥに記録されるとブロードキャスト・モジュールとして動作するオンチップ・ユニットであって、前記オンチップ・ユニットが、不揮発性記憶アレイから情報を読み取り、前記読み取られたデータを２進数のストリームへと再フォーマットし、前記再フォーマットされたデータをその他の任意のオンチップ・ユニットへ伝送するオンチップ・ユニットと、
   前記１対のオンチップ抵抗と前記オフチップ抵抗の両端の電圧降下を比較することにより、前記オンチップ抵抗の許容誤差を求める手段と、
   動作中に前記チップ内の前記１対のオンチップ抵抗を自動調整するのに用いられる前記求められた許容差を記憶する前記チップ内の記憶素子と
   を含む装置。
8. 前記装置が、動作中に前記第１の複数のオンチップ抵抗の抵抗値を調整するために、前記求められた許容差を前記記憶素子から終端回路へ導くことが可能なマルチプレクサをさらに含む、請求項７記載の装置。
9. 前記終端回路が複数の抵抗を含む、請求項８記載の装置。
10. 前記装置が、前記求められた許容差を１組のデジタル値に変換する手段をさらに含む、請求項７記載の装置。
11. 前記記憶素子が、電気的にプログラム可能な記憶素子である、請求項７記載の装置。
12. 前記求める手段が１対の比較器である、請求項７記載の装置。

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