JP2002311097A - 基板への実装確認回路 - Google Patents

Abstract

(57)【要約】 【課題】 バウンダリスキャン等が効果的に使用できな
いような比較的小規模な半導体装置であっても、高速で
容易に基板への実装確認を行うことのできる実装確認回
路を提供することを目的とする。 【解決手段】 外部データピン７から入力したデータを
インバータ回路１４で反転して出力し、入力値と出力値
の一致を確認してデータピンの基板への実装確認を行
い、その後、アドレスピン６と外部データピン７から同
じ値を入力して両値を排他的論理和回路１３により排他
的論理和して出力した値によりアドレスピンの基板への
実装確認を行う。以上のような構成の回路を半導体装置
に付加することにより、半導体装置の高速で容易な基板
への実装確認を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回路が構
成された基板に実装された、半導体装置の実装確認に関
するものである。

【０００２】

【従来の技術】近年、デジタル回路は複雑化しており基
板上に実装される部品点数が増大している。その上、半
導体装置自身のピン数の増大や基板サイズのダウンサイ
ジングなどの影響で半導体装置を実装したデジタル回路
の歩留まりが非常に悪くなる傾向にある。そこで、容易
に半導体装置の実装を確認するために、簡易かつ高速な
実装確認手段を備える半導体装置が求められている。

【０００３】図６は、従来の半導体装置を搭載したデジ
タル回路の構成である。１はデジタル回路を制御する中
央処理装置と主記憶装置およびアドレスバスとデータバ
スで構成されるバスインターフェースから成る制御部、
２は制御部１のバスインターフェースから各種半導体装
置へ接続されるアドレスバス、３は制御部１のバスイン
ターフェースから各種半導体装置へ接続されるデータバ
ス、４はアドレスバス２、データバス３を介して制御部
１に接続される半導体装置である。２０はデジタル回路
であり、基板に制御部１と半導体装置４をアドレスバス
２とデータバス３により接続して構成される。

【０００４】図６は４ビットディジタル回路として図示
されているが、ビット数が増加するにつれてアドレスバ
ス、データバスともに本数が増加し、基板１枚あたりの
半田付け（以下、全て実装と表記）すべきピン数が加速
度的に増加する。

【０００５】基板上の実装された半導体装置の各ピンが
正常に装着されていることを確認する手段として、赤外
線写真を使用する方法、ズーム写真の画像処理を用いて
半田の非接触部を確認する方法、実際にソフトウェアに
より半導体装置にアクセスして確認する方法などがある
が、赤外線写真においても画像処理による方法において
も、器材が高価で大掛かりとなり、多くの時間がかかり
すぎるため全てのピンについての確認を行うことは非常
に困難であった。

【０００６】ソフトウェアにより実際に半導体装置にア
クセスして確認する方法は安価な方法であるが、全ての
ピンを確認するためには条件が限られる場合が多く、バ
ウンダリスキャンのようにあらかじめ動作確認のために
用意された補助装置を用いて実装確認しなければならな
いことがあった。

【０００７】しかし、比較的規模の大きな半導体装置で
あれば、バウンダリスキャンなどの補助装置を用いて実
装確認しても問題ないが、小型の半導体装置ではピン数
の増大や半導体装置の設置面積の増大を招くため、かえ
ってコスト等の問題が生じることが多い。

【０００８】バウンダリスキャンのような補助装置が無
い場合でも、メモリ装置であればアドレスバス、データ
バスの確認は可能である。以下、その手順について説明
する。

【０００９】図７（ａ）は、１６ビットメモリ装置にお
けるデータバス不具合時の概念図，図７（ｂ）は、１６
ビットメモリ装置におけるデータバス実装確認手順を示
す図である。図で、ｌｏｗ固定とは、例えばグランドと
半田が接触してしまい信号が送られても電圧が上がらな
い状態のことを言う。ｈｉｇｈ固定は電源と半田が接触
してしまい、”ｌｏｗ”の信号が送られたとしても電圧
が下がらない状態、ｓｈｏｒｔは隣り合うビットが半田
により接触して導通してしまい常に同じ値が出力してし
まう状態のことである。

【００１０】図７（ｂ）は、図７（ａ）のメモリ装置に
おけるデータバスの実装確認手順を示す。まず、図７
（ｂ）の手順Ａ１において、隣り合う各ビットを反転さ
せたデータを書き込む。次に、手順Ａ２において、同じ
アドレスから読み出しを行い、書き込んだデータと比較
する。手順Ａ３において、手順Ａ１で書き込んだデータ
の各ビットを反転させたデータを書き込む。手順Ａ４に
おいて、手順Ａ２同様、同じアドレスからデータを読み
出し、書き込んだデータと比較する。以上の手順を踏む
ことにより、”ｈｉｇｈ”，”ｌｏｗ”両状態における
各ビットの状態と隣接ビットとの関係を確認できるた
め、図７（ａ）において例示した”ｌｏｗ固定”，”ｈ
ｉｇｈ固定”，”ｓｈｏｒｔ”といった各種トラブルの
有無、および位置を特定することができる。ここで、こ
の時点ではまだアドレスバスのテストは行われていない
ので、任意のアドレス設定における実際のアドレスは保
証されないが、データの書き込みと読み込みにおけるア
ドレス設定を同じにしているので、データバスの実装確
認に用いているアドレスは確定しており、データバスの
実装確認は保証されることになる。

【００１１】図８（ａ）は、１６ビットメモリ装置にお
けるアドレスバス不具合時の概念図，図８（ｂ）は、１
６ビットメモリ装置におけるアドレスバス実装確認手順
を示す図である。図８（ａ）はアドレスバスの起こしう
るトラブルについて例示している。各種トラブルはデー
タバスと同様である。

【００１２】図８（ｂ）はアドレスバスの実装確認手順
を示す。なお、アドレスバスの実装確認に先立ちデータ
バスの実装確認が済んでいることを前提とする。まず、
手順Ｂ１において、全ビットについて”１”であるビッ
トが１つずつ存在する全部で１６のアドレスに対してそ
れぞれ個別のデータを書き込む。次に、手順Ｂ２におい
て書き込みを行った全アドレスからデータを読み出し、
書き込んだデータと比較する。最後に、以上の手順にて
読み出したデータと書き込んだデータの一致を確認す
る。これで、データが一致しなかったアドレスデータ
の”１”であるアドレスのビットに不具合があることが
わかる。以上のように、図８（ａ）において例示した各
種不具合の有無と位置を特定することができる。

【００１３】しかしながら、上記従来の実装確認方法で
は、アドレスバスの実装確認に、アドレスバスのビット
の数だけアクセスする必要があるため、実装確認に非常
に時間がかかり、多量の装置に対するテストにおいて実
用が非常に困難であった。

【００１４】

【発明が解決しようとする課題】本発明は上記従来の問
題点を解決するもので、バウンダリスキャン等が効果的
に使用できないような比較的小規模な半導体装置であっ
ても、高速で容易に基板への実装確認を行うことのでき
る実装確認回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】この目的を達成するため
に本発明の請求項１記載の基板への実装確認回路は、基
板に実装される半導体装置が備える回路であって、半導
体装置のデータ入力信号と半導体装置のアドレス入力信
号を排他的論理和演算する排他的論理和手段と、半導体
装置のデータ出力信号と前記排他的論理和手段の出力値
のうちどちらか一方を選択して出力する第１の選択手段
とを有する。

【００１６】この構成により、実装が確認されたデータ
端子の入力値と同じ値のアドレス入力信号を入力するこ
とによりアドレス端子の実装の確認を行うことができ
る。本発明の請求項２記載の基板への実装確認回路は、
基板に実装される半導体装置が備える回路であって、半
導体装置のデータ入力信号の値を反転させる反転手段
と、前記データ入力信号と前記反転手段の出力値のうち
どちらか一方を選択して出力する第二の選択手段とを有
する。

【００１７】この構成により、データ入力信号と第二の
選択手段により選択された反転手段の出力値を比較する
ことによりデータ端子の実装の確認を行うことができ
る。本発明の請求項３記載の基板への実装確認回路は、
請求項１記載の基板への実装確認回路において、前記デ
ータ入力信号の値を反転させる反転手段と、前記データ
入力信号と前記反転手段の出力値のうちどちらか一方を
選択して出力する第二の選択手段とを有する。

【００１８】以上により、本発明の基板への実装確認回
路は、高速で容易に半導体装置の基板への実装確認を行
うことができる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の基板
への実装確認回路の構成図である。ここでは簡単のため
３ビットディジタル回路として図示している。１はデジ
タル回路を制御する中央処理装置と主記憶装置およびア
ドレスバスとデータバスを持つバスインターフェースか
ら成る制御部である。２は制御部１のバスインターフェ
ースから各種半導体装置へ接続される３ビットのアドレ
スバス、３は制御部１のバスインターフェースから各種
半導体装置へ接続される３ビットのデータバスである。
４はアドレスバス２、データバス３を介して制御部１に
接続される半導体装置の本体である。また、本発明にお
ける実装確認回路も半導体装置４に内臓されている。５
は前記アドレスバス２、データバス３の信号を反転出
力、保持、排他的論理和出力する機能を持つ実装確認セ
ルである。また、９，１０は実装確認セル５の状態を切
り替えるためのセレクトピンである。

【００２０】図２（ａ）は実装確認セルの構成図であ
り、図２（ｂ）は実装確認セルの真理値表である。図２
において、６は制御部から入力されるアドレスのアドレ
スピンである。７は制御部から入力されるデータバスの
外部データピンである。８は外部データピン７から半導
体装置へ出力される内部データピンである。１１，１
２，１５は実装確認セル内部の素子の一つでバッファ回
路である。1３は実装確認セル内部の素子の一つで排他
的論理和回路である。１４は実装確認セル内部の素子の
一つでインバータ回路である。１６，１７は実装確認セ
ル内部の素子の一つで選択回路である。１８，１９は実
装確認セル内部の素子の一つで入力値を保持するレジス
タであり、それぞれレジスタ１８はアドレスピン６の値
を保持し、レジスタ１９は外部データピン７の値を保持
する。

【００２１】ここで、図３（ａ）は一般的な選択回路の
構成図、図３（ｂ）はその一般的な選択回路の真理値表
を示す。以上のように構成された本実施の形態の基板へ
の実装確認回路におけるデータバスの実装確認、および
アドレスバスの実装確認について、その動作を図を用い
て説明する。

【００２２】図４（ａ）は本発明の実施の形態における
実装確認セルのデータバスの内部動作を示す図、図４
（ｂ）は本発明の実施の形態における実装確認セルのデ
ータバスの不具合時の概念図、図４（ｃ）は本発明の実
施の形態における実装確認セルのデータバスの実装確認
手段を示す図である。

【００２３】図４（ｂ）はデータバスの起こしうるトラ
ブルについて例示している。ｌｏｗ固定（ｂｉｔ１０）
とは、半田がグランドと接触してしまい信号が送られて
も電圧が上がらない状態であり、ｈｉｇｈ固定（ｂｉｔ
６）はその逆であり、半田が電源と接触してしまい”ｌ
ｏｗ”の信号が送られたとしても電圧が下がらない状態
である。ｓｈｏｒｔ（ｂｉｔ１，２）は隣り合うビット
が半田により接触してしまうことである。

【００２４】図４（ａ）は１ピンごとの内部動作を示し
ている。まず、データバスのテストモードに入るにはセ
レクトピン９に”ｌｏｗ”、セレクトピン１０に”ｈｉ
ｇｈ”を入力する必要がある。この時、書き込みを行う
と、書き込み先アドレスにかかわらず外部データピン７
から入力された値がレジスタ１９へ保持される。次に、
読み出しを行うと、レジスタ１９の値がインバータ回路
１４により反転されて選択回路１６へ入力される。この
時、選択回路１６につながるセレクトピン１０には”ｈ
ｉｇｈ”が入力されているのでインバータ回路１４から
の入力が選択回路１６の出力として選択回路１７へ入力
される。次に、選択回路１７につながるセレクトピン９
には”ｌｏｗ”が入力されているので、選択回路１６の
出力が選択回路１７の出力として外部データピン７へ出
力される。つまり、テストモード時には、インバータ回
路１４で反転された入力値が外部データピン７から読み
出される。以上の動作が各ビットにおいて並列に行われ
る。

【００２５】図４（ｃ）はデータバスの実装確認手順を
示す。まず、手順Ｃ１において、半導体装置の任意のア
ドレスに”０１０１０１０１０１０１０１０１”のデー
タを書き込む。この時、書き込まれた値はレジスタ１９
に保持される。手順Ｃ２における読み出しでは、レジス
タ１９の値がビット反転して読み出されるので、”１０
１０１０１０１０１０１０１０”が読み出されるはずで
あるが、不具合のあるビットが存在した場合は出力値
が”１０１０１０１０１０１０１０１０”にならなくな
り、不具合のあるビットの位置が判明する。つまり、ビ
ット毎に出力すべき値が出力したかどうかを確認するこ
とにより、各ビットの不具合を確認するこおができる。
ここで、入力値と出力値を反転した値にすることによ
り、１度のアクセスで、アドレスピン毎の”ｈｉｇｈ固
定”，”ｌｏｗ固定”両状態の不具合の確認を行うこと
ができる。

【００２６】図５（ａ）は本発明の実施の形態における
実装確認セルのアドレスバスの内部動作を示す図、図５
（ｂ）は本発明の実施の形態における実装確認セルのア
ドレスバスの不具合時の概念図、図５（ｃ）は本発明の
実施の形態における実装確認セルのアドレスバスの実装
確認手段を示す図である。

【００２７】図５（ｂ）はデータバスの起こしうるトラ
ブルについて例示している。各種トラブルはデータバス
と同様である。図５（ａ）は１ピンごとの内部動作を示
している。

【００２８】まず、アドレスバスのテストモードに入る
にはセレクトピン９に”ｈｉｇｈ”を入力しておく必要
がある。セレクトピン１０の状態は問わない。次に、隣
り合う各ビットが反転するような値となるアドレスに、
アドレスと同じ値のデータを書き込む。この時、アドレ
スピン６から入力された値がレジスタ１８に保持され、
外部データピン７から入力された値がレジスタ１９に保
持される。更に、レジスタ１８とレジスタ１９の値が排
他的論理和回路１３へ入力され、その結果が選択回路１
７へ入力される。同じアドレスから読み出しを行うと、
選択回路１７につながるセレクトピン９には”ｈｉｇ
ｈ”が入力されているので、排他的論理和回路１３の出
力が選択回路１７の出力として外部データピン７へ出力
される。

【００２９】図５（ｃ）はアドレスバスの確認手順を示
す。手順Ｄ１においてアドレス”０１０１０１０１０１
０１０１０１”に対して同じ値のデータ”０１０１０１
０１０１０１０１０１”を書き込むと、レジスタ１８と
レジスタ１９にそれぞれアドレス値とデータ値が記憶さ
れる。手順Ｄ２においてアドレス”０１０１０１０１０
１０１０１０１”からデータを読み出すと、レジスタ１
８とレジスタ１９に記憶された値がＥＸＯＲ回路１３に
より排他的論理和されて読み出される。ここで読み出さ
れたデータに”ｈｉｇｈ”であるビットが存在すれば、
アドレスバスから入力された値とデータバスから入力さ
れた値に相違があることを示す。アドレスバステストは
データバステストが終了していることを前提としている
ため、ここでの相違はアドレスバスのトラブルを示して
いる。手順Ｄ３、手順Ｄ４は、手順Ｄ１、手順Ｄ２に対
してビット反転したアドレスについて行う。この手順Ｄ
１、Ｄ２、Ｄ３、Ｄ４をすべて行って初めてテストが完
了する。このようにして読み出された値が”ｈｉｇｈ”
となるビットの位置にｌｏｗ固定、ｈｉｇｈ固定、ｓｈ
ｏｒｔ等のトラブルが存在することがわかる。

【００３０】以上のように本実施の形態によれば、バウ
ンダリスキャンのような大掛かりなインターフェースを
必要とせず、簡単なテスト用回路を付加することによ
り、半導体装置内部の全てのビット毎にアクセスするこ
となく実装確認ができるようになるため、高速かつ容易
に実装確認を行うことができる。

【００３１】また、メモリ装置だけでなく、その他の多
くのレジスタを持たない半導体装置に対しても同様に高
速かつ容易に実装確認を行うことができる。さらに、上
記形態だけでなく、例えばアドレスバスの入力値をその
ままデータバスに出力する形態にして実装確認を行え
ば、アクセス回数が増加する代わりに本発明における実
装確認回路の規模を小さくすることも可能である。

【００３２】

【発明の効果】本発明の基板への実装確認回路により、
外部データピンから入力したデータをインバータ回路で
反転して出力し、入力値と出力値の一致を確認してデー
タピンの基板への実装確認を行い、その後、アドレスピ
ンと外部データピンから同じ値を入力して両値を排他的
論理和して出力した値によりアドレスピンの基板への実
装確認を行う。以上のような構成の実装確認回路を半導
体装置に付加することにより、半導体装置の高速で容易
な基板への実装確認を行うことができる。

【図面の簡単な説明】

【図１】本発明の基板への実装確認手段を有する半導体
装置の構成図

【図２】（ａ）本発明の実施の形態における実装確認セ
ルの構成図 （ｂ）本発明の実施の形態における実装確認セルの真理
値表

【図３】一般的な選択回路の構成図

【図４】（ａ）本発明の実施の形態における実装確認セ
ルのデータバスの内部動作を示す図 （ｂ）本発明の実施の形態における実装確認セルのデー
タバスの不具合時の概念図 （ｃ）本発明の実施の形態における実装確認セルのデー
タバスの実装確認手順を示す図

【図５】（ａ）本発明の実施の形態における実装確認セ
ルのアドレスバスの内部動作を示す図 （ｂ）本発明の実施の形態における実装確認セルのアド
レスバスの不具合時の概念図 （ｃ）本発明の実施の形態における実装確認セルのアド
レスバスの実装確認手順を示す図

【図６】従来の半導体装置を搭載したデジタル回路の構
成図

【図７】（ａ）１６ビットメモリ装置におけるデータバ
ス不具合時の概念図 （ｂ）１６ビットメモリ装置におけるデータバス実装確
認手順を示す図

【図８】（ａ）１６ビットメモリ装置におけるアドレス
バス不具合時の概念図 （ｂ）１６ビットメモリ装置におけるアドレスバス実装
確認手順を示す図

【符号の説明】

１ 制御部 ２ アドレスバス ３ データバス ４ 半導体装置 ５ 実装確認セル ６ アドレスピン ７ 外部データピン ８ 内部データピン ９ セレクトピン １０ セレクトピン １１ バッファ回路 １２ バッファ回路 １３ 排他的論理和回路 １４ インバータ回路 １５ バッファ回路 １６ 選択回路 １７ 選択回路 １８ レジスタ １９ レジスタ ２０ デジタル回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】基板に実装される半導体装置が備える回路
   であって、 半導体装置のデータ入力信号と半導体装置のアドレス入
   力信号を排他的論理和演算する排他的論理和手段と、 半導体装置のデータ出力信号と前記排他的論理和手段の
   出力値のうちどちらか一方を選択して出力する第１の選
   択手段とを有する基板への実装確認回路。
2. 【請求項２】基板に実装される半導体装置が備える回路
   であって、 半導体装置のデータ入力信号の値を反転させる反転手段
   と、 前記データ入力信号と前記反転手段の出力値のうちどち
   らか一方を選択して出力する第二の選択手段とを有する
   基板への実装確認回路。
3. 【請求項３】前記データ入力信号の値を反転させる反転
   手段と、 前記データ入力信号と前記反転手段の出力値のうちどち
   らか一方を選択して出力する第二の選択手段とを有する
   請求項１記載の基板への実装確認回路。