CN112992229A - 存储器装置以及该存储器装置的操作方法 - Google Patents

存储器装置以及该存储器装置的操作方法 Download PDF

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Abstract

提供一种存储器装置以及该存储器装置的操作方法。该存储器装置包括：多个存储器串，所述多个存储器串连接在位线和源极线之间，所述多个存储器串连接到设置在位线和源极线之间的第一选择线、多条字线和第二选择线；外围电路，其用于对包括在存储器串当中的所选存储器串中的所选存储器单元进行编程；以及控制逻辑，其用于控制外围电路对所选存储器单元进行编程。控制逻辑控制外围电路在编程电压被施加到与所选存储器单元连接的所选字线之前，将正电压施加到与未选存储器串连接的位线和源极线，并且在不同的时间对字线以及第一选择线和第二选择线进行放电。

Description

存储器装置以及该存储器装置的操作方法
技术领域
本公开总体上涉及存储器装置以及该存储器装置的操作方法，更具体地，涉及一种具有三维结构的存储器装置。
背景技术
存储器装置可存储数据或输出所存储的数据。例如，存储器装置可被配置为当供电中断时所存储的数据消失的易失性存储器装置，或者被配置为即使当供电中断时也保持所存储的数据的非易失性存储器装置。存储器装置可包括：存储器单元阵列，其被配置为存储数据；外围电路，其被配置为执行诸如编程操作、读操作和擦除操作的各种操作；以及控制逻辑，其被配置为控制外围电路。
非易失性存储器装置可按照存储器单元平行于基板布置的二维(2D)结构或存储器单元在垂直方向上从基板层叠的三维(3D)结构来实现。
发明内容
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：多个存储器串，所述多个存储器串连接在位线和源极线之间，所述多个存储器串连接到设置在位线和源极线之间的第一选择线、多条字线和第二选择线；外围电路，其被配置为对包括在所述多个存储器串当中的所选存储器串中的所选存储器单元进行编程；以及控制逻辑，其被配置为控制外围电路对所选存储器单元进行编程，其中，控制逻辑控制外围电路在编程电压被施加到与所选存储器单元连接的所选字线之前，将正电压施加到与未选存储器串连接的位线和源极线，并且在不同的时间对字线以及第一选择线和第二选择线进行放电。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：将作为正电压的位线电压施加到与未选存储器串连接的位线，并且将作为正电压的源极线电压施加到源极线；在位线电压和源极线电压被施加到位线和源极线的状态下，对未选字线和所选字线进行放电；当未选字线和所选字线被放电时，对与位线相邻的第一选择线和与源极线相邻的第二选择线进行放电；以及通过将编程电压施加到所选字线来对连接到所选存储器串的存储器单元进行编程。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：在对连接到所选存储器串的存储器单元进行编程之前，将作为正电压的位线电压施加到与未选存储器串连接的位线，并且将作为正电压的源极线电压施加到源极线以维持未选存储器串的沟道的电压；在正电压被施加到第一选择线和第二选择线的状态下对字线进行放电，以防止未选存储器串的沟道的电压减小；当字线被放电时，对第一选择线和第二选择线进行放电；以及在正电压被施加到与未选存储器串连接的位线的状态下对连接到所选存储器串的存储器单元进行编程。
附图说明
现在将在下文参照附图描述实施方式的示例；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储器系统的图。
图2是示出图1所示的存储块的实施方式的电路图。
图3是示出图1所示的存储块的另一实施方式的电路图。
图4是示出未选存储器串中可能出现的编程扰动的图。
图5是示出根据本公开的实施方式的编程操作的流程图。
图6是示出图5所示的编程操作的图。
图7是示出图5所示的验证操作的图。
图8是示出图5所示的设置编程操作电压的操作的图。
图9、图10、图11、图12、图13和图14是示出用于描述在验证操作、设置编程操作电压的操作和编程操作中施加到线的电压的实施方式的图。
图15是示出包括图1所示的存储器装置的存储器系统的实施方式的图。
图16是示出包括图1所示的存储器装置的存储器系统的另一实施方式的图。
具体实施方式
图1是示出根据本公开的实施方式的存储器系统的图。
参照图1，存储器装置1100可包括：存储器单元阵列100，其被配置为存储数据；外围电路200，其被配置为执行编程操作、读操作、擦除操作等；以及控制逻辑300，其被配置为控制外围电路200。控制逻辑300可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑300可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列100可包括多个存储块MB1至MBk(k是正整数)。存储块MB1至MBk可按三维结构配置。例如，具有三维结构的存储块可包括在垂直方向上从基板层叠的存储器单元。存储块MB1至MBk可按相同的结构配置，并且通过位线BL和局部线LL连接到外围电路200。
外围电路200可响应于从控制逻辑300输出的控制信号OP_SIG和PBSIG以及地址PADD和CADD而执行编程操作、读操作、擦除操作等。为了执行这些操作，外围电路200可包括电压发生器210、行解码器220、页缓冲器组230、列解码器240和输入/输出电路250。
电压发生器210可响应于操作信号OP_SIG而生成各种操作电压，并且通过全局线GL将所生成的操作电压发送到行解码器220。例如，电压发生器210可生成验证电压、验证通过电压、漏极电压、源极电压、源极线电压、位线电压、编程电压、编程通过电压、位线低电压、漏极低电压和源极低电压。另外，电压发生器210可将所选线连接到接地电压，以将所选线的电压降低至0V或作为接近0V的正电压的低电压。此外，电压发生器210可生成存储器装置1100中使用的各种电压(例如，擦除电压和擦除通过电压)。
行解码器220可根据行地址RADD来选择存储块，并且通过局部线LL将施加到全局线GL的操作电压发送到所选存储块。
页缓冲器组230可通过位线BL连接到存储块MB1至MBk，并且包括分别连接到位线BL的多个页缓冲器PB1至PBn。页缓冲器组230可响应于页控制信号PBSIG而控制位线BL的电压或感测位线BL的电压或电流。
列解码器240可输出列选择信号CS，使得页缓冲器组230和输入/输出电路250可响应于列地址CADD而彼此交换数据。例如，当输入/输出电路250将数据加载到数据线DL时，列解码器240可通过依次输出列选择信号CS来控制页缓冲器组230，使得加载到数据线DL的数据依次输入到页缓冲器PB1至PBn。另外，列解码器240可输出列选择信号CS以将存储在页缓冲器PB1至PBk中的数据依次发送到输入/输出电路250。
输入/输出电路250可从控制器(图15所示的1200)接收命令CMD、地址ADD和数据DATA，将命令CMD和地址ADD发送到控制逻辑300，并通过数据线DL将数据DATA发送到页缓冲器组230。另外，输入/输出电路250可将通过数据线DL接收的数据DATA输出到控制器1200。
另外，外围电路200还可包括电流感测电路(未示出)，电流感测电路被配置为在验证操作中根据失败比特的数量来输出通过信号或失败信号。
控制逻辑300可响应于命令CMD和地址ADD而控制外围电路200。例如，控制逻辑300可响应于命令CMD而输出操作信号OP_SIG和页控制信号PBSIG，并且响应于地址ADD而输出行地址RADD和列地址CADD。
图2是示出图1所示的存储块的实施方式的电路图。
参照图2，存储块MBk可包括连接在位线BL1至BLm与源极线SL之间的多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可沿着+Z方向延伸。+Z方向可以是存储器单元MC层叠的方向，并且可以是垂直于基板的方向。这里，m是2或更大的整数。
存储器串MS11至MS1m和MS21至MS2m中的每一个可包括串联连接的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。
包括在一个存储器串(MS11至MS1m和MS21至MS2m中的任一个)中的源极选择晶体管SST可串联连接在存储器单元MC与源极线SL之间。源极选择晶体管SST的栅电极连接到源极选择线SSL。另外，位于相同水平处的源极选择晶体管SST可连接到同一源极选择线SSL。
包括在一个存储器串(MS11至MS1m和MS21至MS2m中的任一个)中的存储器单元MC可串联连接在至少一个源极选择晶体管SST与至少一个漏极选择晶体管DST之间。存储器单元MC的栅电极连接到字线WL。驱动所需的操作电压(编程电压、通过电压、读电压等)可被施加到各条字线WL。另外，位于相同水平处的存储器单元可连接到同一字线WL。
包括在一个存储器串(MS11至MS1m和MS21至MS2m中的任一个)中的漏极选择晶体管DST可串联连接在位线BL1至BLm与存储器单元MC之间。漏极选择晶体管DST的栅电极连接到漏极选择线DSL。存储器串MS11至MS1m和MS21至MS2m的漏极选择晶体管DST当中的位于相同水平处的布置在同一行(+X方向)上的漏极选择晶体管DST可连接到同一漏极选择线DSL。另外，布置在不同行(+X方向)上的漏极选择晶体管DST可连接到不同漏极选择线DSL。
图3是示出图1所示的存储块的另一实施方式的电路图。
参照图3，存储块MBk可包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可包括串联连接的至少一个源极选择晶体管SST、多个存储器单元MC、至少一个管式晶体管PT、多个存储器单元MC和至少一个漏极选择晶体管DST。存储器串MS11至MS1m和MS21至MS2m中的每一个可布置成“U”形状。
管式晶体管PT可将漏极侧存储器单元MC和源极侧存储器单元MC连接。另外，存储器串MS11至MS1m和MS21至MS2m中的每一个的管式晶体管PT的栅极可连接到管线PL。
存储器串MS11至MS1m和MS21至MS2m的除了上述组件之外的其它组件与参照图2描述的组件相似，因此，将省略重复描述。
图4是示出未选存储器串中可能出现的编程扰动的图。
参照图4，包括在未选存储器串中的存储器单元将被编程禁止。然而，当未选沟道层的电压Unsel.CH由于各种原因而减小至低于编程禁止沟道电压Vch的沟道低电压Vch_L时，可能发生要编程禁止的存储器单元被编程的扰动。因为未选沟道层的电压Unsel.CH与施加到所选字线的编程电压之间的差异由于未选沟道层的电压Unsel.CH减小至沟道低电压Vch_L而变小，所以可发生该扰动。
在此实施方式中，为了防止未选存储器串的沟道电压Vch减小的现象，可在设定编程操作电压的过程中调节分别施加到线的电压。
图5是示出根据本公开的实施方式的编程操作的流程图。
参照图5，控制逻辑(图1所示的300)可响应于编程命令而控制外围电路(图1所示的200)执行以下操作。
当编程操作开始时，可执行设置编程操作电压的操作S61。在设置编程操作电压的操作S61中，电压发生器(图1所示的210)可生成编程操作中要使用的电压，可在执行编程操作S62之前通过将电压施加到与所选存储器串和未选存储器串连接的一些线来进行用于执行编程操作S62的准备。页缓冲器组(图1所示的230)可对所有位线进行预充电。例如，正电压可被施加到位线和源极线，并且未选字线Unsel.WL和所选字线Sel可被放电。字线WL可被放电。未选漏极选择线和未选源极线可被放电，并且不同电压可分别施加到所选位线和未选位线。
可执行使用设置的编程操作电压的编程操作S62。可通过选择性地将编程允许电压或编程禁止电压施加到位线，将编程电压施加到所选字线，并且将编程通过电压施加到未选字线来执行编程操作。编程允许电压可为0V。另选地，编程允许电压可以是与编程电压的电压差足够大以允许电子注入到捕获层中的电压。编程禁止电压可被设定为高于0V的正电压。例如，编程禁止电压可以是与编程电压的电压差足够小以允许电子不注入到捕获层中的电压。编程电压可被设定为沟道层的电子可被注入到捕获层中的正电压。编程通过电压可被设定为可使连接到未选字线的所有存储器单元导通的电平。
在编程电压被施加到所选字线达特定持续时间之后，可执行设置验证操作电压的操作S63。在设置验证操作电压的操作S63中，电压发生器(图1所示的210)可生成验证操作中要使用的电压。
可执行使用设置的验证操作电压的验证操作S64。可通过对所有位线或所选位线进行预充电，将验证电压施加到所选字线，并且将验证通过电压施加到未选字线来执行验证操作。
当验证操作S64结束时，可执行检查验证操作结果的操作S65。例如，当所选存储器单元的阈值电压全部增大至目标电压时，验证操作结果变为通过(PASS)。当存在阈值电压未增大至目标电压的存储器单元时，验证操作结果变为失败(FAIL)。当验证操作结果指示失败(FAIL)时，可重复操作S61至S65，直至验证操作结果指示所选存储器单元的阈值电压全部增大至目标电压PASS。
图6是示出图5所示的编程操作的图。
参照图6，在编程操作S62中，存储器串可被划分成编程有数据的所选存储器串Sel.MS和未编程数据的未选存储器串Usel.MS。包括在所选存储器串Sel.MS中的存储器单元当中的连接到所选字线Sel.WL的存储器单元将被编程，因此，0V可施加到所选存储器串Sel.MS的位线BL。包括在未选存储器串Unsel.MS中的存储器单元当中的连接到所选字线Sel.WL的存储器单元将被编程禁止，因此，作为正电压的位线电压Vbl可施加到未选存储器串Unsel.MS的位线BL。
用于使漏极选择晶体管导通的漏极电压Vdsl可施加到与所选存储器串Sel.MS连接的所选漏极选择线DSL，并且用于使漏极选择晶体管截止或非常弱地导通的0V或漏极低电压Vdsl_L可施加到与未选存储器串Unsel.MS连接的未选漏极选择线DSL。漏极低电压Vdsl_L可以是低于漏极选择晶体管完全导通的漏极电压Vdsl的正电压。
用于使源极选择晶体管截止或非常弱地导通的0V或源极低电压Vssl_L可施加到与所选存储器串Sel.MS连接的所选源极选择线SSL。源极低电压Vssl_L可以是低于源极选择晶体管完全导通的源极电压Vssl的正电压。
编程通过电压Vpass_p可施加到未选字线Unsel.WL，并且编程电压Vpgm可施加到所选字线Sel.WL。编程通过电压Vpass_p可具有可使连接到未选字线Unsel.WL的所有存储器单元导通的正电压电平。
当编程通过电压Vpass_p和编程电压Vpgm施加到未选字线Unsel.WL和所选字线Sel.WL时，未选存储器串Unsel.MS中发生沟道提升，因此，沟道层的沟道电压可增加。
为了防止未选存储器串Unsel.MS的沟道电压由于诸如泄漏的原因而减小，具有正电压电平的源极线电压Vsl可施加到源极线SL。
图7是示出图5所示的验证操作的图。
参照图7，在验证操作S64中，具有正电压电平的位线电压Vbl可施加到与所选存储器串Sel.MS和未选存储器串Unsel.MS连接的位线BL，并且具有正电压电平的源极线电压Vsl可施加到源极线SL。
漏极电压Vdsl可施加到漏极选择线DSL，并且源极电压Vssl可施加到源极选择线SSL。
验证通过电压Vpass_v可施加到未选字线Unsel.WL，并且验证电压Vvf可施加到所选字线Sel.WL。验证通过电压Vpass_v可具有可使连接到未选字线Unsel.WL的所有存储器单元导通的正电压电平。
如图6和图7中描述的，编程操作S62和验证操作S64中的所选存储器串Sel.MS和未选存储器串Unsel.MS的电状态彼此不同。具体地，当在编程操作S62开始之前多条线同时放电时，未选存储器串Unsel.MS的沟道层的电位可能由于耦合而降低。在这种状态下，当执行编程操作S62时，未选存储器串Unsel.MS的沟道电压可能没有充分增加，因此，未选存储器单元中可能发生扰动。
因此，在这些实施方式中，可调节在设置编程操作电压的操作S61中施加到一些线的电压以防止发生扰动。
图8是示出图5所示的设置编程操作电压的操作的图。图8示出将电压施加到未选存储器串Unsel.MS的方法。
参照图8，控制逻辑(图1所示的300)可控制外围电路(图1所示的200)如下执行设置编程操作电压的操作。
在执行编程操作S62之前，可执行将具有正电压电平的电压施加到未选存储器串Unsel.MS的步骤S91，以增加未选存储器串Unsel.MS的沟道电压。
具有正电压电平的源极线电压Vsl可施加到源极线，并且具有正电压电平的位线电压Vbl可施加到位线。源极线电压Vsl可以是低于位线电压Vbl的正电压。具有正电压电平的漏极电压Vdsl可施加到与未选存储器串连接的未选漏极选择线，并且具有正电压电平的源极电压Vssl可施加到未选源极选择线。验证通过电压Vpass_v可施加到未选字线，并且验证电压Vvf可施加到所选字线。
随后，可依次执行对所选字线Sel.WL和未选字线Unsel.WL进行放电的步骤S92以及对未选漏极选择线Unsel.DSL和未选源极选择线Unsel.SSL进行放电的步骤S93。
随后，可执行设置位线BL的电位的步骤S94。例如，可根据输入以执行编程操作的数据将编程允许电压或编程禁止电压施加到位线BL。
步骤S91至S94对应于在执行编程操作时执行的设置编程操作电压的操作。在第一次开始编程操作时设置编程操作电压的操作中，可省略步骤S91中施加验证通过电压Vpass_v和验证电压Vvf的操作，因此，步骤S92也可省略。
图9至图14是示出用于描述在验证操作、设置编程操作电压的操作和编程操作中施加到线的电压的实施方式的图。
参照图9，在验证操作S64中，具有正电压电平的源极线电压Vsl可施加到源极线，并且具有正电压电平的位线电压Vbl可施加到位线BL。源极线电压Vsl与位线电压Vbl之间要存在电压差以执行验证操作，因此，源极线电压Vsl和位线电压Vbl被设定为不同的电平。例如，源极线电压Vsl可被设定为低于位线电压Vbl的正电压。
验证通过电压Vpass_v可施加到未选字线Unsel.WL，并且验证电压Vvf可施加到所选字线Sel.WL。验证通过电压Vpass_v可被设定为可使连接到未选字线Usel.WL的所有存储器单元导通的正电压，并且验证电压Vvf可根据编程操作的目标电平而不同地设定。
漏极电压Vdsl可施加到未选漏极选择线Unsel.DSL，并且源极电压Vssl可施加到未选源极选择线Unsel.SSL。漏极电压Vdsl和源极电压Vssl可被设定为可使未选漏极选择晶体管和未选源极选择晶体管导通的正电压。
未选存储器串Unsel.MS的沟道电压Vch可通过施加到位线BL和源极线SL的位线电压Vbl和源极线电压Vsl而增加至正电压电平。
当验证操作S64完成时，可执行检查验证操作结果的操作(图5所示的S65)。当验证操作结果指示失败FAIL时，可执行设置编程操作电压的操作S61。
设置编程操作电压的操作S61可包括放电步骤DS和位线设置步骤BS。为了将新电压施加到线，可在放电步骤DS中对对应线进行放电。
在放电步骤DS中，可在维持施加到源极线SL和位线BL的电压Vsl和Vbl的状态下对未选字线Unsel.WL和所选字线Sel.WL进行放电(101)。在对未选字线Unsel.WL和所选字线Sel.WL进行放电时(101)，将漏极电压Vdsl和源极电压Vssl连续地施加到未选漏极选择线Unsel.DSL和未选源极选择线Unsel.SSL(102)。即，当字线Unsel.WL和Sel.WL以及未选选择线Unsel.DSL和Unsel.SSL同时放电时，未选存储器串Unsel.MS的沟道电压Vch可能由于耦合而减小，因此，未选选择线Unsel.DSL和Unsel.SSL不与字线Unsel.WL和Sel.WL同时放电，以防止沟道电压Vch减小。
当字线Unsel.WL和Sel.WL全部被放电时，对未选选择线Unsel.DSL和Unsel.SSL进行放电(103)。未选选择线Unsel.DSL和Unsel.SSL可被放电至0V，或者降低至略高于0V的漏极低电压Vdsl_L或源极低电压Vssl_L。
当字线Unsel.WL和Sel.WL以及未选选择线Unsel.DSL和Unsel.SSL全部被放电时，可执行位线设置步骤BS。
在位线设置步骤BS中，可根据输入以执行编程操作的数据来对位线BL施加编程允许电压或编程禁止电压。图9示出施加到未选存储器串Unsel.MS的电压，因此，具有与编程禁止电压对应的正电压电平的位线电压Vbl或位线低电压Vbl_L可施加到位线BL。位线低电压Vbl_L可被设定为低于位线电压Vbl的正电压。即，在编程操作S62中，未选存储器串Unsel.MS的沟道电压Vch由于沟道提升而增加，因此，可施加低于验证操作S64中使用的位线电压Vbl的位线低电压Vbl_L。
当设置了位线BL的电压时，可执行编程操作S62。
在执行编程操作S62时，位线电压Vbl或位线低电压Vbl_L被连续地施加到与未选存储器串Unsel.MS连接的位线BL，并且源极线电压Vsl被连续地施加到源极线SL。编程通过电压Vpass_v被施加到未选字线Unsel.WL，并且编程电压Vpgm被施加到所选字线Sel.WL。编程通过电压Vpass_v可被设定为低于编程电压Vpgm的正电压。
通过将0V的电压施加到未选漏极选择线Unsel.DSL和未选源极选择线Unsel.SSL，未选漏极选择晶体管和未选源极选择晶体管可截止。当未选漏极选择晶体管和未选源极选择晶体管截止时，未选存储器串Unsel.MS的沟道层被浮置，因此，沟道电压Vch可由于沟道提升而增加。另选地，通过将具有正电压电平的漏极低电压Vdsl_L和源极低电压Vssl_L施加到未选漏极选择线Unsel.DSL和未选源极选择线Unsel.SSL，漏极选择晶体管和源极选择晶体管可弱导通。这是可选择性地执行的调节沟道电压Vch的方法。
在图10所示的实施方式中，放电步骤DS可使用图9中描述的实施方式以外的方法来执行。除了放电步骤DS之外的其它步骤可与图9中描述的步骤相同地执行。
参照图10，当在放电步骤DS中所有字线Unsel.WL和Sel.WL均被放电时，可在恒定延迟时间Td之后对未选选择线Unsel.DSL和Unsel.SSL进行放电(104)。未选选择线Unsel.DSL和Unsel.SSL可被放电至0V，或者降低至略高于0V的漏极低电压Vdsl_L或源极低电压Vssl_L。当未选选择线Unsel.DSL和Unsel.SSL全部被放电时，可执行位线设置步骤BS。
在图11所示的实施方式中，放电步骤DS可使用图10中描述的实施方式以外的方法来执行。除了放电步骤DS之外的其它步骤可与图10中描述的步骤相同地执行。
参照图11，当在放电步骤DS中所有字线Unsel.WL和Sel.WL均被放电时，未选漏极选择线Unsel.DSL可比未选源极选择线Unsel.SSL早放电。例如，当所有字线Unsel.WL和Sel.WL被完全放电时，未选漏极选择线Unsel.DSL可放电。未选源极选择线Unsel.SSL可在未选漏极选择线Unsel.DSL开始放电之后放电。可在未选漏极选择线Unsel.DSL开始放电之后灵活地改变未选源极选择线Unsel.SSL放电的时间Dt。未选选择线Unsel.DSL和Unsel.SSL可被放电至0V，或者降低至略高于0V的漏极低电压Vdsl_L或源极低电压Vssl_L。当未选选择线Unsel.DSL和Unsel.SSL全部被放电时，可执行位线设置步骤BS。
在图12所示的实施方式中，放电步骤DS可使用图11中描述的实施方式以外的方法来执行。除了放电步骤DS之外的其它步骤可与图11中描述的步骤相同地执行。
参照图12，当在放电步骤DS中所有字线Unsel.WL和Sel.WL均被放电时，未选源极选择线Unsel.SSL可比未选漏极选择线Unsel.DSL早放电。例如，当所有字线Unsel.WL和Sel.WL被完全放电时，可对未选源极选择线Unsel.SSL进行放电。未选漏极选择线Unsel.DSL可在未选源极选择线Unsel.SSL开始放电之后放电。可在未选源极选择线Unsel.SSL开始放电之后灵活地改变未选漏极选择线Unsel.DSL放电的时间Dt。未选源极选择线Unsel.SSL可被放电至0V，或者降低至略高于0V的漏极低电压Vdsl_L或源极低电压Vssl_L。当未选选择线Unsel.DSL和Unsel.SSL全部被放电时，可执行位线设置步骤BS。
在图13所示的实施方式中，放电步骤DS可使用图9中描述的实施方式以外的方法来执行。除了放电步骤DS之外的其它步骤可与图9中描述的步骤相同地执行。
参照图13，可在放电步骤DS中在未选字线Usel.WL的放电操作开始之后开始所选字线Sel.WL的放电操作(101)。可在未选字线Unsel.WL开始放电之后灵活地改变所选字线Sel.WL放电的时间Dt。当所有字线Sel.WL和Unsel.WL均被放电时，可开始未选选择线Unsel.DSL和Unsel.SSL的放电操作(103)。
在图14所示的实施方式中，放电步骤DS可使用图9中描述的实施方式以外的方法来执行。除了放电步骤DS之外的其它步骤可与图9中描述的步骤相同地执行。
参照图14，可在放电步骤DS中在所选字线Sel.WL的放电操作开始之后开始未选字线Unsel.WL的放电操作(101)。可在所选字线Sel.MS开始放电之后灵活地改变未选字线Unsel.WL放电的时间Dt。当所有字线Sel.WL和Unsel.WL均被放电时，可开始未选选择线Unsel.DSL和Unsel.SSL的放电操作(103)。
除了图9至图14中描述的实施方式之外，可在放电步骤DS中不同地改变字线Sel.WL和Unsel.WL以及未选选择线Unsel.DSL和Unsel.SSL的放电时间。
图15是示出包括图1所示的存储器装置的存储器系统的实施方式的图。
参照图15，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作、读操作等)。
编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置，并且可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器3100的一部分，或者可被实现为与处理器3100分离的芯片。
图16是示出包括图1所示的存储器装置的存储器系统的另一实施方式的图。
参照图16，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。
卡接口7100可根据主机60000的协议来对主机60000与控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000连接到主机60000(例如，PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可在微处理器(μP)6100的控制下通过卡接口7100和控制器1200来与存储器装置1100执行数据通信。
根据本公开，抑制了未选存储器单元中可能发生的编程扰动，以使得存储器装置的可靠性可改进。
相关申请的交叉引用
本申请要求2019年12月16日提交于韩国知识产权局的韩国专利申请号10-2019-0168206的优先权，其完整公开通过引用并入本文。

Claims (15)

1.一种存储器装置，该存储器装置包括：
多个存储器串，所述多个存储器串连接在位线和源极线之间，所述多个存储器串连接到设置在所述位线和所述源极线之间的第一选择线、多条字线和第二选择线；
外围电路，该外围电路被配置为对包括在所述多个存储器串当中的所选存储器串中的所选存储器单元进行编程；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路对所述所选存储器单元进行编程，
其中，所述控制逻辑控制所述外围电路：在编程电压被施加到与所述所选存储器单元连接的所选字线之前，将正电压施加到与未选存储器串连接的所述位线和所述源极线，并且在不同的时间对所述字线以及所述第一选择线和所述第二选择线进行放电。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路：
在所述所选存储器单元的验证操作中，维持施加到所述位线和所述源极线的所述正电压；
对所述字线进行放电；并且
当所述字线被放电时，对所述第一选择线和所述第二选择线进行放电。
3.根据权利要求2所述的存储器装置，其中，当所述第一选择线和所述第二选择线被放电时，所述控制逻辑控制所述外围电路将具有正电压的位线电压施加到与所述未选存储器串连接的所述位线。
4.根据权利要求3所述的存储器装置，其中，当所述位线电压被施加到所述位线时，所述外围电路将作为低于所述位线电压的正电压的源极线电压施加到所述源极线。
5.根据权利要求1所述的存储器装置，其中，当所述编程电压被施加到所述所选字线时，所述外围电路将连接到所述未选存储器串的所述第一选择线和所述第二选择线维持在放电状态。
6.根据权利要求1所述的存储器装置，其中，当所述编程电压被施加到所述所选字线时，所述外围电路将编程通过电压施加到除了所述所选字线之外的未选字线。
7.根据权利要求6所述的存储器装置，其中，所述编程通过电压具有使连接到所述未选字线的存储器单元导通的正电压电平。
8.根据权利要求1所述的存储器装置，其中，当第一次开始所述所选存储器单元的编程操作时，所述外围电路省略与所述未选存储器串连接的所述字线以及所述第一选择线和所述第二选择线的放电。
9.一种操作存储器装置的方法，该方法包括以下步骤：
将作为正电压的位线电压施加到与未选存储器串连接的位线，并且将作为正电压的源极线电压施加到源极线；
在所述位线电压和所述源极线电压被施加到所述位线和所述源极线的状态下，对未选字线和所选字线进行放电；
当所述未选字线和所述所选字线被放电时，对与所述位线相邻的第一选择线和与所述源极线相邻的第二选择线进行放电；以及
通过将编程电压施加到所述所选字线来对连接到所选存储器串的存储器单元进行编程。
10.根据权利要求9所述的方法，其中，所述源极线电压具有低于所述位线电压的正电压电平。
11.根据权利要求9所述的方法，该方法还包括以下步骤：在所述位线电压和所述源极线电压被施加到所述位线和所述源极线之前，对连接到所述所选存储器串的所述存储器单元进行验证。
12.根据权利要求11所述的方法，其中，在对所述存储器单元进行验证的步骤中，
验证通过电压被施加到所述未选字线，
验证电压被施加到所述所选字线，并且
用于使选择晶体管导通的电压被施加到所述第一选择线和所述第二选择线。
13.根据权利要求9所述的方法，其中，在对所述存储器单元进行编程之前，编程允许电压被施加到与所述所选存储器串连接的位线，并且维持施加到与所述未选存储器串连接的位线的所述位线电压。
14.一种操作存储器装置的方法，该方法包括以下步骤：
在对连接到所选存储器串的存储器单元进行编程之前，将作为正电压的位线电压施加到与未选存储器串连接的位线，并且将作为正电压的源极线电压施加到源极线以维持所述未选存储器串的沟道的电压；
在正电压被施加到第一选择线和第二选择线的状态下对字线进行放电，以防止所述未选存储器串的所述沟道的电压减小；
当所述字线被放电时，对所述第一选择线和所述第二选择线进行放电；以及
在所述正电压被施加到与所述未选存储器串连接的所述位线的状态下，对连接到所述所选存储器串的所述存储器单元进行编程。
15.根据权利要求14所述的方法，其中，在对所述字线进行放电以及对所述第一选择线和所述第二选择线进行放电的步骤中，所述位线电压被连续地施加到所述位线。
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