KR20140028714A

KR20140028714A - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20140028714A
Application number: KR20120095644A
Authority: KR
Inventors: 심정운; 정성재; 김진구; 이동환; 김승원; 이수민
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-08-30
Filing date: 2012-08-30
Publication date: 2014-03-10
Also published as: US20140063968A1; US9082488B2; CN103680615B; CN103680615A; KR102016036B1

Abstract

반도체 메모리 장치는 워드라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 블록과, 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들의 제1 프로그램 동작, 프로그램 검증 동작 및 제2 프로그램 검증 동작을 수행하고, 제1 프로그램 동작 및 제2 프로그램 동작에서 프로그램 금지 셀들 사이에 위치하는 프로그램 허용 셀들의 선택된 비트라인들에 서로 다른 레벨의 프로그램 허용 전압들을 인가하도록 구성된 주변 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

집적도를 높이기 위해 메모리 셀들의 사이즈가 작아지고 간격이 좁아짐에 따라 비정상적인 특성이 발생한다. 예로써, 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작 시 서로 인접한 메모리 셀들 사이에 간섭 현상이 발생되어 오류가 발생되거나 신뢰성이 저하된다.

이러한 이유로 간섭 현상을 최소화하기 위한 회로나 동작 방법이 제안되고 있다.

본 발명의 실시예는 메모리 셀들의 동작 특성과 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 선택된 워드라인에 연결된 메모리 셀들 중 프로그램 금지 셀들의 비선택된 비트라인들에 프로그램 금지 전압을 인가하고, 프로그램 금지 셀들 사이에 위치하는 프로그램 허용 셀들의 선택된 비트라인들에 제1 프로그램 허용 전압을 인가하고, 선택된 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계와, 메모리 셀들의 프로그램 검증 동작을 실시하는 단계, 및 비선택된 비트라인들에 프로그램 금지 전압을 인가하고, 선택된 비트라인들에 제1 프로그램 허용 전압과 프로그램 금지 전압 사이의 제2 프로그램 허용 전압을 인가하고, 선택된 워드라인에 프로그램 전압을 인가하여 제2 프로그램 동작을 실시하는 단계를 포함한다.

본 발명의 실시예는 메모리 셀들의 동작 특성과 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 도면이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 도면이다.
도 4는 메모리 셀들에 저장되는 데이터에 따른 문턱전압 분포를 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110)와 주변 회로(120, 134, 150, 160, 170)를 포함한다. 주변 회로는 제어 회로(120)와 동작 회로(134, 150, 160, 170)를 포함한다. 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(134), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160) 및 입출력 회로(170)를 포함할 수 있다.

메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록(110MB)은 다수의 메모리 스트링들(ST)을 포함할 수 있다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe0~BLek, BLo0~BLok)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe0~BLek, BLo0~BLok)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce00~Cen0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(Ce00~Cen0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce00~Cen0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(Ce00~Cen0)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(Ce00~Cen0)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k, Co00~Co0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ce00~Ce0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Co00~Co0k)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

다시, 도 1 및 도 2를 참조하면, 주변 회로(120, 134, 150, 160, 170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k 또는 Co00~Co0k)의 소거 루프, 프로그램 루프 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로는 프로그램 루프, 리드 루프 및 소거 동작을 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 루프, 리드 루프 및 소거 동작을 수행하도록 구성된 동작 회로(134, 150, 160, 170)를 포함한다. 프로그램 루프, 리드 루프 및 소거 동작을 수행하기 위하기 위하여, 동작 회로(134, 150, 160, 170)는 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 프리차지/디스차지를 제어하거나 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 또는 전류를 센싱하도록 구성된다. 특히, NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(134), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160) 및 입출력 회로(170)를 포함한다. 각각의 구성 요소에 대해 구체적으로 서설명하면 다음과 같다.

제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 리드 동작 또는 소거 루프를 수행하기 위한 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(134)를 제어하기 위한 전압 제어 신호(V_CONTROLs)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 리드 루프 또는 소거 루프를 수행하기 위해 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(PB_CONTROLs)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다.

이를 위해, 제어 회로(120)는 어드레스 제어부(121), 프로그램 루프 제어부(123), 리드 동작 제어부(125) 및 소거 루프 제어부(127)를 포함한다. 어드레스 제어부(121)는 입출력 회로(170)를 통해 입력된 어드레스 신호(ADD)를 이용하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 생성하는 동작을 수행할 수 있다. 프로그램 루프 제어부(123)는 메모리 셀들에 데이터를 저장하기 위한 프로그램 루프의 동작을 제어하며, 프로프램 루프가 실시되는 동안 전압 제어 신호(V_CONTROLs)와 PB 제어 신호들(PB_CONTROLs)은 프로그램 루프 제어부(123)에 의해 생성될 수 있다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하며, 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 리드 동작 제어부(125)는 메모리 셀들로부터 데이터를 독출하기 위한 리드 동작을 제어하며, 리드 동작이 실시되는 동안 전압 제어 신호(V_CONTROLs)와 PB 제어 신호들(PB_CONTROLs)은 리드 동작 제어부(125)에 의해 생성될 수 있다. 소거 루프 제어부(127)는 메모리 셀들에 저장된 데이터를 삭제하기 위한 소거 루프의 동작을 제어하며, 소거 루프가 실시되는 동안 전압 제어 신호(V_CONTROLs)와 PB 제어 신호들(PB_CONTROLs)은 소거 루프 제어부(127)에 의해 생성될 수 있다. 소거 루프는 소거 동작과 소거 검증 동작을 포함하며, 소거 루프는 ISPE(Increment Step Pulse Erase) 방식으로 실시될 수 있다.

전압 공급 회로(134)는 제어 회로(120)의 전압 제어 신호(V_CONTROLs)에 응답하여 메모리 셀들의 프로그램 루프, 리드 동작 또는 소거 루프에 따라 필요한 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력하고 한다.

이를 위해, 전압 공급 회로(134)는 전압 생성 회로(130)와 로우 디코더(140)를 포함할 수 있다. 전압 공급 회로(134)는 제어 회로(120)의 전압 제어 신호(V_CONTROLs)에 응답하여 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)을 생성하고, 로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 동작 전압들을 메모리 블록들(110MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 전달한다.

이렇듯, 이하에서 설명되는 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)의 출력과 변경은 제어 회로(120)의 전압 제어 신호(V_CONTROLs)에 따라 전압 공급 회로(134)에 의해 이루어진다.

한편, 프로그램 동작이 ISPP 방식으로 실시되는 경우, 전압 공급 회로(134)는 프로그램 루프가 재실시 될 때마다 프로그램 전압(Vpgm)을 스텝 전압만큼씩 상승시킨다. 즉, 프로그램 동작 후 프로그램 검증 동작에서 문턱전압이 목표 레벨까지 상승하지 못하고 낮은 셀들이 허용치 이상으로 검출되는 경우, 프로그램 동작을 재실시할 때 이전 프로그램 동작에서 인가된 프로그램 전압(Vpgm)보다 스텝 전압만큼 상승된 프로그램 전압(Vpgm)을 선택된 워드라인으로 출력한다.

특히, 본 발명에서는 특정 구간에서 프로그램 동작이 재실시되는 동안 전압 공급 회로(134)가 프로그램 전압(Vpgm)을 더 높은 스텝 전압만큼 상승시킬 수 있다. 구체적인 내용은 후술하기로 한다.

페이지 버퍼 그룹들(150)은 비트라인들(BLe0~BLek, BLo0~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 프로그램 동작 시 제어 회로(120)의 PB 제어 신호(PB_CONTROLs)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들(PB0~PBk)은 비트라인들(BLe0~BLek, BLo0~BLok)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 PB 제어 신호(PB_CONTROLs)에 따라, 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지한 후 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다. 이러한 페이지 버퍼의 구성을 설명하면 다음과 같다.

도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 도면이다.

도 3을 참조하면, 페이지 버퍼(PB0)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, PBSENSE, BSELe, BSELo, DISCHe, DISCHo)은 제어 회로(120)에서 출력되는 PB 제어 신호들(PB_CONTROLs)에 포함된다. 이러한 페이지 버퍼(PB0)는 비트라인 연결 회로(310), 프리차지 회로(320) 및 다수의 래치 회로들(LC1~LC3)을 포함한다.

비트라인 연결 회로(310)는 비트라인 선택 회로(311)와 연결 소자(N309)를 포함한다. 비트라인 선택 회로(311)는 페이지 버퍼(PB0)가 한쌍의 비트라인들(BLe0, BLo)에 연결되는 경우 필요하며, 페이지 버퍼(PB0)가 하나의 비트라인에만 연결되는 경우 비트라인 선택 회로(311)는 생략 가능하다. 비트라인 선택 회로(311)가 생략되는 경우 연결 소자(N309)가 비트라인 연결 회로가 된다.

비트라인 선택 회로(311)의 스위칭 소자들(N305, N307)은 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe0) 및 오드 비트라인(BLo0) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N301, N303)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다.

연결 소자(N309)는 비트라인 선택 회로(311)에 의해 선택된 비트라인을 연결 신호(PBSENSE)에 응답하여 래치 회로들(LC1~LC3) 중 하나의 래치 회로와 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 연결 소자(N309)에 병렬로 연결되며, 연결 소자(N309)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.

프리차지 회로(P301)는 프리차지 신호(PRECHb)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.

래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 선택적으로 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(도 1의 150)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(150)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호(미도시)를 출력하는 동작을 수행할 수 있다.

래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.

제1 래치 회로(LC1)는 전달 회로(331), 래치(LAT) 및 래치 제어 회로(333)를 포함한다.

래치(LAT)는 데이터를 래치한다. 전달 회로(331)는 전송 신호(TRAN)에 응답하여 래치(LAT)의 데이터가 센싱 노드(SO)로 전달될 수 있도록 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시킨다. 래치 제어 회로(333)는 래치(LAT)의 비반전 단자(QA) 및 반전 단자(QB)와 각각 연결되고, 셋 신호(SET), 리셋 신호(RST) 및 센싱 노드(S0)의 전위에 응답하여 동작한다. 이러한 래치 제어 회로(333)는 프로그램 동작 시 외부로부터 입력된 데이터를 래치(LAT)에 저장시키거나 리드 동작 또는 검증 동작 시 검증 결과를 나타내는 데이터를 래치(LAT)에 저장시킨다. 참고로, 프로그램 동작 시 외부로부터 입력된 데이터가 래치(LAT)저장될 수 있도록, 데이터의 반전 신호와 비반전 신호가 셋 신호(SET)와 리셋 신호(RST)로 사용될 수 있다.

한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.

이러한 페이지 버퍼는 프로그램 동작 시 메모리 셀에 저장하기 위하여 외부로부터 입력된 데이터에 따라 메모리 셀을 '1' 데이터가 저장되는 프로그램 허용 셀과 '0' 데이터가 저장되는 프로그램 허용 셀로 구분한다. 프로그램 허용 셀의 경우 페이지 버퍼는 비트라인에 프로그램 허용 전압(예, 0V)을 인가하고, 프로그램 금지 셀의 경우 페이지 버퍼는 비트라인에 프로그램 금지 전압(예, Vcc)을 인가한다. 이로 인해, 비트라인은 프로그램 허용 전압에 의해 디스차지되거나 프로그램 금지 전압에 의해 프리차지될 수 있다.

특히, 본 발명에서는 프로그램 금지 셀의 채널 영역에서 프로그램 금지 셀의 문턱전압이 상승되는 것을 방지하기 위한 채널 부스팅이 원활하게 발생되도록 하기 위하여, 프로그램 허용 셀의 경우에도 페이지 버퍼에 의해 0V보다 높은 레벨의 프로그램 허용 전압이 비트라인에 인가될 수도 있다. 구체적인 내용은 후술하기로 한다.

다시 도 1을 참조하면, 컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 컬럼 선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.

입출력 회로(170)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(160)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.

도 4는 메모리 셀들에 저장되는 데이터에 따른 문턱전압 분포를 설명하기 위한 도면이다.

도 4를 참조하면, 각각의 메모리 셀마다 2비트의 데이터(LSB 데이터와 MSB 데이터를 포함)가 저장되는 MLC(Multi Level Cell) 방식의 프로그램 동작에서는, 메모리 셀들에 저장되는 데이터에 따라 메모리 셀들의 문턱전압 분포들이 4개의 레벨들(PV0~PV3)로 구분된다. 예로써, '00' 데이터가 저장되는 메모리 셀들의 문턱전압들은 소거 레벨(PV0)에 분포하고, '01' 데이터가 저장되는 메모리 셀들의 문턱전압들은 제1 프로그램 레벨(PV1)에 분포하고, '10' 데이터가 저장되는 메모리 셀들의 문턱전압들은 제2 프로그램 레벨(PV2)에 분포하고, '00' 데이터가 저장되는 메모리 셀들의 문턱전압들은 가장 높은 제3 프로그램 레벨(PV3)에 분포할 수 있다.

LSB 데이터를 저장하기 위한 LSB 프로그램 동작이 완료되면, 메모리 셀들의 문턱전압들은 2개의 서로 다른 레벨들에 분포하게 된다. 예로써, '1'의 LSB 데이터가 저장되는 메모리 셀들의 문턱전압들은 소거 레벨(PV0)에 분포하고, '0'의 LSB 데이터가 저장되는 메모리 셀들의 문턱전압들은 적어도 0V보다 높은 레벨까지 상승한다. 이어서, MSB 데이터를 저장하기 위한 MSB 프로그램 동작이 완료되면, LSB 데이터와 MSB 데이터에 따라, 메모리 셀들의 문턱전압들이 4개의 레벨들(PV0~PV3)에 나뉘어 분포된다.

이하, 상기의 구성들을 포함하는 반도체 메모리 장치의 동작 방법을 설명하기로 한다.

도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.

도 2, 도 5a 및 도 5b를 참조하면, 선택된 워드라인에 연결된 메모리 셀들은 저장되는 데이터에 따라 프로그램 금지 셀과 프로그램 허용 셀로 구분된다. 예로써, '1' 데이터가 저장되는 셀은 프로그램 금지 셀이고, '0' 데이터가 저장되는 셀은 프로그램 허용 셀이다. 또한, 문턱전압이 목표 레벨 이상으로 상승된 프로그램 허용 셀도 프로그램 금지 셀이 된다. 또한, 이븐 페이지의 프로그램 동작 시 오드 페이지에 포함된 메모리 셀들도 프로그램 금지 셀이 될 수 있고, 오드 페이지의 프로그램 동작 시 이븐 페이지에 포함된 메모리 셀들도 프로그램 금지 셀이 될 수 있다. 프로그램 금지 셀의 문턱전압은 프로그램 동작에서 프로그램 전압이 인가되더라도 변하지 않는다. 하지만, 프로그램 허용 셀의 문턱전압은 프로그램 동작에서 인가되는 프로그램 전압에 의해 상승한다.

이렇게, 프로그램 전압이 인가되더라도 프로그램 금지 셀의 문턱전압이 변하는 것을 방지하기 위하여 프로그램 금지 셀의 비선택 비트라인에는 프로그램 금지 전압(Vinhibit)이 인가된다. 드레인 선택 트랜지스터(DST)가 턴온되면, 프로그램 금지 전압이 스트링(ST) 내의 채널 영역으로 전달되고, 메모리 셀들의 채널 영역(BULK)은 프로그램 금지 전압에 의해 프리차지된다. 또한, 프로그램 허용 셀의 선택된 비트라인에는 프로그램 허용 전압(예, 0V)이 인가된다. 드레인 선택 트랜지스터(DST)가 턴온되면, 프로그램 금지 전압이 스트링(ST) 내의 채널 영역(BULK)은 선택된 비트라인을 통해 디스차지된다.

이 상태에서, 비선택 워드라인들에는 패스 전압이 인가되고 선택된 워드라인에는 프로그램 전압(Vpgm)이 인가된다. 패스 전압에 의해 채널 부스팅 현상이 발생함에 따라 프로그램 금지 셀의 채널 영역에서 채널 전압이 상승한다. 이로 인해, 프로그램 금지 셀에 인가되는 프로그램 전압과 상승된 채널 전압의 차이가 작기 때문에 프로그램 금지 셀의 문턱전압은 변하지 않는다.

한편, 벌크들(BILK)들 사이에는 소자 분리막(ISO)이 형성되기 때문에, 메모서로 인접한 셀들의 채널 영역들 사이에는 기생 커패시터(Cp)가 존재한다. 이 때문에 채널 부스팅이 발생하더라도 채널 전압이 목표 레벨까지 충분히 상승하지 못하는 경우가 발생될 수 있다. 예로써, 프로그램 금지 셀의 양측에 위치하는 셀들이 프로그램 허용 셀인 경우, 프로그램 허용 셀들의 채널 영역은 디스차지 상태가 된다. 이 때문에 프로그램 금지 셀의 채널 전압이 채널 부스팅 현상에 의해 상승하더라도 프로그램 허용 셀의 채널 전압에 대한 커플링 현상에 의해 목표 레벨까지 상승하기 어려워진다.

그 결과, 프로그램 금지 셀로 인가되는 프로그램 전압(Vpgm)과 프로그램 금지 셀의 채널 전압 차이가 충분하지 못하여 프로그램 금지 셀의 문턱전압이 상승될 수 있다. 특히, ISPP 방식의 프로그램 동작에서는 프로그램 동작이 재실시될 때마다 프로그램 전압(Vpgm)이 스텝 전압(Vstep)만큼씩 상승하기 때문에, 프로그램 전압(Vpgm)이 높아질수록 프로그램 전압(Vpgm)과 채널 전압 차이가 증가하여 문턱전압이 보다 더 많이 상승하게 된다. 이러한 간섭 현상에 의해 오류가 발생될 수 있다.

따라서, 본 발명의 다른 실시예에서는 상기에서 설명한 간섭 현상을 최소화할 수 있는 방안을 제공한다.

도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면들이다.

도 1, 도 6, 도 7a 및 도 7b를 참조하면, 주변 회로(120, 134, 150)는 제1 프로그램 동작(S610, S620), 프로그램 검증 동작(S630) 및 제2 프로그램 동작(S660, S620)을 수행한다. 또한, 주변 회로(120, 134, 150)는 프로그램 동작이 재실시될 때마다 프로그램 전압 설정 동작(S650)을 수행한다. 제1 프로그램 동작(S610, S620)과 제2 프로그램 동작(S660, S620)은 프로그램 허용 셀의 선택된 비트라인에 인가되는 프로그램 허용 전압(Vallow, aV)의 레벨이 다르다는 점에서 차이가 있다.

특히, 프로그램 검증 동작의 결과에 따라 문턱전압이 목표 레벨까지 상승하지 못한 미프로그램 셀의 수가 허용치보다 많은 경우, 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)의 레벨에 따라 제1 프로그램 동작(S610, S620) 및 프로그램 검증 동작(S630)을 반복 실시하거나 제2 프로그램 동작(S660, S620) 및 프로그램 검증 동작(S630)을 반복 실시한다. 예를 들어, 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)이 기준 전압(Vtg)보다 낮으면 제1 프로그램 동작(S610, S620) 및 프로그램 검증 동작(S630)을 반복 실시하고, 프로그램 전압(Vpgm)이 기준 전압(Vtg)보다 높으면 제2 프로그램 동작(S660, S620) 및 프로그램 검증 동작(S630)을 반복 실시한다. 제1 프로그램 동작(S610, S620) 및 프로그램 검증 동작(S630)은 제1 프로그램 루프가 되고, 제2 프로그램 동작(S660, S620) 및 프로그램 검증 동작(S630)은 제2 프로그램 루프가 될 수 있다.

또한, 주변 회로(120, 134, 150)는 메모리 셀들에 LSB 데이터를 저장하기 위한 동작에서 제1 프로그램 루프(S610, S620, S630)를 반복 실시하고, 메모리 셀들에 MSB 데이터를 저장하기 위한 동작에서 제2 프로그램 루프(S660, S650, S630)를 반복 실시할 수 있다. 또한, 주변 회로는 메모리 셀의 문턱전압을 가장 높은 제3 프로그램 레벨로 상승시키기 위한 동작에서 제2 프로그램 루프(S660, S650, S630)를 반복 실시할 수 있다. 제2 프로그램 루프(S660, S650, S630)가 허용 횟수만큼 반복 실시된 후에, 주변 회로(120, 134, 150)는 제1 프로그램 루프를 반복 실시할 수 있다.

여기서, 주변 회로(120, 134, 150)로는 제1 프로그램 루프(S610, S620, S630)를 반복 실시할 때와 제2 프로그램 루프(S660, S650, S630)를 반복 실시할 때 프로그램 전압(Vpgm)의 상승폭을 다르게 설정한다. 예로써, 제1 프로그램 루프(S610, S620, S630)를 반복 실시할 때보다 제2 프로그램 루프(S660, S650, S630)를 반복 실시할 때 프로그램 전압(Vpgm)을 더 많이 상승시킬 수 있다.

상기의 동작들을 흐름도에 따라 순차적으로 설명하면 다음과 같다.

먼저, 단계(S610)에서, 주변 회로(120, 134, 150)에 의해 비트라인 프리차지 동작이 실시된다. 프로그램 허용 셀들의 선택된 비트라인들에는 프로그램 허용 전압(Vallow)이 인가되고, 프로그램 금지 셀들의 비선택 비트 라인들에는 프로그램 금지 전압(Vinhibit)이 인가된다. 여기서 프로그램 허용 전압(Vallow)은 접지 전압을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 턴온되고 소스 셀렉트 트랜지스터(SST)는 턴오프되고 공통 소스 라인(SL)에는 전원 전압이 인가될 수 있다. 이로써, 프로그램 금지 셀의 채널 영역은 프로그램 금지 전압(Vinhibit)에 의해 프리차지되고, 프로그램 허용 셀의 채널 영역은 디스차지된다.

단계(S620)에서, 주변 회로(120, 134, 150)에 의해 비선택된 워드라인들에는 패스 전압(Vpass)이 인가되고 선택된 워드라인에는 프로그램 전압(Vpgm)이 인가된다. 이로써, 프로그램 허용 셀들의 문턱전압이 상승한다.

단계(S630)에서, 주변 회로(120, 134, 150)에 의해 프로그램 검증 동작이 실시된다. 프로그램 검증 동작은 공지된 기술이므로 구체적인 내용은 생략하기로 한다.

단계(S640)에서, 프로그램 검증 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 데이터에 따라 문턱전압이 목표 레벨까지 상승하지 못한 미프로그램 셀들의 수가 허용치보다 많은지를 판단한다. 미프로그램 셀들의 수가 허용치보다 적으면 프로그램 동작은 완료된다. 하지만, 미프로그램 셀들의 수가 허용치보다 많으면 프로그램 동작을 재실시해야 한다.

프로그램 동작을 재실시하기에 앞서, 단계(S650)에서, 주변 회로(120, 134, 150)는 프로그램 전압 설정 동작을 수행한다. 즉, 프로그램 전압(Vpgm)을 제1 스텝 전압(Vstep1)만큼 상승시킬 것인지 제1 스텝 전압(Vstep1)보다 높은 제2 스텝 전압(Vstep2)만큼 상승시킬 것인지를 결정한다. 우선, 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)이 기준 전압(Vtg)보다 높은지를 판단하고(S651), 프로그램 전압(Vpgm)이 기준 전압(Vtg)보다 낮으면 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)을 제1 스텝 전압(Vstep1)만큼 상승시킨다(S653).

그리고, 주변 회로(120, 134, 150)는 제1 프로그램 루프(S610, S620, S630)를 재실시한다.

다시 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)이 기준 전압(Vtg)보다 높은지를 판단하고(S651), 프로그램 전압(Vpgm)이 기준 전압(Vtg)보다 높으면 제2 프로그램 루프(S660, S650, S630)가 허용 횟수 이상으로 실시되었는지를 판단한다(S655). 제2 프로그램 루프(S660, S650, S630)가 허용 횟수 이상으로 실시되지 않았다면, 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)을 제1 스텝 전압(Vstep1)보다 높은 제2 스텝 전압(Vstep2)만큼 상승시킨다(S657).

이어서, 주변 회로(120, 134, 150)는 제2 프로그램 루프(S660, S650, S630)를 실시한다. 제2 프로그램 루프(S660, S650, S630)는 프로그램 허용 셀들의 선택된 비트라인들에 제1 프로그램 허용 전압(Vallow)보다 높고 프로그램 금지 전압(Vinhibit)보다 낮은 제2 프로그램 허용 전압(aV)을 인가한다는 점에서 차이가 있다. 그리고, 제2 프로그램 루프(S660, S650, S630)를 반복 실시할 때는 제1 프로그램 루프를 반복 실시할 때보다 프로그램 전압(Vpgm)을 더 높게 상승시킨다는 점에서 차이가 있다.

제2 프로그램 루프(S660, S650, S630)에서는 비선택 비트라인들에 제2 프로그램 허용 전압(aV)을 인가하여 기생 커패시터(Cp)의 커패시턴스를 감소시킴으로써, 프로그램 금지 셀의 채널 전압을 충분히 상승시킬 수 있다. 그 결과, 프로그램 금지 셀에 인가되는 프로그램 전압과 채널 전압의 차이를 감소시킬 수 있으며 프로그램 금지 셀의 문턱전압이 변경 또는 상승되는 것을 효과적으로 방지할 수 있다.

한편, 프로그램 허용 셀의 채널 영역에 양전위의 제2 프로그램 허용 전압(aV)이 인가됨에 따라 프로그램 전압(Vpgm)과 프로그램 허용 셀의 채널 전압 차이가 줄어들어 프로그램 허용 셀의 문턱전압의 상승폭이 줄어들 수 있다. 그 결과 전체적인 프로그램 동작 속도가 느려질 수 있다. 이를 보상하기 위하기 단계(S657)에서 제1 스텝 전압(Vstep1)보다 높은 제2 스텝 전압(Vstep2)만큼 프로그램 전압(Vpgm)을 보다 더 상승시킨다. 이로 인해, 프로그램 전압(Vpgm)과 프로그램 허용 셀의 채널 전압 차이를 충분히 유지하여 프로그램 동작 속도가 느려지는 것을 방지할 수 있다.

다만, 프로그램 전압(Vpgm)이 큰 폭으로 계속해서 높아지면 메모리 셀들에 가해지는 스트레스도 증가하게 된다. 따라서, 단계(S655)에서 제2 프로그램 루프(S660, S650, S630)의 실시 횟수가 허용 횟수를 초과한 것으로 판단되면, 주변 회로(120, 134, 150)는 프로그램 전압(Vpgm)을 제1 스텝 전압(Vstep1)만큼만 상승시키고 다시 제1 프로그램 루프(S610, S620, S630)를 반복 실시한다.

상기에서 제1 프로그램 허용 전압(Vallow)은 0V 내지 0.5V에서 설정될 수 있으며 0V로 설정되는 것이 바람직하다. 제2 프로그램 허용 전압(aV)은 1V~2V에서 설정될 수 있다. 프로그램 전압(Vpgm)은 14V에서 21V까지 상승할 수 있으며, 제1 스텝 전압(Vstep1)은 0.1V 내지 0.4V에서 설정될 수 있고, 제2 스텝 전압(Vstep2)은 0.4V 내지 1.0V의 범위 내에서 설정될 수 있다. 프로그램 허용 전압들은 페이지 버퍼에 의해 설정되고 프로그램 전압은 전압 공급 회로에 의해 설정될 수 있다.

상기의 내용을 살펴보면, 프로그램 허용 셀들의 선택된 비트라인에 양전위의 제2 프로그램 허용 전압이 인가되면서 프로그램 동작이 반복 실시될 때, 프로그램 전압은 제2 스텝 전압만큼씩 상승하는 것을 알 수 있다. 즉, 제2 프로그램 루프가 반복실시 될 때마다 프로그램 전압은 제2 스텝 전압만큼씩 상승한다. 이러한 제2 프로그램 루프는 MSB 데이터를 저장하는 동작의 전체 또는 일부 구간에서 반복 실시되며, 문턱전압을 가장 높은 제3 프로그램 레벨까지 상승시키는 동작의 전체 또는 일부 구간에 반복 실시될 수 있다.

상기에서 설명한 장치와 방법에 따라 메모리 셀들에 데이터를 저장함으로써 동작 특성과 신뢰성을 향상시킬 수 있다.

도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(800)은 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)를 포함한다.

불휘발성 메모리 장치(820)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(810)는 불휘발성 메모리 장치(820)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(811)은 프로세싱 유닛(812)의 동작 메모리로써 사용된다. 호스트 인터페이스(813)는 메모리 시스템(800)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(814)은 불휘발성 메모리 장치(820)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(814)는 본 발명의 불휘발성 메모리 장치(820)와 인터페이싱 한다. 프로세싱 유닛(812)은 메모리 컨트롤러(810)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(800)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(820)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(800)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(810)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(900)에 본 발명의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(900)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(910)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(920)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(930)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(940) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(950)를 포함한다. 낸드 플래시 셀 어레이(950)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용된다.

도 10에는 본 발명에 따른 플래시 메모리 장치(1012)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

110 : 메모리 어레이 110MB : 메모리 블록
ST : 스트링 PAGE : 페이지
120 : 제어 회로 134 : 전압 공급 회로
130 : 전압 생성 회로 140 : 로우 디코더
150 : 페이지 버퍼 그룹 PB0~PBk : 페이지 버퍼
160 : 컬럼 선택 회로 170 : 입출력 회로
310 : 비트라인 연결 회로 311 : 비트라인 선택 회로
320 : 프리차지 회로 333 : 래치 제어 회로
LAT : 래치 LC1 ~ LC3 : 래치 회로

Claims

선택된 워드라인에 연결된 메모리 셀들 중 프로그램 금지 셀들의 비선택된 비트라인들에 프로그램 금지 전압을 인가하고, 상기 프로그램 금지 셀들 사이에 위치하는 프로그램 허용 셀들의 선택된 비트라인들에 제1 프로그램 허용 전압을 인가하고, 상기 선택된 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계;
상기 메모리 셀들의 프로그램 검증 동작을 실시하는 단계; 및
상기 비선택된 비트라인들에 상기 프로그램 금지 전압을 인가하고, 상기 선택된 비트라인들에 상기 제1 프로그램 허용 전압과 상기 프로그램 금지 전압 사이의 제2 프로그램 허용 전압을 인가하고, 상기 선택된 워드라인에 프로그램 전압을 인가하여 제2 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서,
상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시될 때마다 상기 프로그램 전압이 제1 스텝 전압만큼 상승되고, 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 재실시될 때마다 상기 프로그램 전압이 상기 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승되는 반도체 메모리 장치의 동작 방법.
제 2 항에 있어서,
상기 프로그램 전압이 기준전압보다 낮으면 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되고,
상기 프로그램 전압이 상기 기준전압보다 높으면 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되는 반도체 메모리 장치의 동작 방법.
제 3 항에 있어서,
상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 허용 횟수만큼 재실시된 후,
상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서,
상기 제1 프로그램 허용 전압이 접지 전압을 포함하는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서,
상기 메모리 셀들에 LSB 데이터를 저장하기 위한 동작에서 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되고,
상기 메모리 셀들에 MSB 데이터를 저장하기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되는 반도체 메모리 장치의 동작 방법.
제 6 항에 있어서,
상기 MSB 데이터를 저장하기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 허용 횟수만큼 재실시된 후, 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서,
상기 메모리 셀의 문턱전압을 소거 레벨과 제1 내지 제3 프로그램 레벨들 중 가장 높은 제3 프로그램 레벨로 상승시키기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 문턱전압을 상기 제3 프로그램 레벨로 상승시키기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 허용 횟수만큼 재실시된 후, 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시되는 반도체 메모리 장치의 동작 방법.
워드라인들에 연결된 다수의 메모리 셀들을 포함하는 메모리 블록; 및
상기 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들의 제1 프로그램 동작, 프로그램 검증 동작 및 제2 프로그램 검증 동작을 수행하고, 상기 제1 프로그램 동작 및 제2 프로그램 동작에서 프로그램 금지 셀들 사이에 위치하는 프로그램 허용 셀들의 선택된 비트라인들에 서로 다른 레벨의 프로그램 허용 전압들을 인가하도록 구성된 주변 회로를 포함하는 반도체 메모리 장치.
제 10 항에 있어서,
상기 주변 회로는, 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작이 재실시될 때마다 상기 선택된 워드라인으로 인가되는 프로그램 전압을 제1 스텝 전압만큼 상승시키고, 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 재실시될 때마다 상기 프로그램 전압을 상기 제1 스텝 전압보다 높은 제2 스텝 전압만큼 상승시키도록 구성되는 반도체 메모리 장치.
제 11 항에 있어서,
상기 주변 회로는 상기 프로그램 전압이 기준전압보다 낮으면 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하고, 상기 프로그램 전압이 상기 기준전압보다 높으면 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하도록 구성되는 반도체 메모리 장치.
제 12 항에 있어서,
상기 주변 회로는 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 허용 횟수만큼 재실시된 후, 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하도록 구성되는 반도체 메모리 장치.
제 10 항에 있어서,
상기 제1 프로그램 허용 전압은 접지 전압을 포함하고, 상기 제2 프로그램 허용 전압은 상기 제1 프로그램 허용 전압보다 높고 상기 프로그램 금지 셀들의 비선택 비트라인들로 인가되는 상기 프로그램 금지 전압보다 낮은 반도체 메모리 장치.
제 10 항에 있어서,
상기 주변 회로는 상기 메모리 셀들에 LSB 데이터를 저장하기 위한 동작에서 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하고, 상기 메모리 셀들에 MSB 데이터를 저장하기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하도록 구성되는 반도체 메모리 장치.
제 15 항에 있어서,
상기 주변 회로는 상기 MSB 데이터를 저장하기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 허용 횟수만큼 재실시된 후, 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하도록 구성되는 반도체 메모리 장치.
제 10 항에 있어서,
상기 주변 회로는 상기 메모리 셀의 문턱전압을 소거 레벨과 제1 내지 제3 프로그램 레벨들 중 가장 높은 제3 프로그램 레벨로 상승시키기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하도록 구성되는 반도체 메모리 장치.
제 17 항에 있어서,
상기 주변 회로는 상기 문턱전압을 상기 제3 프로그램 레벨로 상승시키기 위한 동작에서 상기 제2 프로그램 동작 및 상기 프로그램 검증 동작이 허용 횟수만큼 재실시된 후, 상기 제1 프로그램 동작 및 상기 프로그램 검증 동작을 재실시하도록 구성되는 반도체 메모리 장치.