CN103680615B - 半导体存储器件及其操作方法 - Google Patents

Abstract

本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件包括：存储块，所述存储块被配置成包括与字线耦合的存储器单元；以及外围电路，所述外围电路被配置成对与从字线中选中的字线耦合的存储器单元执行第一编程操作、编程验证操作和第二编程验证操作，并且在第一编程操作和第二编程操作中将具有不同电平的编程允许电压提供至位于编程禁止单元之间的编程允许单元的选中的位线。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2012年8月30日提交的韩国专利申请No.10-2012-0095644的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种包括存储器单元的半导体存储器件及其操作方法。

背景技术

随着存储器阵列的尺寸减小，存储器单元之间的间距变得越来越小。因此，在半导体存储器件内部产生异常特性。例如，由于相邻单元的邻近，当执行用于将数据储存在存储器单元中的编程操作时，可能出现相邻存储器单元之间的干扰。结果，产生错误并且半导体存储器件的可靠性恶化。

因此，需要将单元之间的干扰现象最小化的存储器。

发明内容

本发明的实施例提供一种半导体存储器件。根据本发明的一些实施例的半导体存储器件包括：存储块，所述存储块被配置成包括与字线耦合的存储器单元；以及外围电路，所述外围电路被配置为对与从所述字线中选中的字线耦合的存储器单元执行包括第一编程操作和编程验证操作的第一编程循环以及包括第二编程操作和编程验证操作的第二编程循环，并且在所述第一编程循环和所述第二编程循环期间将具有不同电平的编程允许电压提供至位于编程禁止单元之间的编程允许单元的选中的位线。

根据本发明的一些实施例的操作半导体存储器件的方法包括：操作第一编程循环，第一编程循环包括：执行第一编程操作，所述第一编程操作包括将编程禁止电压提供至编程禁止单元的未选中的位线，所述编程禁止单元是与选中的字线耦合的未选中的存储器单元，将第一编程允许电压提供至编程允许单元的选中的位线，所述编程允许单元是与选中的字线耦合的选中的存储器单元，以及将编程电压提供至选中的字线，以及对存储器单元执行编程验证操作；以及在编程电压超过阈值电压之后操作第二编程循环，所述第二编程循环包括：执行第二编程操作，所述第二编程操作包括将所述编程禁止电压提供至未选中的位线、将第二编程允许电压提供至选中的位线、将编程电压提供至选中的字线，以及执行编程验证，其中所述第二编程允许电压是所述第一编程允许电压与所述编程禁止电压之间的电压。

根据本发明的半导体存储器件的一些实施例可以增强操作特性和可靠性。下文参照附图进一步描述这些和其它实施例。

附图说明

当结合附图参照如下的详细描述时，本发明的上述和其它特征和优点将变得明显。

图1示出根据本发明的一些示例性实施例的半导体存储器件。

图2示出图1所示的半导体存储器件的存储器阵列。

图3示出根据本发明的一些实施例的图1所示的半导体存储器件的页缓冲器。

图4示出储存在图2所示的存储阵列的存储器单元中的数据的阈值电压分布。

图5A和图5B示出根据本发明的一些实施例的操作半导体存储器件的方法。

图6示出说明根据本发明的一些实施例的操作半导体存储器件的方法的流程图。

图7A和图7B示出根据本发明的一些实施例的半导体存储器件的操作。

图8示意性地示出根据本发明的一些实施例的存储系统的框图。

图9示意性地示出根据一些实施例的用于执行编程操作的融合式存储器件或融合式存储系统。

图10示意性地示出根据本发明的一些实施例的包括快闪存储器件的计算系统。

具体实施方式

在下文中，将参照附图更加详细地解释本发明的一些实施例。尽管本文描述了一些实施例，但应当理解，本领域技术人员能够设想出落入本公开原理的精神和范围内的各种其它变型和实施例。

图1示出根据本发明的一些实施例的半导体存储器件。图2示出图1所示的存储阵列110。

在图1中，半导体存储器件可以包括存储器阵列110和外围电路。外围电路可以包括控制电路120和操作电路。操作电路可以包括电压供应电路134、页缓冲器组150、列选择电路160和输入/输出电路170。

存储器阵列110包括存储块110MB。每个存储块110MB可以包括存储串ST。将参照图2来描述存储块110MB。

在图2中，每个存储块包括耦接在位线BLe0~BLek和BLo0~BLok与公共源极线SL之间的存储串ST。即，存储串ST每个都分别与相对应的位线BLe0~BLek和BLo0~BLok中的一个耦接，以及共同地耦接至公共源极线SL。每个存储串ST包括源极选择晶体管SST、串联耦接的存储串、以及漏极选择晶体管DST。如图2所示，例如，存储器单元Ce00~Cen0串联耦接在源极选择晶体管SST与漏极选择晶体管DST之间。源极选择线SST的源极与公共源极线SL耦接，漏极选择晶体管DST的漏极与位线BLe0耦接。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储器单元Ce00~Cen0的栅极分别与字线WL0～WLn耦接，漏极选择晶体管DST的栅极与漏极选择线DSL耦接。

漏极选择晶体管DST控制存储串Ce00~Cen0与位线BLe0之间的耦接或阻断，源极选择晶体管SST控制存储串Ce00~Cen0与公共源极线SL之间的耦接或阻断。

NAND快闪存储器件的存储器单元块中的存储器单元可以分成物理页和逻辑页。例如，存储器单元Ce00~Ce0k和Co00~Co0k分别与一个字线例如WL0耦接，并且形成一个物理页PAGE。另外，与一个字线例如WL0耦接的偶数编号的存储器单元Ce00~Ce0k可以形成一个偶数物理页，奇数编号的存储器单元Co00~Co0k可以形成一个奇数物理页。于是，页（偶数页或奇数页）是编程操作或读取操作的参考单位。

现在参见图1和图2，包括控制电路120、电压供应电路134、页缓冲器组150、列选择电路160和输入/输出电路170的外围电路执行与选中的字线例如WL0耦接的存储器单元Ce00~Ce0k和Co00~Co0k的擦除循环、编程循环和读取操作。控制电路120控制编程循环、读取循环和擦除操作。包括电压供应电路134、页缓冲器组150、列选择电路160和输入/输出电路170的操作电路执行编程循环、读取循环和擦除操作。为了执行编程循环、读取循环和擦除操作，操作电路（电压供应电路134、页缓冲器组150、列选择电路160和输入/输出电路170）将诸如Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl的选择性操作电压输出至选中的存储块110MB的局部线SSL、WL0~WLn和DSL以及公共源极线SL。操作电路还对位线BLe0~BLek或BLo0~Blok预充电或放电，或者感测位线BLe0~BLek或BLo0~BLok的电压或电流。下面进一步详细描述NAND快闪存储器件的操作电路的元件，诸如电压供应电路134、页缓冲器组150、列选择电路160和输入/输出电路170。

控制电路120响应于经由输入/输出电路170从外部设备输入的命令信号CMD来输出电压控制信号V_CONTROLs，所述电压控制信号V_CONTROLs用于控制电压供应电路134，以产生具有期望电平的、用于编程循环、读取操作或擦除循环的操作电压Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl。控制电路120输出PB控制信号PB_CONTROLs，所述PB控制信号PB_CONTROLs用于控制页缓冲器组150中的页缓冲器PB0~PBk以用于执行编程循环、读取循环或擦除循环。控制电路120根据输入的地址信号ADD来产生列地址信号CADD和行地址信号RADD。信号CADD和RADD从控制电路120分别输出到行译码器140和列选择电路160。

控制电路120可以包括地址控制部121、编程循环控制部123、读取操作控制部125和擦除循环控制部127。地址控制部121可以响应于经由输入/输出电路170输入的地址信号ADD而产生行地址信号RADD和列选择信号CADD。编程循环控制部123控制用于将数据储存在存储器单元中的编程循环的操作，并且可以在执行编程循环时产生电压控制信号V_CONTROLs和PB控制信号PB_CONTROLs。编程循环包括编程操作和编程验证操作，并且可以经由增量步进脉冲编程ISPP方法来执行。读取操作控制部125控制从存储器单元读取数据的读取操作，并且可以在执行读取操作时产生电压控制信号V_CONTROLs和PB控制信号PB_CONTROLs。擦除循环控制部127控制擦除储存在存储器单元中的数据的擦除循环，并且可以在执行擦除循环时产生电压控制信号V_CONTROLs和PB控制信号PB_CONTROLs。擦除循环包括擦除操作和擦除验证操作，并且可以经由增量步进脉冲擦除ISPE方法来执行擦除循环。

电压供应电路134响应于控制电路120的电压控制信号V_CONTROLs而产生用于存储器单元的编程循环、读取操作或擦除循环的操作电压Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl。电压供应电路134响应于控制电路120产生的行地址信号RADD而将操作电压供应至选中的存储块110MB的局部线SSL、WL0~WLn和DSL以及公共源极线SL。

电压供应电路134可以包括电压发生电路130和行译码器140。电压供应电路响应于控制电路120的电压控制信号V_CONTROLs而产生操作电压Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl，行译码器140响应于控制电路120产生的行地址信号RADD而将操作电压传送至存储块中的选中的存储块的局部线SSL、WL0~WLn和DSL以及公共源极线SL。

操作电压Verase、Vpgm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl的输出和改变由电压供应电路134根据控制电路120产生的电压控制信号V_CONTROLs来执行。如图1所示，行译码器140根据行地址信号RADD将操作电压提供至特定的存储块110MB的DSL、WL0-WLn、SL和SSL。如所示，视读取操作、编程操作或擦除操作的情况而定，Vsl提供至SL、Vssl提供至SSL、Vdsl提供至DSL，Verase、Vpgm、Vread、Vpass和Vvfy提供至WL0-WLn。

在经由ISPP方法执行编程操作的情况下，电压供应电路134针对编程循环的每次重复将编程电压Vpgm增加一步进电压。即，根据在编程操作之后执行的编程验证操作，如果阈值电压低于目标电平的存储器单元的数目多于预设的数目，则执行编程操作。在再次执行编程操作的情况下，将编程电压Vpgm从在之前的编程操作期间供应的编程电压Vpgm起增加步进电压。

在一些实施例中，如果在特定的时间间隔内再次执行编程操作，则电压供应电路134可以将编程电压Vpgm增加更高的步进电压。这将在下面详细描述。

页缓冲器组150中的每个包括经由位线BLe0~BLek和BLo0~BLok与存储器阵列110耦接的页缓冲器PB0~PBk。在执行编程操作期间，页缓冲器PB0~PBk根据控制电路120的PB控制信号PB_CONTROLs和要储存在存储器单元中的数据DATA来选择性地对位线BLe0~BLek和BLo0~BLok预充电。在执行编程验证操作或读取操作时，页缓冲器PB0~PBk响应于控制电路120的PB控制信号PB_CONTROLs而通过在对位线BLe0~BLek或BLo0~BLok预充电之后感测位线BLe0~BLek或BLo0~BLok的电压变化或电流来锁存从存储器单元读取的数据。页缓冲器150将在下面进一步描述。

图3示出根据本发明的一个实施例的页缓冲器，以图1所示的PB0为例。如图1所示，页缓冲器PB0根据来自于控制电路120的控制信号PB_CONTROLs而操作。如图3所示，控制信号PB_CONTROLs可以包括以下信号：PRECHb、TRAN、PBSENSE、BSELe、BSELo、DISCHe和DISCHo。页缓冲器PB0可以包括位线耦合电路310、预充电电路320以及锁存器电路LC1~LC3。

位线耦合电路310可以包括位线选择电路311和耦合元件N309。位线选择电路311在位线对（例如图3中所示的BLe0和BLo0）之中选择，在页缓冲器PB0与单个位线耦合的情况下可以省略位线选择电路311。在省略位线选择电路311的情况下，耦合元件N309可以充当位线耦合电路。

位线选择电路311的开关元件N305和N307响应于位线选择信号BSELe和BSEL0而选择偶数位线BLe0和奇数位线BLo0中的一个。开关元件N301和N303响应于预充电信号DISCHe和DISCHo而在编程操作中对未选中的位线预充电或在读取操作中对未选中的位线放电。

耦合元件N309响应于耦合信号PBSENSE而将由位线选择电路311选中的位线与锁存器电路LC1~LC3耦合。锁存器电路LC1~LC3与耦合元件N309并联地耦合。耦合元件N309和锁存电路LC1~LC3之间的耦合节点是感测节点SO。感测节点S0可以由预充电电路P301响应于预充电信号PRECHb而预充电。

锁存器电路LC1~LC3的数目可以根据它们的设计而改变。仅出于说明的目的，图3所示的页缓冲器PB0包括三个锁存器电路LC1~LC3。锁存器电路LC1~LC3被选择性地激活。第一锁存器电路LC1可以暂时地储存从列选择电路160（图1）输入的数据并且将输入的数据传送至第二锁存器电路LC2，或者在读取操作期间暂时地储存从存储器单元读取的数据，读取的数据从锁存器电路LC1提供给列选择电路160。在执行编程操作时，第二锁存器电路LC2可以根据从第一锁存器电路LC1传送的数据而将编程禁止电压或编程允许电压提供至位线。在执行读取操作时，第二锁存器电路LC2可以响应于位线的电压而暂时地储存存储器单元所储存的数据，并且将储存的数据传送至第一锁存器电路LC1。在编程操作之后所执行的验证操作中，第三锁存器电路LC3可以锁存存储器单元的阈值电压与目标电压的比较结果，并且根据比较结果输出比较信号（未示出）。

每个锁存器电路L1、L2和L3可以包括开关元件和锁存器。在下文中，将参照第一锁存器电路LC1来描述锁存器电路的操作。第一锁存器电路LC1可以包括传输电路331、锁存器LAT和锁存器控制电路333。锁存器LAT锁存数据。传输电路331将第一节点即锁存器LAT的非反相端子QA与感测节点SO耦合，使得锁存器LAT中的数据根据传输信号TRAN而被传送到感测节点SO。锁存器控制电路333分别与锁存器LAT的非反相端子QA和反相端子QB耦合，并且响应于设定信号SET、复位信号RST和感测节点SO的电位而操作。锁存器控制电路333在编程操作中将从外部设备输入的数据储存到锁存器LAT中，或者在读取操作或验证操作中将表示验证结果的数据储存在锁存器LAT中。可以将数据的反相信号和非反相信号用作设定信号SET和复位信号RST，使得在编程操作中将从外部设备输入的数据（例如从输入/输出电路170经由列选择电路160输入的数据）储存在LC1的锁存器LAT中。

由于具有不同波形的信号输入至锁存器电路LC2和LC3，因此在任一时间仅可激活锁存器电路LC1、LC2和LC3之中的一个。尽管锁存器电路LC2和LC3具有如所示那样与锁存器电路LC1大体相同的结构，但是锁存器LC2和LC3可以执行与如上所述不同的功能。

页缓冲器，诸如图3所示的PB0，将存储器单元划分为储存数据“1”的编程禁止单元和储存数据“0”的编程允许单元。编程禁止单元和编程允许单元中的数据是编程操作期间根据从外部设备输入的数据并且被储存在存储器单元中。页缓冲器在存储器单元是编程允许单元时将编程允许电压例如0V提供至位线（图3中的BLe0或Blo0），而在存储器单元是编程禁止单元时将编程禁止电压例如Vcc提供至位线。因此，位线Ble0和BLo0可以被编程允许电压放电，或者被编程禁止电压预充电。

在一些实施例中，当特定的存储器单元是编程允许单元时，可以由页缓冲器将高于0V的编程允许电压提供至位线。这允许单元顺利地执行沟道升压，防止在编程禁止单元的沟道区中使编程禁止单元的阈值电压升高。这个特征将在下面进一步描述。

现在参见图1，列选择电路160响应于从控制电路120输出的列地址CADD而选择页缓冲器组150中的页缓冲器PB0~PBk。即，在编程操作期间，列选择电路160响应于列地址CADD而将要储存在存储器单元中的数据顺序地传送至页缓冲器PB0~PBk。在读取操作中，列选择电路160响应于列地址CADD而顺序地选择页缓冲器PB0~PBk，使得将通过读取操作锁存在页缓冲器PB0~PBk中的存储器单元的数据输出至外部设备。

输入/输出电路170将从耦合至输入/输出电路170的外部设备输入的命令信号CMD和地址信号ADD传送至控制电路120。输入/输出电路170在编程操作中将从外部设备输入的数据DATA传送至列选择电路160，而在读取操作中将从存储器单元读取的数据输出至外部设备。

图4示出根据储存在存储器单元中的数据的阈值电压分布。在图4中，在用于将储存两个比特的数据（LSB数据和MSB数据）的多电平单元编程的编程操作中，存储器单元的阈值电压分布分为由PV0~PV3标示的四个电平。被编程在单元中的特定阈值分布代表了储存在存储器单元中的数据。例如，储存数据“11”的存储器单元的阈值电压可以分布成擦除电平PV0，储存数据“01”的存储器单元的阈值电压可以分布成第一编程PV1，储存数据“10”的存储器单元的阈值电压可以分布成第二编程电平PV2中，储存数据“00”的存储器单元的阈值电压可以分布成第三编程电平PV3。

在完成了储存LSB数据的LSB编程操作的情况下，存储器单元的阈值电压可以分布成两个不同的电平。例如，储存LSB数据“1”的存储器单元的阈值电压分布成擦除电平PV0，而储存LSB“0”的存储器单元的阈值电压可以升高至高于0V的电平。随后，在完成了储存MSB数据的MSB编程操作的情况下，存储器单元的阈值电压根据LSB数据和MSB数据而分布成四个电平PV0~PV3。换言之，在编程期间，存储器单元从擦除状态PV0开始。如果LSB为“0”，阈值电平被移位到状态PV2。另外，如果MSB为“0”，则阈值电平在电压上向上移位。因此，在两步编程功能中，首先将LSB比特编程然后将MSB编程，如果正编程的比特是“0”，则二者都是通过将阈值电压向上移位，而如果正编程的比特是“1”，则不将阈值电压移位。本领域技术人员将会认识到，也可以利用其它编程过程。

在下文，将详细描述操作包括上述元件的半导体存储器件的方法。图5A和图5B帮助说明根据本发明的一些实施例的操作半导体存储器件的方法。

在图2、图5A和图5B中，如上所述，根据储存在存储器单元中的数据，与选中的字线耦合的存储器单元分为编程禁止单元和编程允许单元。图5A说明与特定的字线连接的存储器单元的行中的三个单元。如图5A所示，每个单元包括与特定的字线耦合的控制栅（CG）、浮栅（FG）和体区。具有源极和漏极的沟道区位于体区与浮栅（FG）之间。位线BLe和BLo以及源极线（SL）横跨沟道区而耦合，如图2所示。

如上所述，要编程数据“1”的存储器单元是编程禁止单元，而要编程数据“0”的存储器单元是编程允许单元。阈值电压上升到高于目标电平的电压的编程允许单元变成编程禁止单元。当对偶数页执行编程操作时，奇数页（即，与位线BLo中的一个耦合）中包括的存储器单元可以变成编程禁止单元，当对奇数页执行编程操作时，偶数页（即，与位线BLe中的一个耦合）中包括的存储器单元可以变成编程禁止单元。即使提供编程电压，在编程操作中编程禁止单元的阈值电压也不改变。然而，编程允许单元的阈值电压通过在编程操作中提供的编程电压而增加。

为了防止在编程电压被提供至控制栅时编程禁止单元的阈值电压改变，将编程禁止电压Vinhibit提供至编程禁止单元的位线。在漏极选择晶体管DST导通的情况下，编程禁止电压被提供至存储串ST中的沟道区，并且存储器单元的沟道区BULK被编程禁止电压预充电。此外，将编程允许电压例如0V提供至编程允许单元的选中的位线。在漏极选择晶体管DST导通的情况下，存储串ST中的沟道区经由选中的位线放电。

将通过电压提供至未选中的字线，将编程电压Vpgm提供至选中的字线。编程禁止单元的沟道区的沟道电压由于在控制栅（CG）处提供给字线的通过电压而根据沟道升压增加。结果，提供给编程禁止单元的编程电压与增加的沟道电压之间的差小。这种小的增加的沟道电压不意图改变编程禁止单元的阈值电压。

然而，编程允许单元与编程禁止单元之间的电容耦合也可能导致编程禁止单元的阈值电压增加。在相邻单元的体BULK之间形成有元件隔离层ISO。因此，在相邻存储器单元的沟道区之间形成有寄生电容Cp。因此，即使产生沟道升压，编程允许单元中的沟道电压也可能不会增加到目标电平，相反地，编程禁止单元中的沟道电压可能意外地增加。例如，在编程允许单元位于编程禁止单元两侧的情况下，编程允许单元的沟道区被放电。结果，编程允许单元的沟道电压可能因为耦合现象而没有增加到目标电平，而编程禁止单元的沟道电压可能由于沟道升压而增加。

因此，由于提供给编程禁止单元的编程电压Vpgm与编程禁止单元的沟道电压之差变得较高，编程禁止单元的阈值电压也可能增加。特别是，如图5B所示，由于在使用ISPP方法的编程操作中每当再次执行编程操作时编程电压Vpgm增加了步进电压Vstep，因此编程电压Vpgm与沟道电压之差随着编程电压Vpgm的增加而增大，编程禁止单元的阈值电压变得较高，而编程允许单元的阈值电压没有如意图的那样移位。因此，在编程中可能由于上述干扰现象而出现错误。

因此，本发明的一些实施例提供一种将这种干扰现象最小化的方法。图6示出说明根据本发明的一些实施例的操作半导体存储器件的方法的流程图。图7A和图7B是说明根据本发明的一些实施例的半导体存储器件的操作的图。

外围电路（包括控制器120、电压供应电路134和页缓冲器150）执行图6所示的编程操作。图7A示出被指定为编程允许单元和编程禁止单元的存储器单元，示出了单元的体区之间的寄生电容。图7B示出在执行图6所示的编程操作期间的电压电平Vpgm和Vbl。

如图6所示，在位线预充电操作610中，将选中的位线设定为Vallow，而将未选中的位线设定为Vinhibit。在步进编程电压步骤S620中，将选中的字线设定为Vpgm，而将未选中的字线设定为Vpass。在步骤630中，执行编程验证操作。编程验证操作读取被编程的单元以确定选中的单元是否被正确地编程。在步骤S640中，如果编程验证通过，则编程步骤完成且结束。若没有通过，则将Vpgm与参考电压Vtg比较。如果Vpgm>Vtg，则在步骤S655中执行检查以查看编程操作是否已经执行了允许的次数。若没有执行允许的次数，则在步骤S657中将Vpgm增加一数量Vstep2。在步骤S660中，将选中的位线设定为值aV并且将未选中的位线设定为Vinhibit。从步骤S660开始，然后执行步骤S620。在步骤S651如果Vpgm小于参考电压Vtg，或者在步骤S655如果编程操作已经执行了允许的次数，则在步骤S653中将Vpgm增加一数值Vstep1并且再次执行步骤S610。

如图6所示和如图7A和7B所说明的，可以执行第一编程操作S610和S620、编程验证操作S630以及第二编程操作S660和S620。当再次执行编程操作时，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）执行编程电压设定操作S650。在第一编程操作S610和S620中提供给编程允许单元的选中的位线的编程允许电压Vallow或aV的电平可以与第二编程操作S660和S620不同。

在根据编程验证操作检测到阈值电压未增加到目标电平的存储器单元的数目高于允许的数目的情况下，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）根据编程电压Vpgm的电平来重复地执行第一编程操作步骤S610和S620以及编程验证操作步骤S630，或者重复地执行第二编程操作步骤S660和S620以及编程验证操作步骤S630。例如，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）在编程电压Vpgm低于参考电压Vtg的情况下重复地执行第一编程操作步骤S610和S620以及编程验证操作步骤S630，而在编程电压Vpgm高于参考电压Vtg的情况下重复地执行第二编程操作步骤S660和S620以及编程验证操作步骤S630。第一编程操作步骤S610和S620以及编程验证操作步骤S630可以被包括在第一编程循环中，第二编程操作步骤S660和S620以及编程验证操作步骤S630可以被包括在第二编程循环中。

外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）可以在将LSB数据储存到存储器单元的操作中重复地执行第一编程循环步骤S610、S620和S630，而在将MSB数据储存到存储器单元的操作中重复地执行第二编程循环步骤S660、S650、S620和S630。外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）可以在将存储器单元的阈值电压增加到最高的第三编程电平的操作中重复地执行第二编程循环步骤S660、S620和S630。外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）可以在第二编程循环步骤S660、S620和S630重复地执行了允许的次数之后重复地执行第一编程循环。

外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）可以在重复地执行第一编程循环步骤S610、S620和S630时不同地设定编程电压Vpgm的增加值，并且在重复地执行第二编程循环步骤S660、S620和S630时增加步进值。例如，在重复地执行第二编程循环步骤S660、S620和S630时的增加值（Vstep2）可以高于在重复地执行第一编程循环步骤S610、S620和S630时的编程电压Vpgm的增加值（Vstep1）。

在步骤S610中，由外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）来执行位线预充电操作。将编程允许电压Vallow提供到选中的位线（编程允许单元的位线），并且将编程禁止电压Vinhibit提供到未选中的位线（编程禁止单元的位线）。这里，编程允许电压Vallow可以包括例如接地电压。漏极选择晶体管DST可以导通，源极选择晶体管SST可以关断，可以将电源电压提供至公共源极线SL。结果，编程禁止单元的沟道区被编程禁止电压Vinhibit预充电，而编程允许单元的沟道区被放电。

在步骤S620中，将通过电压Vpass提供至未被外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）选中的字线，而将编程电压Vpgm提供至选中的字线。结果，编程允许单元的阈值电压增加。

在步骤S630中，由外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）执行编程验证操作。由于编程验证操作是公知的操作，因此将不再赘述编程验证操作。

在步骤S640中，根据锁存在页缓冲器PB0~PBk中的数据，经由编程验证操作来检测阈值电压未增加到目标电平的存储器单元的数目是否高于允许的数目。在所述存储器单元的数目小于允许的数目的情况下，编程操作完成。如果所述存储器单元的数目高于允许的数目，则再次执行编程操作。

在步骤S650中，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）在再次执行编程操作之前执行编程电压设定操作。即，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）判断编程电压Vpgm是增加第一步进电压Vstep1还是增加第二步进电压Vstep2，所述第二步进电压Vstep2可以比第一步进电压Vstep1高。具体地，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）在步骤S651中检测编程电压Vpgm是否高于参考电压Vtg。在编程电压Vpgm低于参考电压Vtg的情况下，在步骤S653将编程电压Vpgm增加第一步进电压Vstep1。然后外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）再次执行第一编程循环步骤S610、S620和S630。

外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）在步骤S651检测到编程电压Vpgm高于参考电压Vtg，并且在步骤S655检测第二编程循环步骤S660、S620和S630是否已经执行了允许的次数或者更多的次数。在第二编程循环步骤S660、S620和S630尚未执行允许的次数的情况下，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）将编程电压Vpgm增加第二步进电压Vstep2，所述第二步进电压Vstep2可以比在步骤S653中使用的第一步进电压Vstep1高。

随后，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）执行第二编程循环步骤S660、S620和S630。第二编程循环（步骤S660、S620和S630）与第一编程循环（步骤S610、S620和S630）的不同之处在于，将可以高于第一编程允许电压Vallow且低于编程禁止电压Vinhibit的第二编程允许电压aV提供至编程允许单元的选中的位线。在重复地执行第二编程循环步骤S660、S620和S630时的编程电压Vpgm的增加值高于在重复地执行第一编程循环步骤S610、S620和S630时的编程电压Vpgm的增加值。

第二编程循环步骤S660、S620和S630通过将第二编程允许电压aV提供至未选中的位线而减小寄生电容Cp的电容，因而可以充分地增加编程禁止单元的沟道电压。结果，提供给编程禁止单元的编程电压与沟道电压之差可以减小，由此防止编程禁止单元的阈值电压改变或增加。

如图7B中进一步所示的，随着将可以为正电压的第二编程允许电压aV提供给编程允许单元的沟道区，编程允许单元的编程电压Vpgm与沟道电压之差减小。因此，编程允许单元的阈值电压的增加值也可能减小。结果，编程操作速度可能变慢。在步骤S657，如图7B所示，编程电压Vpgm增加比第一步进电压Vstep1更高的第二步进电压Vstep2，以补偿编程操作速度。因此，可以充分地保持编程允许单元的编程电压Vpgm与沟道电压之差，并且可以防止编程操作速度降低。

如果不断地将编程电压增加高的值，则施加给存储器单元的应力变得更高。因此，在步骤S655判断出第二编程循环步骤S660、S620和S630的重复次数超过允许的次数的情况下，外围电路（包括控制电路120、电压供应电路134和页缓冲器组150）再次将编程电压Vpgm增加第一步进电压Vstep1，并且重复地执行第一编程循环步骤S610、620和S630。

在图7B中示出了在图6所示的编程顺序中使用的电压的实例。如所示，逐步地将Vpgm增加步进电压Vstep1，并且在Vpgm超过Vtg之前将Vbl设定为Vallow。对于允许的步骤数，则逐步地将Vpgm增加步进电压Vstep2并且将Vbl设定为aV。在允许的步骤数之后，逐步地将Vpgm增加步进电压Vstep1，并且将Vbl设定为Vallow。

在一些实施例中，第一编程允许电压Vallow可以设定为在0V至0.5V的范围内，并且可以如图7B所示设定为0V。第二编程允许电压aV可以设定为在约1V至约2V之间。编程电压Vpgm可以从约14V增加至约21V，第一步进电压Vstep1可以设定在0.1V至0.4V的范围内，第二步进电压Vstep2可以设定在0.4V至1.0V的范围内。在一些实施例中，编程允许电压可以由页缓冲器组150设定，编程电压可以由电压供应电路134设定。

如上所述，在将具有正电压的第二编程允许电压aV提供至编程允许单元的选中的位线的同时重复地执行编程操作时，将编程电压增加第二步进电压Vstep2。即，每当重复地执行第二编程循环时，编程电压增加第二步进电压。可以在储存MSB数据的整个操作或一部分中重复地执行第二编程循环，可以在将阈值电压增加到最高的第三编程电平的整个操作或一部分中重复地执行第二编程循环。

因此，可以通过经由上述器件和方法将数据储存在存储器单元中来增强半导体存储器件的操作特性和可靠性。

图8是示意性地说明根据本发明的一些实施例的存储系统的框图。在图8中，存储系统800可以包括非易失性存储器件820和存储器控制器810。非易失性存储器件820可以是以上如图1和图2所示的半导体存储器件。存储器控制器810控制非易失性存储器件820。存储系统800可以通过结合非易失性存储器件820和存储器控制器810而被用作存储卡或固态盘SSD。如图8所示，可以使用SRAM811作为处理单元812的工作存储器。主机接口813可以具有用于主机访问存储系统800的数据交换协议。纠错模块814检测并校正从非易失性存储器件820读取的数据的错误。存储器接口815与本发明的非易失性存储器件820接口。处理单元812可以执行用于存储器控制器810的数据交换的控制操作。

本发明的存储系统800还可以包括用于储存与主机接口的码数据且执行其它功能的ROM（未示出）。非易失性存储器件820可以被设置为包括快闪存储器芯片的多芯片封装。本发明的存储系统800可以被设置为具有低错误率的高可靠性存储媒介。在一些实施例中，存储器控制器810可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE的各种接口协议中的一种与外部设备例如主机通信。

图9示意性地示出根据上述一些实施例的用于执行编程操作的融合式（fusion）存储器件或融合式存储系统900。例如，本发明的特征可以应用于OneNAND（一体式NAND）快闪存储器件900作为融合式存储器件。

OneNAND快闪存储器件900包括利用不同的协议与设备交换信息的主机接口910，用于嵌入驱动存储器件的码或暂时储存数据的缓冲器RAM920，用于响应于从外部设备输入的控制信号和命令来控制读取、编程和每种状态的控制器930，用于储存在存储器件中定义命令、地址、系统操作环境的数据（诸如配置数据）的寄存器940，以及具有包括非易失性存储器单元和页缓冲器的操作电路的NAND快闪单元阵列950。NAND快闪单元阵列950的存储器阵列可以与图2所示的存储器阵列110相似。

图10示意性地示出根据本发明的实施例的包括快闪存储器件1010的计算系统1000。计算系统1000包括与系统总线1060电连接的微处理器1020、RAM1030、用户接口1040、诸如基带芯片组的调制解调器1050、以及存储系统1010。在计算系统1000是移动设备的情况下，还可以提供用于供应计算系统1000的操作电压的电池（未示出）。计算系统1000的一些实施例还可以包括未示出的应用芯片组、照相机图像处理器CIS、移动DRAM或其它设备。存储系统1010可以包括使用例如用于储存数据的非易失性存储器件的SSD。存储系统1010可以应用于融合式快闪器件，诸如图9所示的OneNAND快闪存储器。

尽管已经结合若干个说明性实施例描述了实施例，但是应当理解，本领域技术人员能够设想到落入本公开原理的精神和范围之内的若干其它变型和实施例。

Claims (14)

1.一种操作半导体存储器件的方法，所述方法包括以下步骤：

操作第一编程循环，所述第一编程循环包括：

执行第一编程操作，所述第一编程操作包括：

将编程禁止电压提供至编程禁止单元的未选中的位线，所述编程禁止单元是与选中的字线耦合的未选中的存储器单元，

将第一编程允许电压提供至编程允许单元的选中的位线，所述编程允许单元是与所述选中的字线耦合的选中的存储器单元，以及

将编程电压提供至所述选中的字线，以及

对所述存储器单元执行编程验证操作；以及

操作第二编程循环，所述第二编程循环包括：

执行第二编程操作，所述第二编程操作包括：

将所述编程禁止电压提供至所述未选中的位线，

将第二编程允许电压提供至所述选中的位线，

将所述编程电压提供至所述选中的字线，以及

执行所述编程验证，

其中，所述第二编程允许电压是所述第一编程允许电压与所述编程禁止电压之间的电压，

其中，在所述第二编程循环重复地执行了允许的次数之后，再次执行所述第一编程循环，

其中，基于提供至所述选中的字线的编程电压，所述第一编程允许电压和所述第二编程允许电压中的一种被提供至所述选中的位线，以及

其中，每当重复所述第一编程循环时，所述编程电压增加第一步进电压，每当重复所述第二编程循环时，所述编程电压增加第二步进电压，所述第二步进电压比所述第一步进电压高。

2.如权利要求1所述的方法，其中，在所述编程电压低于参考电压的情况下，重复所述第一编程循环，在所述编程电压高于所述参考电压的情况下，执行所述第二编程循环。

3.如权利要求1所述的方法，其中，所述第一编程允许电压包括接地电压。

4.如权利要求1所述的方法，其中，在将LSB数据储存在所述存储器单元中的操作中执行所述第一编程循环，在将MSB数据储存在所述存储器单元中的操作中执行所述第二编程循环。

5.如权利要求4所述的方法，其中，在储存所述MSB数据的操作中，在所述第二编程循环重复地执行了允许的次数之后，再次执行所述第一编程循环。

6.如权利要求1所述的方法，其中，在将所述存储器单元的阈值电压增加到比擦除电平、第一编程电平和第二编程电平更高的第三编程电平的操作中，再次执行所述第二编程循环。

7.如权利要求6所述的方法，其中，在将所述存储器单元的阈值电压增加到所述第三编程电平的操作中，在所述第二编程循环重复地执行了允许的次数之后，再次执行所述第一编程循环。

8.一种半导体存储器件，包括：

存储块，所述存储块被配置成包括与字线耦合的存储器单元；以及

外围电路，所述外围电路被配置成对与从所述字线中选中的字线耦合的存储器单元执行包括第一编程操作和编程验证操作的第一编程循环以及a包括第二编程操作和所述编程验证操作的第二编程循环，并且在所述第一编程循环和所述第二编程循环期间将具有不同电平的编程允许电压提供至位于编程禁止单元之间的编程允许单元的选中的位线，

其中，在所述第二编程循环重复地执行了允许的次数之后，所述外围电路重复所述第一编程循环，

其中，基于提供至所述选中的字线的编程电压，所述编程允许电压中的一种被提供至所述选中的位线，以及

其中，每当重复所述第一编程循环时，所述外围电路将提供给所述选中的字线的编程电压增加第一步进电压，每当重复所述第二编程循环时，所述外围电路将所述编程电压增加第二步进电压，所述第二步进电压比所述第一步进电压高。

9.如权利要求8所述的半导体存储器件，其中，在所述编程电压低于参考电压的情况下，所述外围电路重复所述第一编程循环，在所述编程电压高于所述参考电压的情况下，所述外围电路执行所述第二编程循环。

10.如权利要求8所述的半导体存储器件，其中，所述第一编程允许电压包括接地电压，所述第二编程允许电压高于所述第一编程允许电压，并且低于供应给所述编程禁止单元的未选中的位线的编程禁止电压。

11.如权利要求8所述的半导体存储器件，其中，在将LSB数据储存在所述存储器单元中的操作中，所述外围电路重复地执行所述第一编程循环，在将MSB数据储存在所述存储器单元中的操作中，所述外围电路重复执行所述第二编程循环。

12.如权利要求11所述的半导体存储器件，其中，在储存所述MSB数据的操作中，在所述第二编程循环重复地执行了允许的次数之后，所述外围电路再次执行所述第一编程循环。

13.如权利要求8所述的半导体存储器件，其中，在将所述存储器单元的阈值电压增加到比擦除电平、第一编程电平和第二编程电平更高的第三编程电平的操作中，所述外围电路重复地执行所述第二编程循环。

14.如权利要求13所述的半导体存储器件，其中，在将所述存储器单元的阈值电压增加到所述第三编程电平的操作中，在所述第二编程循环重复地执行了允许的次数之后，所述外围电路再次执行所述第一编程循环。