CN101199025A - 快闪存储器装置中的选择性慢编程会聚 - Google Patents

快闪存储器装置中的选择性慢编程会聚 Download PDF

Info

Publication number
CN101199025A
CN101199025A CNA2006800213868A CN200680021386A CN101199025A CN 101199025 A CN101199025 A CN 101199025A CN A2006800213868 A CNA2006800213868 A CN A2006800213868A CN 200680021386 A CN200680021386 A CN 200680021386A CN 101199025 A CN101199025 A CN 101199025A
Authority
CN
China
Prior art keywords
threshold voltage
voltage
memory cell
threshold
programming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800213868A
Other languages
English (en)
Other versions
CN101199025B (zh
Inventor
米凯莱·因卡尔纳蒂
乔瓦尼·桑廷
托马索·瓦利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority claimed from PCT/US2006/023217 external-priority patent/WO2006138413A1/en
Publication of CN101199025A publication Critical patent/CN101199025A/zh
Application granted granted Critical
Publication of CN101199025B publication Critical patent/CN101199025B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells

Landscapes

  • Read Only Memory (AREA)

Abstract

用施加到多个存储器单元所耦合到的字线的递增的编程脉冲对所述存储器单元进行编程。在每一脉冲之后，检验操作确定每一单元的阈值电压。当所述阈值电压达到预检验阈值时，用中间电压偏置仅连接到所述特定单元的位线，所述中间电压使所述单元的Vt变化减速。其它单元继续以其正常速度进行编程。在每一单元的Vt均达到所述预检验电平时，用所述中间电压对其进行偏置。在所有所述位线的阈值电压均达到所述检验电压阈值时，用抑制电压来偏置所有所述位线。

Description

快闪存储器装置中的选择性慢编程会聚
技术领域
本发明大体涉及存储装置，且具体来说，本发明涉及快闪存储器装置存储器装置。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器是一种类型的可以块为单位而不是一次一个字节地被擦除并重新编程的存储器。典型的快闪存储器包括存储器阵列，所述存储器阵列包含大量存储器单元。所述存储器单元中的每一者包含能够保存电荷的浮栅场效应晶体管。通常将所述单元分组成多个块。可通过对浮动栅极进行充电来在随机基础上对块内的单元中的每一者进行电编程。通过浮动栅极中的电荷的存在或不存在来确定单元中的数据。可通过块擦除操作来从浮动栅极去除电荷。
可按每单元单个位(即，单级单元-SLC)或每单元多个位(即，多级单元-MLC)来对每一存储器单元进行编程。每一单元的阈值电压(Vt)确定存储在所述单元中的数据。举例来说，在每单元单个位中，0.5V的Vt可指示经编程的单元，而-0.5V的Vt可指示经擦除的单元。多级单元可具有多个Vt窗，每一Vt窗指示不同状态。多级单元通过将位组合(bit pattern)分配给所述单元的特定电压分布来利用传统快闪单元的模拟性质。视分配给所述单元的电压范围的量而定，这种技术允许每单元存储两个或两个以上的位。
重要的是，Vt分布可充分间隔开，以便减小一个分布的较高电压与下一分布的较低Vt重叠的可能性。所述重叠可能因为并入单元的特定电压分布的噪声或温度变化的缘故而发生。视分配给单元的电压范围的量而定，这种技术允许每单元存储两个或两个以上的位。
重要的是，Vt分布可充分间隔开，以便减小一个分布的较高电压与下一分布的较低Vt重叠的可能性。所述重叠可能因为集成电路的噪声或温度变化的缘故而发生。一种在各个阈值电压分布之间形成较大间隙的方式是使分布本身较窄。因为存储器单元在不同速率下编程，所以这可能是一个问题。
可在较慢单元之前对较快的存储器单元进行编程，因为较快的单元需要较少的编程脉冲。由于较快单元产生较宽的分布，所以这可导致较快单元的Vt分布与较慢单元的Vt分布不同且/或更接近除较慢单元的Vt分布以外的其它分布。
在Tanaka等人的第6,643,188号美国专利(转让给Toshiba和SanDisk公司)中说明一种解决这个问题的方法。Tanaka等人揭示一种两步编程方法，其使用第一步检验电压和第二步检验电压。一旦正被编程的存储器单元的阈值电压达到第一步检验电压，就针对所有正被编程的单元改变写控制电压。这使所有存储器单元的编程减速。
这种方法的一个问题是：其减小了编程处理量。不管正被编程的单元是快单元还是慢单元，减小所有所述单元的编程速度都使对所有所述单元进行编程所花费的时间增加。
另一种可用于形成较窄分布的方法是：当单元接近编程状态时，调整编程脉冲阶跃电压。然而，这也使所有位的编程减速，因此减小编程处理量。对于需要额外编程脉冲的较高分布来说尤其如此，其中由于增量较小，所以要花费更长的时间来达到较高分布。
由于上文所陈述的原因，且由于下文所陈述的所属领域的技术人员在阅读并理解本说明书后将明了的其它原因，此项技术中需要一种在不减小存储器装置的编程处理量的情况下产生较窄Vt分布的方法。
发明内容
一种用于在包括存储器单元阵列的存储器装置中进行选择性慢编程会聚的方法，所述存储器单元阵列具有字线和位线，所述方法包括：增加多个存储器单元中每一者的阈值电压；以及选择性偏置耦合到所述多个存储器单元的位线，使得在耦合到所述第一位线的存储器单元的所述阈值电压达到两个检验阈值电压中的第一检验阈值电压时，用大于0V的电压来偏置位线，所述第一检验阈值电压小于第二检验阈值电压。
一种存储器装置，其包括：存储器单元阵列，其具有字线和位线，每一存储器单元具有相关联的阈值电压；以及控制电路，其控制所述存储器单元阵列的编程，所述控制电路经配置以控制多个编程脉冲的产生以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步经配置以选择性地控制位线偏置，使得仅耦合到阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元的位线在从地电位偏置的过程中经历增加。
一种存储器系统，其包括：处理器，其产生存储器编程信号；以及存储器装置，其耦合到所述处理器且响应于所述存储器编程信号而操作，所述装置包括：存储器单元阵列，所述存储器单元以行和列的形式布置，以使得所述行通过字线而耦合且所述列通过位线而耦合，每一存储器单元具有相关联的阈值电压；以及控制电路，其控制所述存储器单元阵列的编程，所述控制电路适合于控制多个编程脉冲的产生，以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步适合于仅选择性地控制与阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元相关联的位线的偏置。
附图说明
图1展示本发明的快闪存储器阵列的一个实施例的简化示意图。
图2展示本发明的选择性慢编程方法的一个实施例的流程图。
图3展示本发明的Vt分布的一个实施例的图。
图4展示根据图2的实施例的编程脉冲、数据位电压电平和位线电压电平的一个实施例的图。
图5展示本发明的存储器系统的一个实施例的简化框图。
具体实施方式
在以下本发明具体实施方式中，参考形成本发明一部分的附图，且其中以说明的方式展示可实践本发明的具体实施例。图中，相同标号在几个视图中始终描述大体上类似的组件。以足够的细节来描述这些实施例，以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明范围的情况下，作出结构、逻辑和电改变。因此，不应在限制意义上考虑以下具体实施方式，且本发明的范围仅由所附权利要求书及其均等物界定。
图1说明本发明的主“与非”快闪存储器阵列的一个实施例的简化图。出于清楚的目的，图1的存储器阵列没有展示存储器阵列中通常需要的所有元素。举例来说，尽管所需位线的数目实际上取决于存储器密度，但仅展示两个位线(BL1和BL2)。随后将位线称为(BL1到BLN)。
所述阵列由布置成串联列104、105的浮栅单元101的阵列组成。在每一串联链104、105中，所述浮栅单元101中的每一者以漏极到源极的方式耦合。横跨多个串联串104、105的字线(WL0到WL31)耦合到一行中的每个浮栅单元的控制栅极，以便控制其操作。位线(BL1到BLN)最终耦合到检测每一单元的状态的读出放大器(未图示)。
在操作中，字线(WL0到WL31)选择串联链104、105中的个别浮栅存储器单元进行写入或读取，并在通过模式下，对每一串联串104、105中的其余浮栅存储器单元进行操作。浮栅存储器单元的每一串联串104、105通过源极选择栅极116、117耦合到源极线106，且通过漏极选择栅极112、113耦合到个别位线(BL1到BLN)。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S)118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D)114控制。
在典型的现有技术编程操作期间，用以大于预定编程电压的初始电压(例如，约16V)开始的一系列递增电压编程脉冲来偏置待编程的快闪存储器单元的选定字线。在每一编程脉冲之后，执行0V字线电压下的检验操作以确定单元的阈值电压Vt是否已增加到适当的编程电平(例如，0.5V)。
在编程操作期间，通常以小于编程电压的电压(例如，约10V)来偏置其余单元的未选定字线。在一个实施例中，未选定字线电压可为高于地电位的任何电压。以大体上类似的方式对所述存储器单元中的每一者进行编程。
将本发明的存储器阵列分解成存储器块。存储器块的数量通常由存储器装置的大小(即，512MB、1GB)来确定。每一存储器块由64个页组成。
图1中说明的阵列是针对“与非”结构阵列的。然而本发明的实施例不限于任何一个类型的阵列结构。举例来说，本发明还可在“或非”或“与”结构阵列中正确地操作。
图2说明本发明的选择性慢编程会聚方法的一个实施例的流程图。接收命令以将数据写入(201)到一个或一个以上存储器单元。所述数据可以是单个位或多个位。
如先前描述，产生(203)编程脉冲并将其施加到选定字线。接着执行(205)编程检验操作，以确定单元是否已正确编程(207)。检验操作仅为单元的读取以确定其内容，以及读取数据与所需数据的比较。
如果单元已经编程，那么以编程抑制电压来偏置其漏极连接(即，其连接到的位线)(215)。在一个实施例中，VBL从编程期间所使用的0V位线偏置增加到VCC。替代实施例可针对VBL使用其它抑制电压。
如果检验操作确定单元仍未编程有所需数据(207)，那么检查单元的阈值电压，以确定其是否已达到针对所述特定状态的预检验电压电平(209)。每一状态具有一预检验电压电平，当针对所述特定状态的阈值电压达到所述电平时，在所述预检验电压电平处，通过偏置耦合到单元的位线(211)来使所述特定单元的编程减速。
不同于现有技术，本发明的方法选择性地使已通过针对正被编程到单元中的特定状态的预检验阈值的每一单元的编程减速。正被编程的其它单元不受位线偏置的影响，且被允许以其正常编程速度进行编程。这具有在不减小编程处理量的情况下使Vt分布变窄的效应。
如图3中所说明且随后所论述，预检验电压电平小于检验电压电平。举例来说，第一编程状态(即，“10”)可能具有0.3V的预检验电压和0.5V的检验电压电平。替代实施例可使用其它电压以及预检验电压与检验电压之间的不同电压差。
位线的偏置减小了存储器单元晶体管上的电压降，因此减小了施加到单元的有效编程电压。编程电压越低，所述单元的Vt的移动越慢。在一个实施例中，位线偏压(VBL)在0.5到0.9的范围内。然而，本发明不限于任何一个电压或电压范围。
在位线电压VBL已增加(211)之后，通过产生递增地大于前一脉冲(212)的另一编程脉冲(203)而重复所述编程过程。在一个实施例中，以200mV阶跃电压增加编程脉冲。此阶跃电压仅用于说明目的，因为本发明可使用任何阶跃电压来增加编程脉冲电平。
然而，由于存储器单元晶体管上的电压降现在由于VBL增加而减小，因此增加的编程脉冲电压对编程所述单元的影响将减小。单元中的所述特定状态的编程操作继续进行，直到所述单元经编程且VBL增加到抑制电压为止。
如果尚未达到预检验电压电平(207)，那么使编程脉冲电压增加(213)阶跃电压，且将所述递增编程脉冲施加到单元的字线(203)。编程过程重复，直到达到预检验电压电平(209)为止，调整位线电压(211)以使编程减速，且单元最终经编程(207)，以使得位线电压增加到抑制电压(215)。
以选择性方式对每个位执行图2的方法。代替在位已达到预检验电压时偏置所有单元的位线，仅在每一单元均达到预检验阈值时，增加其特定位线电压，以减慢编程速度。
在使用多级单元的存储器装置中，所述位可位于同一页地址中或位于多个页地址中。当所述位在同一页地址中时，两个位可同时改变。换句话说，同一页地址编程过程可直接从擦除状态“11”转到编程状态“00”。如果多个位中的一个或一个以上位在不同的页地址中，那么每次仅改变一个位。举例来说，为了从擦除状态“11”转到编程状态“00”，通常必需经历状态“10”或状态“01”，视这些状态所映射到的位置而定。本发明的选择性慢编程会聚方法在这些实施例的任一者中均起作用。
图3说明本发明的Vt分布301到304的一个实施例的图。所述图展示擦除状态“11”301处于负Vt。状态“10”302、“00”303和“01”304分别具有增加的Vt分布。
每一“未擦除”分布302到303具有如前论述的相关联的预检验电压(PVFY1到PVFY3)。每一“未擦除”状态302到304还具有大于预检验电压的检验电压(VFY1到VFY3)。
图3的图仅用于说明目的，因为本发明的选择性慢编程收殓方法并不仅限于所说明状态的数量或每一状态的特定映射Vt位置。本发明不涉及分布的特定二进制编码，而是大体涉及从一般分布到具有较高Vt的不同分布的转变。
举例来说，在替代实施例中，多级单元可具有两个以上的位，因此需要额外的分布。在又一实施例中，每一状态可被映射到不同位置。举例来说，状态“10”可被映射到较高Vt分布，且状态“01”被映射到较低Vt分布。本发明实施例可在任何此类例子中正确地操作。
图4说明根据图2的选择性慢编程会聚方法的编程脉冲的一个实施例与所得数据位电压电平和位线电压电平的曲线图。下部图展示编程脉冲，其中每一脉冲的电压电平沿着底部轴线增加Vstep。所说明的实施例使用200mV的Vstep。然而，本发明不限于任何一个阶跃电压。
圆圈表示以不同速率编程的两个位。与空心圆圈相比，实心圆圈以较快的速率进行编程。圆圈的向上移动表示增加的Vt。在PVFY1阈值之前，较慢的位以200mV的ΔVt增加。实心圆圈(即，较快的位)首先达到预检验电压。在所说明的实施例中，这展示为PVFY1，如图3中所论述。然而，这还可以是其它预检验电平(例如PVFY2到PVFY3)中的任一者。
当较快的位达到预检验电压阈值时，上部图展示约0.6V的电压被施加到位线。较慢的位的位线仍处于0V。
中间图展示“较快”位现在以较慢的速率增加，其在阶跃电压等于200mV时可由ΔVt＝200*K表示，其中0＜K＜1。替代阶跃电压将具有不同的ΔVt。
一旦较慢的位和较快的位两者均达到检验电压阈值VFY1，上部图就展示抑制电压VCC被施加到位线。接着，中间图展示每个位的Vt的增加已由于编程操作的结束而停止。
图5说明本发明一个实施例的耦合到处理器510的存储器装置500的功能框图。处理器510可以是微处理器、处理器或某种其它类型的控制电路。存储器装置500和处理器510形成电子系统520的一部分。存储器装置500已经过简化以着重于存储器的有助于理解本发明的特征。
所述存储器装置包含存储器单元阵列530。在一个实施例中，存储器单元是非易失性浮栅存储器单元，且存储器阵列530以行与列的组的形式布置。
提供地址缓冲电路540以锁存地址输入连接A0到Ax 542上所提供的地址信号。地址信号由行解码器544和列解码器546接收并解码，以存取存储器阵列530。受益于本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列530的密度和结构。也就是说，地址的数目随存储器单元计数增加以及组和块计数增加而增加。
存储器装置500通过使用读出/锁存电路550读出存储器阵列列中的电压或电流变化来读取存储器阵列530中的数据。在一个实施例中，读出/锁存电路经耦合以读取并锁存来自存储器阵列530的一行数据。包含数据输入和输出缓冲电路560以用于通过多个数据连接562与控制器510进行双向数据通信。提供写入电路555以将数据写入到存储器阵列。
控制电路570对来自处理器510的控制连接572上所提供的信号进行解码。这些信号用于控制对存储器阵列530进行的操作，包含数据读取、数据写入和擦除操作。在一个实施例中，控制电路570执行本发明的选择性慢编程会聚方法的实施例。控制电路570可以是状态机、定序器或某种其它类型的控制器。
图5中所说明的快闪存储器装置已被简化以有助于基本理解存储器的特征。所属领域的技术人员已知快闪存储器的内部电路和功能的更详细的理解。
结论
总之，本发明的实施例提供一种经改进的用于在不减小编程处理量的情况下减小Vt分布的宽度方法。这可通过在每一单元的Vt达到小于编程检验操作所使用的检验电压电平的预检验电压电平时，选择性偏置正被编程的每一单元的位线来完成。
本发明的实施例不限于任何一种类型的存储器技术。举例来说，本发明的电路和方法可在“或非”型快闪存储器装置、“与非”型快闪存储器装置或可构造有此类存储器阵列的任何其它类型的存储装置中实施。
虽然本文已说明并描述了特定实施例，但是所属领域的技术人员应了解，经计算以实现同一目的的任何布置均可替代所展示的特定实施例。本发明的许多适应性改变对于所属领域的技术人员来说将是显而易见的。因此，本申请案希望涵盖本发明的任何适应性改变或变化。显然希望本发明仅由所附权利要求书及其均等物来限制。

Claims (22)

1.一种用于在包括存储器单元阵列的存储器装置中进行选择性慢编程会聚的方法，所述存储器单元阵列具有通过字线耦合的行和通过位线耦合的列，所述方法包括：增加多个存储器单元中每一者的阈值电压；以及
选择性偏置耦合到所述多个存储器单元的位线，使得仅在相关联存储器单元的所述阈值电压达到两个检验阈值电压中的第一检验阈值电压时偏置位线，所述第一检验阈值电压小于第二检验阈值电压。
2.根据权利要求1所述的方法，其中增加所述阈值电压包括在耦合到正被编程的所述存储器单元的预定字线上产生多个编程脉冲。
3.根据权利要求1所述的方法，其进一步包含继续对阈值电压低于所述第一检验阈值电压的存储器单元进行编程。
4.根据权利要求1所述的方法，其进一步包含执行检验操作以确定正被编程的每一存储器单元的所述阈值电压。
5.根据权利要求1所述的方法，其中所述存储器装置包括快闪存储器装置。
6.根据权利要求5所述的方法，其中所述快闪存储器装置是“与非”型快闪存储器或“或非”型快闪存储器中的一者。
7.根据权利要求1所述的方法，其中所述第二检验阈值电压是将所述存储器单元视为已编程所处的阈值电压。
8.根据权利要求1所述的方法，其中所述阈值电压是指示可编程到所述存储器单元中的多个可能的多电平状态中的一者的阈值电压分布的一部分。
9.根据权利要求1所述的方法，其进一步包括：
对多个存储器单元中的每一者执行编程操作；以及
对所述多个存储器单元中的每一者执行检验操作，以确定其各自的阈值电压。
10.根据权利要求9所述的方法，其中执行所述编程操作包括产生以阶跃电压递增的多个编程电压脉冲。
11.根据权利要求9所述的方法，其进一步包含响应于与位线相关联的存储器单元具有至少等于所述第二检验阈值电压的阈值电压，用抑制电压选择性地偏置耦合到所述多个存储器单元的所述位线。
12.根据权利要求11所述的方法，其中所述抑制电压是电源电压。
13.一种存储器装置，其包括：
存储器单元阵列，所述存储器单元以行和列的形式布置，以使得所述行通过字线而耦合且所述列通过位线而耦合，每一存储器单元具有相关联的阈值电压；以及
控制电路，其控制所述存储器单元阵列的编程，所述控制电路适合于控制多个编程脉冲的产生以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步适合于仅选择性地控制与阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元相关联的位线的偏置。
14.根据权利要求13所述的装置，其中所述存储器单元阵列由浮栅场效应晶体管组成。
15.根据权利要求13所述的装置，其中等于或大于所述第二检验阈值电压的阈值电压指示已编程的存储器单元。
16.根据权利要求13所述的装置，其中所述控制电路进一步适合于响应于小于所述第二检验阈值电压的阈值电压，控制从前一编程脉冲增加了预定阶跃电压的额外编程脉冲的产生。
17.根据权利要求13所述的装置，其中所述存储器装置是“与非”快闪存储器装置。
18.根据权利要求13所述的装置，其中所述控制电路进一步适合于以0V偏置与阈值电压仍未达到所述第一检验阈值电压的存储器单元相关联的所有位线。
19.一种存储器系统，其包括：
处理器，其产生存储器编程信号；以及
存储器装置，其耦合到所述处理器且响应于所述存储器编程信号而操作，所述装置包括：
存储器单元阵列，所述存储器单元以行和列的形式布置，以使得所述行通过字线而耦合且所述列通过位线而耦合，每一存储器单元具有相关联的阈值电压；以及
控制电路，其控制所述存储器单元阵列的编程，所述控制电路适合于控制多个编程脉冲的产生，以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步适合于仅选择性地控制与阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元相关联的位线的偏置。
20.一种用于在包括存储器单元矩阵的快闪存储器装置中进行选择性慢编程会聚的方法，所述存储器单元矩阵具有通过字线耦合的行和通过位线耦合的列，所述方法包括：
对一组多级存储器单元中的每一者执行编程操作，所述组的每一存储器单元均具有阈值电压分布，所述编程操作包括从前一脉冲递增的且被施加到耦合所述组存储器单元的每一字线的多个编程脉冲，所述阈值电压分布响应于每一编程脉冲而增加；
在每一编程脉冲之后，对每一存储器单元执行检验操作，以确定其各自的阈值电压分布；
用第一偏压仅选择性地偏置与在其阈值电压分布中具有等于或大于预检验阈值电压且小于检验阈值电压的最大电压的存储器单元相关联的每一位线，所述第一偏压大于0V且小于电源电压；以及
用抑制电压仅选择性地偏置与在所述阈值电压中具有至少等于所述检验阈值电压的最大电压的存储器单元相关联的每一位线。
21.根据权利要求20所述的方法，其中所述第一偏压包括0.5V到0.9V范围内的电压。
22.根据权利要求20所述的方法，其中所述阈值电压分布指示编程到所述存储器单元中的多个状态中的一者。
CN2006800213868A 2005-06-15 2006-06-13 快闪存储器装置中的选择性慢编程会聚 Active CN101199025B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
ITRM2005A000310 2005-06-15
IT000310A ITRM20050310A1 (it) 2005-06-15 2005-06-15 Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
US11/414,982 2006-05-01
US11/414,982 US7324383B2 (en) 2005-06-15 2006-05-01 Selective slow programming convergence in a flash memory device
PCT/US2006/023217 WO2006138413A1 (en) 2005-06-15 2006-06-13 Selective slow programming convergence in a flash memory device

Publications (2)

Publication Number Publication Date
CN101199025A true CN101199025A (zh) 2008-06-11
CN101199025B CN101199025B (zh) 2012-02-29

Family

ID=37573200

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800213868A Active CN101199025B (zh) 2005-06-15 2006-06-13 快闪存储器装置中的选择性慢编程会聚

Country Status (7)

Country Link
US (1) US7324383B2 (zh)
JP (1) JP2009509276A (zh)
CN (1) CN101199025B (zh)
AT (1) ATE422701T1 (zh)
DE (1) DE602006005153D1 (zh)
IT (1) ITRM20050310A1 (zh)
TW (1) TWI320181B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348412A (zh) * 2010-12-22 2013-10-09 桑迪士克科技股份有限公司 用于在编程期间减小存储器中的沟道与浮置栅极耦合的交替位线偏压
CN103680615A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103871469A (zh) * 2012-12-12 2014-06-18 爱思开海力士有限公司 非易失性存储装置、操作方法和具有其的数据处理系统
CN106575526A (zh) * 2014-07-18 2017-04-19 美光科技公司 使用多电平通过信号对存储器进行编程
CN106935263A (zh) * 2015-12-29 2017-07-07 北京兆易创新科技股份有限公司 一种存储单元的编程方法
CN109427408A (zh) * 2017-08-25 2019-03-05 美商新思科技有限公司 用于物理不可克隆功能安全的otp存储器单元
CN109863557A (zh) * 2019-01-23 2019-06-07 长江存储科技有限责任公司 用于对存储器系统进行编程的方法
CN110619916A (zh) * 2019-08-12 2019-12-27 长江存储科技有限责任公司 存储器编程方法、装置、电子设备及可读存储介质
CN111312318A (zh) * 2018-12-12 2020-06-19 北京兆易创新科技股份有限公司 一种非易失存储器控制方法以及装置

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1891644B1 (en) * 2005-06-15 2009-02-11 Micron Technology, Inc. Selective slow programming convergence in a flash memory device
US7949845B2 (en) 2005-08-03 2011-05-24 Sandisk Corporation Indexing of file data in reprogrammable non-volatile memories that directly store data files
KR101317625B1 (ko) * 2005-12-29 2013-10-10 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리에서 향상된 프로그램-검증 작동을 위한방법 및 장치
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
WO2007132452A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
WO2008026203A2 (en) 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
WO2008053473A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Memory cell readout using successive approximation
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
KR100801082B1 (ko) * 2006-11-29 2008-02-05 삼성전자주식회사 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
WO2008111058A2 (en) 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US7656709B2 (en) 2007-05-03 2010-02-02 Micron Technology, Inc. NAND step up voltage switching method
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
KR100908560B1 (ko) * 2007-08-06 2009-07-21 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
KR101448851B1 (ko) * 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
ITRM20080114A1 (it) * 2008-02-29 2009-09-01 Micron Technology Inc Compensazione della perdita di carica durante la programmazione di un dispositivo di memoria.
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
KR101412974B1 (ko) * 2008-05-28 2014-06-30 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US7839687B2 (en) * 2008-10-16 2010-11-23 Sandisk Corporation Multi-pass programming for memory using word line coupling
US7852671B2 (en) 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8064252B2 (en) * 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8223551B2 (en) 2009-02-19 2012-07-17 Micron Technology, Inc. Soft landing for desired program threshold voltage
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8482975B2 (en) 2009-09-14 2013-07-09 Micron Technology, Inc. Memory kink checking
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8243521B2 (en) * 2009-12-04 2012-08-14 Micron Technology, Inc. Method for kink compensation in a memory
US8139419B2 (en) 2009-12-08 2012-03-20 Micron Technology, Inc. Programming methods and memories
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8572311B1 (en) 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
US8767487B2 (en) * 2010-03-02 2014-07-01 Micron Technology, Inc. Drain select gate voltage management
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8472256B2 (en) 2010-05-12 2013-06-25 Micron Technology, Inc. Non-volatile memory programming
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8917553B2 (en) 2011-03-25 2014-12-23 Micron Technology, Inc. Non-volatile memory programming
JP2011204356A (ja) * 2011-07-19 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置
US8743622B2 (en) 2012-01-13 2014-06-03 Micron Technology, Inc. Memory devices and programming methods that program a memory cell with a data value, read the data value from the memory cell and reprogram the memory cell with the read data value
US9082510B2 (en) * 2012-09-14 2015-07-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) with adaptive write operations
US8953386B2 (en) 2012-10-25 2015-02-10 Sandisk Technologies Inc. Dynamic bit line bias for programming non-volatile memory
US9767894B2 (en) 2014-06-09 2017-09-19 Micron Technology, Inc. Programming memories with stepped programming pulses
US10074439B2 (en) * 2015-06-04 2018-09-11 SK Hynix Inc. Modeling method of threshold voltage distributions
KR20170073980A (ko) * 2015-12-21 2017-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6503395B2 (ja) * 2016-10-12 2019-04-17 イーメモリー テクノロジー インコーポレイテッド 静電放電回路
KR20190019427A (ko) * 2017-08-17 2019-02-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210074028A (ko) * 2019-12-11 2021-06-21 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11017856B1 (en) * 2020-02-18 2021-05-25 Applied Materials, Inc. Soft reset for multi-level programming of memory cells in non-Von Neumann architectures
US11127458B1 (en) 2020-04-28 2021-09-21 Applied Materials, Inc. Non-uniform state spacing in multi-state memory element for low-power operation
US12046303B2 (en) 2020-06-08 2024-07-23 Intel NDTM US LLC Smart prologue for nonvolatile memory program operation
US11488677B2 (en) 2020-12-10 2022-11-01 Micron Technology, Inc. Distributed compaction of logical states to reduce program time
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1047078B1 (en) 1999-04-21 2006-08-09 STMicroelectronics S.r.l. Method for differentiating the programming and erasing voltages in non volatile memory devices and corresponding memory device manufacturing process
US6914827B2 (en) 1999-07-28 2005-07-05 Samsung Electronics Co., Ltd. Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof
JP3631463B2 (ja) * 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
KR100395771B1 (ko) 2001-06-16 2003-08-21 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP3867624B2 (ja) 2002-06-06 2007-01-10 セイコーエプソン株式会社 不揮発性半導体記憶装置およびその駆動方法
JP3889699B2 (ja) * 2002-11-29 2007-03-07 株式会社東芝 不揮発性半導体記憶装置及びそのデータ書き込み方法
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7068539B2 (en) * 2004-01-27 2006-06-27 Sandisk Corporation Charge packet metering for coarse/fine programming of non-volatile memory

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348412A (zh) * 2010-12-22 2013-10-09 桑迪士克科技股份有限公司 用于在编程期间减小存储器中的沟道与浮置栅极耦合的交替位线偏压
CN103348412B (zh) * 2010-12-22 2016-03-16 桑迪士克科技股份有限公司 用于在编程期间减小存储器中的沟道与浮置栅极耦合的交替位线偏压
CN103680615A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103680615B (zh) * 2012-08-30 2019-05-07 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103871469B (zh) * 2012-12-12 2019-02-01 爱思开海力士有限公司 非易失性存储装置、操作方法和具有其的数据处理系统
CN103871469A (zh) * 2012-12-12 2014-06-18 爱思开海力士有限公司 非易失性存储装置、操作方法和具有其的数据处理系统
CN106575526A (zh) * 2014-07-18 2017-04-19 美光科技公司 使用多电平通过信号对存储器进行编程
CN106935263A (zh) * 2015-12-29 2017-07-07 北京兆易创新科技股份有限公司 一种存储单元的编程方法
CN109427408A (zh) * 2017-08-25 2019-03-05 美商新思科技有限公司 用于物理不可克隆功能安全的otp存储器单元
CN111312318A (zh) * 2018-12-12 2020-06-19 北京兆易创新科技股份有限公司 一种非易失存储器控制方法以及装置
CN109863557A (zh) * 2019-01-23 2019-06-07 长江存储科技有限责任公司 用于对存储器系统进行编程的方法
US10943650B2 (en) 2019-01-23 2021-03-09 Yangtze Memory Technologies Co., Ltd. Method for programming memory system
US11145362B2 (en) 2019-01-23 2021-10-12 Yangtze Memory Technologies Co., Ltd. Method for programming memory system
CN110619916A (zh) * 2019-08-12 2019-12-27 长江存储科技有限责任公司 存储器编程方法、装置、电子设备及可读存储介质

Also Published As

Publication number Publication date
TWI320181B (en) 2010-02-01
JP2009509276A (ja) 2009-03-05
TW200709209A (en) 2007-03-01
US7324383B2 (en) 2008-01-29
CN101199025B (zh) 2012-02-29
ITRM20050310A1 (it) 2006-12-16
DE602006005153D1 (de) 2009-03-26
ATE422701T1 (de) 2009-02-15
US20060285392A1 (en) 2006-12-21

Similar Documents

Publication Publication Date Title
CN101199025B (zh) 快闪存储器装置中的选择性慢编程会聚
CN101652815B (zh) 每级具有多于两个检验电压的非易失性多级存储器单元编程
CN101461012B (zh) 编程非易失性存储器装置
US8274833B2 (en) Mitigation of data corruption from back pattern and program disturb in a non-volatile memory device
US7417899B2 (en) Method of verifying flash memory device
EP1891644B1 (en) Selective slow programming convergence in a flash memory device
JP5150245B2 (ja) 半導体記憶装置
US20120039123A1 (en) Multiple level programming in a non-volatile memory device
US9564227B2 (en) Memory device having a different source line coupled to each of a plurality of layers of memory cell arrays
US8520435B2 (en) Nonvolatile memory device and method of operating the same
US10553283B2 (en) Semiconductor storage device
US7733705B2 (en) Reduction of punch-through disturb during programming of a memory device
CN101385088A (zh) 多电平单元非易失性存储器装置中的单锁存器数据电路
KR20110001579A (ko) 불휘발성 메모리 장치 및 이를 이용한 리드 동작 방법
JP4534211B2 (ja) 信頼性が改善された多値セルメモリデバイス
US20230352098A1 (en) Boost voltage modulated corrective read
US7983088B2 (en) Programming in a memory device
JP4273558B2 (ja) 不揮発性半導体記憶装置およびその消去ベリファイ方法
US20240203500A1 (en) Memory device and operating method of the memory device
JP2024037461A (ja) 半導体記憶装置
CN118053466A (zh) 半导体装置及其操作方法以及控制器的操作方法
KR20100021748A (ko) 불휘발성 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant