TWI320181B - Method for selective slow programming convergence in a flash memory device and memory device and memory system using the same - Google Patents

Description

1320181 九、發明說明： I關的_請举 &此申請案係主張2005年6月15日申請的義大利專利 申請案序號RM2005A000310之優先權，其名稱為“快閃記 憶體元件中之選擇性的緩慢程式化收斂”，其係與本案共同 被讓與。 〃八 【發明所屬之技術領域】 本發明係大致有關於記憶體元件，並且本發明尤其是 有關於快閃記憶體元件的記憶體元件。 【先前技術】 記憶體元件典型是被設置為電腦或其它電子設備中之 内部的半導體積體電路。有許多不同類型的記憶體，其包 含隨機存取記憶體（RAM)、唯讀記憶體（R〇M)、動態隨機 存取記憶體（DRAM)、同步的動態隨機存取記憶體（sdram) 以及快閃記憶體。 快閃記憶體是一種可用區塊而非一次一個位元組地被 抹除及再次被程式化的記憶體類型。典型的快閃記憶體係 包括一個記憶體陣列，該記憶體陣列係包含大量的記憶單 元。母個記憶單元係包含一個能夠保存一電荷的浮動閘極 的場效電晶體。該些單元通常被分組為區塊。 在一個區塊内的每個單元可以藉由充電該浮動閘極， 以隨機的方式被電性地程式化。在一個單元中的資料係藉 由在該浮動閘極中的電荷之存在與否來加以判斷的。該電 荷可以藉由一個區塊抹除動作而從該浮動閘極加以移除。 S*-.' 1320181

母個s己憶單元都可被程式化為每個單元單一個位元（亦 即，單-位準的單元_SLC)或是每個單元多個位元（亦即， =的單元-叫每個單元的臨界電壓(')係決定被 儲存在該單元中的資料。例如，在每個單元單-個位元中， 0.5 V的Vt可能指示一個程式化後的單元，而一〇 π的v 可能指示-個抹除後的單元。多位準的單元可以具有多個 Vt區：’每個vt區間係指示一個不同的狀態。多位準的單 元係藉由指定-個位元樣式給用於該單元上之—個特定的 電屢分：，以利用傳統的快閃單元的類比本質。此技術允 許母個單元儲存兩個或是多個位元，此係依據被指定給該 單凡的電壓範圍數量而定。 充分地間隔開vt分布是重要的，以便於降低一個分布 之較高的電壓重疊緊鄰的分布之較㈣vt的可能性。該 重且可flb會因為積體電路的雜訊或溫度變化而發生。在各 種的臨界電壓分布之間產生較大的間隙之-種方式是使得 分布本身變得更窄。此可能會造成問冑，因為記憶單元係 在不同的速率下程式化。 較快的記憶單元可能在較慢的單元之前就被程式化， 因為較快的單元需要較少的程式化脈衝。此可能會造成較 7的單元之Vt分布不同於較慢的單元的vt分布、以及/或 疋較快的單元之Vt分布比較慢的單元的vt分布更為接近 其它的分布，因為較快的單元產生較寬的分布。 種解決此問題的方式係被描述在授與Tanaka等人且 被讓與給Toshiba及SanDisk公司的美國專利號6,643，188 ,〆 5» 6 1320181 中。Tanaka等人係揭示一種兩個步驟的程式化方法，其係 使用第一及第二步驟驗證電壓。一旦被程式化的記憶單元 之臨界電壓到達第一步驟驗證電壓，則所有被程式化的單 元之一寫入控制電壓係被改變。此係減緩所有記憶單元的 程式化。 此種解決方式的一個問題是其減低程式化的處理量。 降低所有被程式化的單元的程式化速度係增加程式化所有 單凡所花費的時間，不論其係為快速的單元或是緩慢的單 元。 另種可被利用來產生較窄的分布之方法是隨著該單 元接近一個程式化後的狀態來調整該程式化脈衝的步階電 壓。然而，此亦減慢所有位元的程式化，因此降低了程式 化的處理量。此對於需要額外的程式化脈衝之較高的分布 而言尤其為真，因為較小的增量會花費較長的時間來到 達。 由於上述的理由以及以下所述的對於熟習此項技術者 在閱讀及瞭解本說明書之後將會變為明顯的其它理由，所 以在此項技術中對於一種在不降低記憶體元件的程式化處 理量之下產生窄的Vt分布之方式係有著需求。 【發明内容】 複數個έ己憶單元係以增量地增加的程式化脈衝施加到 D己隐單元所耦接的字線而被程式化。在每個脈衝之後一 個驗α動作係判斷每個單元的臨界電壓。當該臨界電壓到 達個驗證前的臨界值時，只有連接至該特定的單元之位 ν S- 7 1320181 元線被偏壓-中間的電壓，間的電壓係減緩該單元的 vt上之改變。其它的單元係、繼續以其正常的步調而被程式 化。當每個單元的vt到達該給蛾么M^ J咬邊驗證别的位準時’其係被偏

壓該中間的電壓。當其臨11 i A 田丹雖界電壓到達驗證電壓的臨界值 時’所有的位元線係被偏壓一禁止電壓。 【實施方式】

在以下的本發明之詳細說明中係參考構成本發明的一 部分之所附的圖式’並且在圖式中係藉由圖解而展示本發 明可被實施的特定實施例。在該圖式中，才目同的圖號係描 述整個圖式中之實質上類似的構件。這些實施例係充分詳 細地被描述，以使得熟習此項技術者能夠實施本發明。其 它的實施例也可被利用，並且可以做結構、邏輯與電性上 的改變而不脫離本發明的範疇。因此，以下的詳細說明並 不以限制性的意思來理解，並且本發明的範疇僅藉由所附 的申請專利範圍及其均等項來加以界定。 圖1係描繪本發明的一個主要的NAND型快閃記憶體 陣列的一個實施例之簡化圖。為了清楚起見，圖1的記憶 體陣列並不展示在一個記憶體陣列中通常所需的所有元 件。例如’儘管所需的位元線數目實際上是依據記憶體密 度而定’但只有兩條位元線係被展示（BL1及BL2)。該些 位元線於是被稱為（BL1—BLN) » 該陣列係由一個以串聯的行1 〇4 ' 1 〇5配置的浮動閘極 單元101之陣列所構成。在每個串聯鏈路104、1〇5中的 每個浮動閘極單元101都是汲極至源極地被耦接。橫跨多 1320181 個串聯的串列1〇4、i〇5之字線（WL〇—WL31)係耦接至在一 列中的每個浮動閘極單元的控制閘極，以便於控制其動 作。位疋線（BL1-BLN)最後是耦接至偵測每個單元的狀態 之感測放大盗（未顯示）。 在動作中’字線（WL0-WL31)係選擇在串聯鏈路1〇4、 105中將破寫入或是自其中讀取之個別的浮動閘極記憶單 元’並且使得在每個串聯的串列丨〇4、丨〇5中之其餘的浮 動閘極記憶單元運作在一個通過模式中。 每個浮動閘極記憶單元之串聯的串列1 04、1 05係藉由 源極選擇閘1 16、U7而耦接至一源極線1〇6，並且藉由汲 極選擇閘112、113而耦接至一個別的位元線（BL1_BLN)。 該源極選擇閘i i 6、i i 7係藉由一耦接至其控制閘極的源 極選擇閘控制線SG(S) 11 8來加以控制。該汲極選擇閘1丨2、 113係藉由一汲極選擇閘控制線SG(D)114來加以控制。 在典型的習知技術的程式化動作期間，將被程式化的 快閃記憶單元之所選的字線係被偏壓一連串增量的電壓程 式化脈衝，其係從一個大於一預設的程式化電壓（例如，大 、勺16V)之最初的電壓開始。在每個程式化脈衝之後，一個 具有0V的字線電壓之驗證動作係被執行以判斷該單元 的臨界電I vt是否已經增加到正常被程式化的位準(例 如，0.5V)。 a在程式化動作期間，其餘的單元之未被選擇的字線典 型是被偏壓在-小於該程式化電壓的電壓(例如，大： 10V)。在一個實施財，豸未被選擇的字線電壓可以是任 1320181 何高於接地電位的電壓。每個記憶單元係以實質上類似的 方式被程式化。 本發明的一個記憶體陣列係被拆成記憶體區塊。記憶 體區塊的數里典型是由記憶體元件的大小（亦即，51 2MB、 1GB)來決定的。每個記憶體區塊係由64頁所構成。 在圖1中所示的陣列是針對於一種NAND架構陣列。 然而，本發明的實施例並不限於任何一種類型的陣列架 構。例如，本發明亦可以適當地運作在N〇R或and架構 陣列中。 圖2係描繪本發明之選擇性的缓慢程式化收斂方法的 個實施例之流程圖。一個命令係被接收以寫入資料（步驟 201)至一或多個記憶單元。該資料可以是單一位元或是多 個位元。 如先前所述，一個程式化脈衝係被產生（步驟2〇3)並且 施加至所選的字線。一個程式驗證動作係接著被執行（步驟 2〇5)，以判斷該單元是否已經適當地被程式化（步驟卜 該驗證動作只是該單元的讀取以判斷其内容以及讀出的資 料與所要的資料之比較而已。 若該單元已經被程式化，則其沒極連線（亦即，其所連 接的位元線）係被偏壓在一程式化禁止電壓（步驟215)。在 一個實施例中’ VBL係從在程式化期間所用的〇v的位元線 偏壓增加至Vcc。替代的實施例可以使用其它的禁止電壓 於 VBL 〇 若該驗證動作判斷該單元尚未被程式化所要的資料時 Λ J * 10 1320181 (步驟，，則該單元的臨界電壓係被檢查1判斷其是 否已經到達一特定的狀態之驗證前的電壓位準(步驟209)。 每個狀態都具有-驗證前的電壓位準，當該特定的單元之 私式化在該驗證前的電壓位準時（當該特定的狀態之臨界電 壓到達該位準時)’其係藉由偏壓耗接至該單元的位元線而 被減緩（步驟21 1)。

與習知技術不同的是，本發明的方法選擇性地減慢每 個已經通過被程式化到單元令的特定狀態之驗證前的臨界 值之單元的程式化4它被程式化的單元則不受該位元線 偏壓的影響，並且被允許以其正常的程式化速度被程式 化。此係具有窄化vt分布而不降低程式化的處理量之功 效。 如在圖3中所繪及稍後所述，該驗證前的電壓位準小 於該驗證電壓位準。例如’一第一被程式化的狀態(亦即， 10 )可忐具有〇.3 V的驗證前的電壓以及0.5V的驗證電壓 位準。替代的實施例可以使用其它的電壓以及在該驗證前 與驗證電壓之間不同的電壓差。 位元線的偏壓係降低橫跨記憶單元的電晶體之電壓 降，因此降低了施加到該單元的有效程式化電壓。程式化 電壓越低，則該單元的vt移動的越慢。在一個實施例中， 4位το線偏壓電壓（Vbl)是在〇 5至〇 9V的範圍中。然而， 本發明並不限於任何一個電壓或電壓範圍。 在位元線電壓VBL已經增加之後（步驟2U)，該程式化 過程係藉由產生另一程式化脈衝來重複之（步驟2〇3)，該 11 1320181

另一程式化脈衝係增量地大於先前的脈衝（步驟212) ^在 一個實施例中，該程式化脈衝係以200mV的步階電聲增 加。此步階電壓是為了說明之目的而已，因為本發明可以 使用任何的步階電壓來增加該程式化脈衝位準。 然而，由於橫跨記憶單元的電晶體之電壓降現在因為 VBL的增加而降低，所以該增加後的程式化脈衝電壓在程 式化該單元上將會有減低的效果。在該單元中，該特定狀 態的程式化動作係持續直到該單元被程式化為止，並且 係增加到該禁止電壓。 若該驗證前的電壓位準尚未到達（步驟2〇7)，則該程式 化脈衝電壓係'增加該步階電壓（步驟213)，並且該增量地 增加之程式化脈衝係被施加至該單元的字線（步驟2们）。 该耘式化過程係重複直到該驗證前的電壓位準到達為止(步 驟2〇9)i錢元線電壓係被調整（步驟211)以減慢程式化， 、、’“單7L最終係被程式化（步驟斯），使得位元線電壓 增加至該禁止電壓（步驟215)。 =種選擇性的方式被執行在每個位元 愿所右M t位70 6經到達—驗證前的電壓時，其並非是偏 壓所有的單元夕& ; & ^ R. 線，只有當每個單元到達該驗證前的 臨界值時，苴姓中从仏_ 度。 〃、，疋線電壓才增加來減緩程式化的速

β ,. , '的單元之記憶體元件中，位元可I 疋位在相同的頁位址中 相同的頁位址中… 夕個頁位址中。當位元是4 I位7C兩者可以同時改變。換言之 12 1320181 —個相同頁位址的程式化過程可以直接從“丨丨”之抹除後的 狀態進行到之程式化後的狀態。若該多個位元中的一 或多個位元是在不同的頁位址中，則一次只有一個位元被 改變。例如，為了從“11”之抹除後的狀態進行到“〇〇”之程 式化後的狀態，經過狀態“1〇”或狀態“01”通常是必要的， 此係依據這些狀態被對映到何處而定。本發明之選擇性的 緩慢程式化收斂方法在任何的這些實施例中都是可行的。 圖3係描繪本發明的vt分布3〇1_3〇4的一個實施例之 圖。該圖係顯示“11”之抹除後的狀態3〇1是在一負Vt之處。 狀態“10” 302、“00” 303以及“01” 3〇4係分別具有增加的 V t分布。 如先前所述，每個“非抹除後的”分布302_303都具有 一相關的驗證前的電壓（PVFY1-PVFY3)。每個“非抹除後 的狀態302-304亦具有一大於該驗證前的電壓之驗證電壓 (VFY1-VFY3)。 圖3的圖示只是為了說明之目的而已，因為本發明之 選擇性的緩慢程式化收斂方法並不限於所繪的狀態數量或 每個狀態之特定對映的vt位置。本發明並無關於一個分 布之特定的二進位編碼，而是大致上相關於從一般的分布 至一具有較高的Vt之不同的分布之轉變。 例如，在一個替代的實施例中，該多位準的單元可具 有超過兩個位元，因此需要額外的分布。在另一實施例中， 每個狀態'可以對映到—個不同的位置。例如，I態“ 10”可 以對映到較高的Vt分布，而狀態“01 ”可以對映到較低的％ -* £»» 13 1320181 刀布。本發明的實施例可以適當地運作在任何此類的情形 中。 圖4係描繪根據圖2之選擇性的緩慢程式化收斂方法 =程式化脈衝以及所產生的資料位元電壓位準與位元線電 C位準的一個實施例之圖。下方的圖係顯示該些程式化脈 衝其中每個脈衝的電壓位準係沿著底軸增加vsup。所舉 出的只施例係使用200mV的vstep。然而，本發明並不限 於任何的步階電壓。 該些圓圈係代表以不同的速率程式化的兩個位元。實 心的圓圈是以比中空的圓圈快的速率來程式化。該些圓圈 的向上移動係代表增加的Vt。在該pvFYl臨界值之前， 較慢的位元係以200mV的AVt增加。實心的圓圈（亦即， 較快的位元）首先到達該驗證前的電壓。在所舉出的實施例 中，此係被展示為如同在圖3中所論述的pvFY1。然而， 此亦可以疋任何其它的驗證前的位準，例如。 當較快的位元到達該驗證前的電壓臨界值時，上方的 圖係顯示大約〇.6V的電壓係被施加至位元線。較慢的位元 之位元線仍然是在〇V。 中間的圖係顯示該“較快的”位元現在是以一個較慢的 速率增加，當該步階電壓等於200mV時’該較慢的速率可 以由/^=2001來表示，其中〇<κ<1。替代的步階電壓將 會具有一個不同的AVt。 一旦該較慢的位元以及較快的位元都到達該驗證電壓 臨界值VFY1之後，則上方的圖係顯示一 v cc的禁止電堡 1320181 係被施加至該位元線。中間的圖係接著顯示每個位元的vt 的増加已經因為程式化動作的結束而停止。 圖5係描繪本發明的一個實施例的記憶體元件500耦 接至處理器510之功能方塊圖。該處理器510可以是微處 理器、處理器、或是某種其它類型的控制電路。該記憶體 元件500及處理器510係構成電子系統520的一部分。該 5己憶體元件500已經被簡化以專注在對於瞭解本發明上是 有幫助的記憶體特點。 该記憶體元件係包含一個記憶單元陣列5 3 〇。在一個 實施例中’該些記憶單元是非依電性浮動閘極記憶單元， 亚且該記憶體陣列530係以列及行的庫（bank)而被配置。 —個位址緩衝器電路54〇係被設置以閂鎖在位址輸入 連線AO-Αχ 542上所提供之位址信號。位址信號係被列解 馬器544以及行解碼器546所接收並解碼，以存取該記憶 體陣列530。熟習此項技術者將會體認到的是，在本說明 窃的助益下，位址輸入連線的數目係依據該記憶體陣列 的密度及架構而定。換言之，位址的數目係隨著記憶單元 數目及庫與區塊數目的增加而增加。 該記憶體it件5GG係、藉由利用感測/⑽電路55〇來感 測在該記憶體陣列行中的電壓或電流變化以讀取在該記憶 體陣列530中的資料。在一個實施例中，該感測，問鎖電路 係輕接以從該記憶體陣列53〇讀取及問鎖一列的資料。資 ^輪入與輸出緩衝器電路56〇係内含來用於在複數條資料 線562上與該控制器510之雙向的資料通訊。寫入電路 y v 1 - -"I” 3- *· 15 1320181 5 5 5係被設置以寫入資料至該記憶體陣列。 控制電路570係解碼在控制連線572上所提供之來自 該處理器5 10的信號。這些信號係被用來控制在該記憶體 陣列530之上的動作，其係包含資料讀取、資料寫入、以 及抹除動作。在一個實施例中，該控制電路57〇係執行本 發明之選擇性的緩慢程式化收斂方法的實施例。該控制電 路570可以是狀態機、排序器、或是某種其它類型的控制 器。 在圖5中所繪的快閃記憶體元件已經被簡化以助於對 S玄5己憶體的特點之基本的瞭解。對於快閃記憶體的内部電 路及功能之更詳細的瞭解對於熟習此項技術者而言是已知 的。 結論 簡而5之’本發明的實施例係提供一種用於在不降低 程式化的處理量之下縮減Vt分布的寬度之改良的方法。 此係藉由在每個單元的Vt到達一驗證前的電壓位準時選 擇性地偏壓每個被程式化的單元之位元線而被達成，該驗 證前的電壓位準係小於程式化驗證動作所用的驗證電壓位 準。 本發明的實施例並不限於任何一種類型的記憶體技 術。例如，本發明的電路及方法可被實施在nor型快閃 記憶體元件令、NAND型快閃記憶體元件、或是任何可用 此種記憶體陣列來建構的其它類型的記憶體元件。 儘管特定的實施例已經在此加以描繪及敘述，但是該 λ 16 1320181 項技術中具有通常技能者將會體㈣的是，任何被推測能 夠達成相同目的之配置都可以用來取代所展示的特定實施 例。本發明的許多種調整對於該項技術中具有通常技能者 而言都將會是明顯的。於是，此中請案係欲涵蓋本發明的 任何調整或變化。本發明係明白表示僅由以下的中請專利 範圍及其均等項所限制。 【圖式簡單說明】 ^圖1係顯示本發明的快閃記憶體陣列的一個實施例之 簡化的概要圖。 一圖2係顯示本發明之選擇性的緩慢程式化方法的一個 實施例之流程圖。 圖3係顯示本發明的Vt分布的一個實施例之圖。 圖4係顯不根據圖2的實施例的程式化脈衝' 資料位 凡電壓位準以及位元線電壓位準的一個實施例之圖。 圖5係顯示本發明的記憶體系統的一個實施例之簡化 的方塊圖。 【主要元件符號說明】 101浮動閘極單元 104 ' 1〇5 串列 106 源極線 11 2、11 3 汲極選擇閘 114汲極選擇閘控制線sg(D) 116、117源極選擇閘 118源極選擇閘控制線SG(S) -·· λ 17 1320181 步驟 201 、 203 、 205 ' 207 、 209 、 211 、 212 ' 213 ' 215 301-304 Vt 分布 500 記憶體元件 510 處理器 530 記憶單元陣列 540 位址緩衝器電路 542 位址輸入連線AO-Ax 544 列解碼器 546 行解碼器 550 感測/閂鎖電路 555 寫入電路 560 資料輸入與輸出緩衝器電路 562 資料連線 570 控制電路 572 控制連線

Claims (1)

1320181 年月曰修正替換胃! 97.只._I 十、申請專利範圍： 1_ 一種用於在一個記憶體元件中之選擇性的緩慢程式 化收敛之方法’該記憶體元件係包括一個記憶單元陣列， 其係具有藉由字線麵接的列以及藉由位元線輕接的行，該 方法係包括： 增加複數個記憶單元的每個記憶單元之一臨界電壓； 以及 選擇性地偏壓耦接至該複數個記憶單元的位元線，使 • 得當一個耦接至一第一位元線的記憶單元之臨界電壓到達 兩個驗證臨界電壓中之一第一驗證臨界電壓時，只有該第 一位元線被偏壓一個大於0V的電壓，該第一驗證臨界電壓 係小於該兩個驗證臨界電壓中之一第二驗證臨界電壓。 2·如申請專利範圍第丨項之方法，其中增加該臨界電壓 係包括在一條耦接至該被程式化的記憶單元之預設的字線 上產生複數個程式化脈衝。

3.如申请專利範圍帛！項之方法丨更包含偏塵其餘的 :兀線在接地電位’使得具有一低於該第一驗證臨界電壓的 L界電壓之記憶單元是以—個比_接至該第一位元線的記憶 單兀快的速率被程式化。 4. 如申請專利範圍第i 動作以判斷出每個被程式 5. 如申請專利範圍第1 包括一個快閃記憶體元件。 6. 如申請專利範圍第5 項之方法，其更包含執行一個驗 化的記憶單元之臨界電壓。 項之方法，其中該記憶體元件係 項之方法，其中該快閃記憶體元 19 1320181 ALlt 戶綠正替捷頁 件是NAND型快閃記憶體或是N ' X疋M〇R型快閃記憶體中之一。 7. 如申請專利範圍第1項之古、土 ^ ^ 項之方法，其中該第二驗證臨界 電壓是該記憶單元被認為是已祜 疋匕被程式化所在的一臨界電 壓。 8. 如申請專利範圍第丨項之方 74々凌，其中該臨界電壓是一 個臨界電壓分布的部分，其择p 再係扣不可程式化到該記憶單元 中的複數個可能的多位準的狀態中之一。 9·如申請專利範圍第1項之方法，其更包括： 在複數個記憶單元的每個記憶單元上執行一個程式化 動作；以及 在該複數個記憶單元的每個記愔 可口。c I®早兀上執行一個驗證 動作，以判斷其個別的臨界電壓。 1〇‘如申請專利範圍第9項之方法’其中執行該程式化 動作係包括產生複數個增量地增加—步階電壓的程 壓脈衝。 比如申請專利範圍第9項之方法，其更包含響應於一 個與該位兀線相關連且具有一臨界電壓至少等於該第二驗 證臨界電壓的記憶單元，來選擇性地 ^ L ^ 一 评丨地以一禁止電壓偏壓耦 接至該複數個記憶單元之位元線。 12. 如申請專利範圍第n項之方 乃忐，其中該禁止電壓是 一電源電壓。 13. —種記憶體元件，其係包括： -個記憶單元陣列’其係以複數列及複數行配置，使 得該些列係藉由字線來加以純並且該些行係藉由位元線 20 l32〇181 [9s:m ~ 年月日修正银ftl; < III—»***!«>*var.,L·^/ί 來加以耦接，每個記憶單元係具有一相關的臨界電壓 及 ;以 控制電路，其係控制該記憶單元陣列的程式化，該控 制電路係適配於控制複數個程式化脈衝的產生，以增加一 組將被程式化的記憶單元之相關的臨界電屋，該控制電路 ‘更適配於選擇性地控制位元線的偏壓，使得只有輛接至一 個具有一臨界電壓等於或大於一第一驗證臨界電壓，但小 於一第二驗證臨界電壓之記憶單元的一條位元線的偏壓增 ^ 加至一個大於接地電位的電壓。 14.如申請專利範圍第13項之元件，其中該記憶單元陣 列係由浮動閘極場效電晶體所構成。 1 5 _如申請專利範圍第13項之元件，其中一等於或大於 該第二驗證臨界電壓的臨界電壓係指出一個程式化後的記 憶單元。 16. 如申請專利範圍第13項之元件，其中該控制電路係 更適配於響應小於該第二驗證臨界電壓的臨界電壓來控制 額外的程式化脈衝的產生，該些額外的程式化脈衝係比— 個先如的程式化脈衝增加一預設的步階電壓。 17. 如申請專利範圍第13項之元件，其中該記憶體元件 是一個NAND型快閃記憶體元件。 18. 如申請專利範圍第13項之元件，其中該控制電路係 更適配於偏壓與具有尚未到達該第一驗證臨界電壓的臨界 電壓之s己憶單元相關連的所有位元線在。 19. 一種記憶體系統，其係包括： 21 1320181 響應 |9ΒΓ97Τ3 年月日修正招私i 一_二」 一個產生記憶體程式化信號的處理器；以及 —個耦接至該處理器的記憶體元件，該記憶體元件係 於該圮憶體程式化信號來運作，該記憶體元件係包括： 一個記憶單元陣列’其係以複數列及複數行配置，使 知該些列係藉由字線來加以耦接並且該些行係藉由位元線 來加以耦接，每個記憶單元係具有一相關的臨界電壓；以 及 控制電路，其係控制該記憶單元陣列的程式化，該控 ® 制電路係適配於控制複數個程式化脈衝的產生，以增加— 組將被程式化的記憶單元之相關的臨界電壓，該控制電路 更適配於選擇性地控制該些位元線的偏壓，使得只有耦接 至一個具有一臨界電壓等於或大於一第一驗證臨界電壓， 但小於一第二驗證臨界電壓之記憶單元的一條位元線的偏 麼電壓增加至一個大於〇V的電壓。 20. —種用於在一個快閃記憶體元件中之選擇性的緩慢 程式化收斂之方法，該快閃記憶體元件係包括一個記憶單 _疋陣列，其係具有藉由字線耦接的列以及藉由位元線耦接 的行，該方法係包括： 在一組多位準的記憶單元之每個記憶單元上執行一個 程式化動作，該組的每個記憶單元係具有一個臨界電壓分 布，該程式化動作係包括複數個程式化脈衝，該複數個程 式化脈衝係從一個先前的脈衝增量地增加並且被施加至耦 接到該組記憶單元的每條字線，該臨界電壓分布係響應於 每個程式化脈衝而增加； 22 1320181

在每個程式化脈衝之後，在每個記憶單元上執行一個 驗證動作，以判斷其個別的臨界電壓分布； 只有選擇性地偏壓一第一偏壓電壓至耦接到一個在其 臨界電壓分布中具有最大的電壓是等於或大於一驗證前的 臨界電壓且該最大的電壓是小於一驗證臨界電壓之記憶單 元的每條位元線，該第一偏壓電壓係大於〇v並且小於一電 源電壓；以及 只有選擇性地偏壓一禁止電壓至耦接到一個在該臨界 電壓中具有的電壓係至少等於該驗證臨卩電壓之記 憶單元的每條位元線。 2 1 _如申清專利範圍第2〇項之方法，其中該第—偏壓電 壓係包括一在0.5至〇 9v的範圍中之電壓。 少々申明專利範圍第2〇項之方法，其中該臨界電壓分 A ；"、被程式化到該記憶單元中的複數個狀態中之一狀

十一、圖式： 如次頁。 23