JP2009509276A - フラッシュ・メモリー装置における選択的低速プログラミングの収束 - Google Patents

Abstract

ワード・ラインに連結している複数個のメモリー・セルは、ワード・ラインに与えられる増加的に高くなるプログラム・パルスによってプログラムされる。各パルスの後、検証動作により、各セルに対するスレッショルド電圧が判断される。このスレッショルド電圧が、検証前スレッショルド（ｐｒｅ−ｖｅｒｉｆｙ ｔｈｒｅｓｈｏｌｄ）に到達すると、その一つの特定のセルに連結されたビット・ラインだけが、前記セルのＶｔの変化を遅くする中間電圧によってバイアスされる。その他のセルは、通常の速度ペースでプログラムされ続ける。各セルの前記Ｖｔが、予め決められた検証レベルに到達すると、そのセルは、前記中間電圧によりバイアスされる。ビット・ラインの全ては、それらのスレッショルド電圧が検証電圧スレッショルドに到達するとある禁止電圧によってバイアスされる。
【選択図】図２

Description

本発明は、広くはメモリー装置に関するものであり、特にフラッシュメモリ装置としてのメモリー装置に関するものである。

メモリー装置は一般的に、コンピュータあるいはその他の電子装置内に、内部的な半導体の集積回路として設けられている。メモリーには、ランダム・アクセス・メモリー（ＲＡＭ）、リード・オンリー・メモリー（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダム・メモリー（ＳＤＲＡＭ）など、数多くの異なるタイプのものが存在する。

フラッシュ・メモリーは、1バイト単位ではなく、一時に、ブロック単位で消去およびプログラムができるタイプのメモリーである。代表的なフラッシュ・メモリーは、多数のメモリー・セルを有するメモリー・アレイを備えている。メモリー・セルの各々は、電荷を保持しておくことのできるフローティング・ゲート電界効果型トランジスタを有している。前記セルは、通常、いくつかのブロックにグループ分けされている。一つのブロック内における各セルは、フローティング・ゲートを充電（チャージ）することによって、ランダム・ベースで電子的にプログラムされる。一つのセル内のデータは、前記フローティング・ゲート内の電荷が存在するかあるいは存在しないかによって判断（または決定：ｄｅｔｅｒｍｉｎｅ）される。前記電荷は、ブロック消去動作によって前記フローティング・ゲートから取り除かれる。

前記メモリー・セルは、セルあたり一ビット単位（即ち、シングル・レベル・セル−ＳＬＣ）で、または、セルあたり多数ビット単位（即ち、マルチレベル・セル−ＭＬＣ）で、プログラムされ得る。各セルのスレッショルド電圧（Ｖｔ）は、セル内に記憶されているデータを判断する。例えば、セルあたり一ビット方式の場合、Ｖｔが０．５ボルト（Ｖ）ということでプログラムされているセルを示すことができ、一方、マイナス０．５ボルト（−０．５Ｖ）のＶｔの場合は、消去されたセルを表すことができる。マルチレベル・セルの場合、各々が、異なる状態を示す多数のＶｔウィンドウを持つ。マルチレベル・セルは、一つのビット・パターンをセルの一つの特定の電圧配分（または分布：ｄｉｓｔｒｉｂｕｔｉｏｎ）に割り当てることによって、従来のフラッシュ・セルの持つアナログ的性質を利用している。この技術により、セルに割り当てられた電圧範囲の数（ｑｕａｎｔｉｔｙ）に応じてセルあたり二つもしくはそれ以上のビットを記憶することが可能になる。

Ｖｔ配分は、一つの配分の高い方の電圧が次の配分の低い方のＶｔと重なりあう可能性が少なくなるように十分に離れているようにすることが重要である。この重なり合いは、集積回路の雑音（ノイズ）もしくは温度変化によって起こり得る。種々のスレッショルド電圧配分間により大きなギャップを作るための一つの方法は、配分そのものの幅を狭くすることである。しかし、メモリー・セルは異なるレートでプログラム動作するので問題である。

速いメモリー・セルは、遅いセルよりも前にプログラムされ得る。何故なら、速いセルは、より少ないプログラム・パルスしか必要としないからである。その結果、より速いセルによってより幅の広い配分が作られことから、より速いセルに対するＶｔ配分が、遅いセルよりもいろいろ異なる配分になったり、および／または、他の配分に接近してしまうという結果を生ずる。

この問題を解決するための一つの方法は、田中その他（Ｔａｎａｋａ ｅｔ ａｌ．）へ付与され東芝（Ｔｏｓｈｉｂａ）とサンディスク（ＳａｎＤｉｓｋ）へ譲渡されている米国特許第６，６４３，１８８号に図解されている。田中その他は、第１および第２の検証ステップ電圧（ｓｔｅｐ ｖｅｒｉｆｙ ｖｏｌｔａｇｅｓ）を使用する２段階プログラム法（ｔｗｏ−ｓｔｅｐ ｐｒｏｇｒａｍｍｉｎｇ ｍｅｔｈｏｄ）を開示している。プログラムされている一つのメモリー・セルのスレッショルド電圧が、第１の検証ステップ電圧に達すると、プログラムされている全てのセルに対して書き込み制御電圧が変更される。このことにより、全てのメモリー・セルのプログラム動作（ｐｒｏｇｒａｍｍｉｎｇ）が減速される。

この方法の一つの問題点は、プログラム動作の処理能力を低下させてしまうということである。プログラムされているセル全てのプログラム動作速度を減速させると、速いセルであるにしろ遅いセルであるにしろ全てのセルをプログラムするために要する時間を増大させることになる。

より狭い配分を作るために用いられる別の方法は、セルがプログラムされた状態に近づくにつれて、プログラミング・パルスのステップ電圧を調節することである。しかしながら、この方法も、ビット全てに対するプログラム動作を遅くし、その結果、プログラム処理能力を低下させてしまう。このことは、インクリメントがより小さいことにより、到達するまでに時間のかかる追加のプログラミング・パルスを必要とする、より高い配分において顕著である。

上述した理由と、本明細書を読み且つ理解すれば当業者にとっては速やかに明らかになるであろう以下に述べる理由とにより、メモリー装置のプログラム処理能力を低下させることなく、狭いＶｔ配分を発生させる方法が本技術分野において要望されていた。

本発明についての以下の詳細な説明において、その一部である添付図面を参照する。添付の図面には、本発明が具体化され得る特定の実施例が図面により示されている。図面において、いくつかの図を通して用いられている同等の数字は、実質的に同等の構成部品（コンポーネント）を表している。これらの実施例は、当業者であれば本発明を実施化できるように、十分詳細に説明されている。その他の実施例も利用することができ、構成的、論理的、および電気的変更は、本発明の範囲を逸脱することなく可能である。それ故、以下の詳細な説明は、限定的な性質のものであるととるべきではなく、本発明の範囲は、添付された特許請求の範囲およびその同等物によってのみ画定される。

図１は、本発明による主たるＮＡＮＤ型フラッシュ・メモリー・アレイの簡略化された図を示している。図１のメモリー・アレイは、明瞭にするために、メモリー・アレイに通常必要とされる素子の全てを示してはいない。例えば、要求されるビット・ラインの数は、実際には、メモリ密度（ｍｅｍｏｒｙ ｄｅｎｓｉｔｙ）によって決まるが、図では、２本のビット・ライン（ＢＬ１およびＢＬ２）のみが示されている。ビット・ラインは以後（ＢＬ１−ＢＬＮ）と称する。

アレイは、一連の列（ｃoｌｕｍｎｓ）１０４，１０５に配列されたフローティング・ゲート・セル１０１のアレイから構成されている。フローティング・ゲート・セル１０１の各々は、各一連のチェーン１０４，１０５において、ドレイン・ソースに結合されている。 多数の一連の繋がり（ｓｔｒｉｎｇｓ）１０４，１０５を横切って伸びるワード・ライン（ＷＬ０−ＷＬ３１）は、行（ｒｏｗ）の各フローティング・ゲート・セルの制御
ゲートへ結合されていて、それらの動作を制御する。前記ビット・ライン（ＢＬ１−ＢＬ３１）は、最終的には、各セルの状態を検出するセンス・アンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒｓ）（図示せず）へ結合されている。

動作において、前記ワード・ライン（ＷＬ０−ＷＬ３１）は、一連のチェーン１０４，１０５の中の書き込みもしくは読み出しの行われるべき各フローティング・ゲート・メモリー・セルを選択し、各一連の繋がり１０４、１０５における残りのフローティング・ゲート・メモリー・セルを通過モード（ａ ｐａｓｓ ｔｈｒｏｕｇｈ ｍｏｄｅ）に動作させる。フローティング・ゲート・メモリー・セル１０１の各一連の繋がり１０４、１０５は、ソース選択ゲート１１６、１１７によってソース・ライン１０６に結合され、またドレイン選択ゲート１１２，１１３によって、各ビット・ライン（ＢＬ１−ＢＬＮ）へ結合されている。ソース選択ゲート１１６，１１７は、それぞれの制御ゲートへ結合されているソース選択ゲート制御ラインＳＧ（Ｓ）１１８によって制御される。ドレイン選択ゲート１１２、１１３は、ドレイン選択制御ラインＳＧ（Ｄ）１１４によって制御される。

標準的な従来技術によるプログラミング動作中、プログラムされるべきフラッシュ・メモリー・セル用の選択されたワード・ラインは、一連の上昇電圧プログラミング・パルスによりバイアスされている。この電圧プログラミング・パルスは、予め定められたプログラミング電圧（例えば、おおよそ１６ボルト）よりも高い初期電圧で始まる。各プログラミング・パルスの後、０ボルトのワード・ライン電圧が０ボルトで検証動作が行われ、セルのスレッショルド電圧Ｖｔが適正なプログラムされた電圧（例えば、０．５ボルト）まで増加したかどうかが判断される。

残りのセル用の選択されなかったワード・ラインは、プログラム動作中、通常はプログラミング電圧（例えば、おおよそ１０ボルト）よりも低い電圧でバイアスされる。一実施例において、選択されなかったワード・ラインの電圧は、接地電位（ｇｒｏｕｎｄ ｐｏｔｅｎｔｉａｌ）よりも高ければどのような電圧であってもよい。メモリー・セルの各々は、実質的に同様のやり方でプログラムされる。

本発明のメモリー・アレイは、複数のメモリー・ブロックに細分化される。メモリー・ブロックの数は、普通、メモリー装置の大きさ（例えば、５１２ＭＢ，１ＧＢ）によって決定される。各メモリー・ブロックは、６４ページから成っている。

図１に図示されているアレイは、ＮＡＮＤ型アーキテクチュア・アレイ用のものである。しかしながら、本発明の実施例は、アレイのアーキテクチュアについては、特定のひとつのものに限定されることはない。例えば、本発明はＮＯＲ型あるいはＡＮＤ型のアーキテクチュア・アレイであっても適正に動作する。

図２は、本発明の選択的低速プログラム収束法のための一実施例のフローチャートを図示している。データを一つもしくは二つ以上のメモリー・セルへ書き込むためのコマンドが受け取られる２０１。データは、シングル・ビットであっても、あるいはマルチプル・ビットであってもよい。

既に説明したように、プログラミング・パルスが生成され２０３、選択されたワード・ラインへ与えられる。続いて、プログラム検証動作が行われ２０５、セルが適正にプログラムされたかどうかが判断される２０７。検証動作は、単純に、セルの内容を判断するためのセルの読み出しと、読み出されたデータと所望のデータとの比較である。

もしもセルがプログラムされたとすれば、そのドレイン接続（例えば、それが接続されているビット・ライン）は、プログラム禁止電圧でバイアスされる２１５。一実施例にお
いて、Ｖ_ＢＬは、プログラミング中に用いられるバイアスとして０ボルトのビット・ライン・バイアスからＶ_ＣＣまで高められる。別の実施例では、Ｖ_ＢＬ用として別の禁止電圧を使用できる。

もしも検証動作により、セルが所望のデータで未だプログラムされていないと判断すると２０７、その特定状態に対する検証前電圧(pre-verify voltage)に達したかどうかを判断する２０９ために、そのセルに対するスレッショルド電圧がチェックされる。各状態は、検証前電圧レベルを持っていて、その特定状態に対するのスレッショルド電圧が前記レベルに達すると、その特定のセルのプログラミングは、セルに結合された前記ビット・ラインをバイアスすることによって減速される２１１。

従来技術と異なり、本発明による方法は、セルにプログラムされている特定の状態における検証前スレッショルドを通過した各セルのプログラミングを選択的に減速させる。プログラミング中のその他のセルは、前記ビット・ラインのバイアスによって影響されることはないので、それらに対する通常のプログラミング速度でプログラムされる。このことは、プログラミング処理能力を低下させることなくＶｔ配分を狭くするという効果を生む。

検証前電圧レベルは、図３に示され且つ続いて説明するように、検証前電圧レベルよりも低い。例えば、第１のプログラムされた状態（即ち、「１０」）の場合、検証前電圧レベルは０．３ボルトであり、検証電圧レベルは０．５ボルトとすることができる。別の実施例の場合には、別の電圧を使用することができ、また、検証電圧および検証前電圧との電圧差を違うものとしてもよい。

ビット・ラインのバイアスは、メモリー・セル・トランジスタによる電圧降下を減少させる結果、セルに与えられる効果的なプログラミング電圧を低下させる。プログラミング電圧を下げれば下げるほど、そのセルに対するＶｔの動きを低速化できる。一実施例において、ビット・ラインのバイアス電圧（Ｖ_ＢＬ）は、０．５から０．９の範囲内にある。しかしながら、本発明は、ある特定の電圧もしくは電圧範囲に限定されるものではない。

ビット・ライン電圧ＶＢＬが上昇した後２１１、プログラミング処理は、別のプログラミング・パルスを発生させる２０３ことによって繰り返される。このプログラミング・パルスは、その前のパルスよりも増加されて大きいものである２１２。一実施例において、プログラミング・パルスは２００ミリボルト（ｍＶ）づつ高くなるステップ電圧である。このステップ電圧は、図解の目的のためだけのものであり、本発明は、プログラミング・パルス・レベルを高くするどのようなステップ電圧でも使用することができる。

しかしながら、メモリー・セル・トランジスタによる電圧降下は、Ｖ_ＢＬが高くなることによって逆に小さくなるので、高くなったプログラミング・パルス電圧は、セルのプログラミングに対してはそれを低下させる効果を生ずることになる。セルにおけるその特定の状態のプログラミング動作は、セルがプログラムされ且つ前記Ｖ_ＢＬが禁止電圧にまで上昇するまで継続する。

もし、検証前電圧レベルへ達しなかった場合２０７、プログラミング・パルス電圧はステップ電圧によって高くされ２１３、増加的に高くされたプログラミング・パルスがそのセルのワード・ラインへ与えられる２０３。プログラミング処理は、検証前電圧レベルに達するまで繰り返され２０９、プログラミングを遅くするようビット・ライン電圧が調節され２１１、そして、セルは最終的に、ビット・ライン電圧が禁止電圧まで高められるように２１５プログラムされる２０７。

図２の方法は、選択的な手法により、各ビットに対して実行される。ひとつのビットが検証前電圧に達したときに全てのセルのビット・ラインをバイアスする代わりに、検証前スレッショルドに達した各セル用のビット・ラインの電圧のみが高められてプログラミング速度を低下させる。

マルチ・レベル・セル（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）を使用するメモリー装置においては、各ビットは、同一のページ・アドレスもしくは複数ページ・アドレス（ｍｕｌｔｉｐｌｅ ｐａｇｅ ａｄｄｒｅｓｓｅｓ）に存在している。同一ページ・アドレスに二つのビットがある場合、両ビットは同時に変更される。換言すれば、同一ページ・アドレスのプログラミング処理は、消去された状態「１１」からプログラムされた状態「００」へ直接移行する。もし、一つもしくはそれ以上の複数ビットが異なるページ・アドレスにある場合、一度に一つのビットだけが変更される。例えば、消去された状態「１１」からプログラムされた状態「００」へ行くには、通常は、これらの状態がどこに位置づけられているかによって、状態「１０」か状態「０１」のいずれかを経由して行く必要がある。本発明による選択的低速プログラミング収束法は、これら実施例のいずれにおいても機能する。

図３は、本発明によるＶｔ配分３０１−３０４の実施例を示す図である。図では、消去状態「１１」３０１は、負のＶｔ領域にあることを示している。状態「１０」３０２、「００」３０３、および「０１」３０４は、それぞれ、電圧が高くなっていくＶｔ配分である。

各「消去されない」配分３０２−３０３は、既に説明したように、それぞれ関連する検証前電圧（ＰＶＦＹ１−ＰＶＦＹ３）を有している。各「消去されない」状態３０３−３０４は、前記検証前電圧よりも高い検証電圧（ＶＦＹ１−ＶＦＹ３）も有している。

本発明による選択的低速プログラミング収束法は、図示されている、状態の数、あるいは各状態におけるＶｔの特定なマッピング位置（ｍａｐｐｅｄ ｌｏｃａｔｉｏｎ）に限定されるものではないので、図３に示されている図は、あくまでも図解する目的のためだけのものである。本発明は、配分についての特定なバイナリー・コーディングに関するものではなく、広く言えば、一般的な配分から、高いＶｔを有する異なる配分への移行に関するものである。

例えば、他の実施例において、マルチ・レベル・セルは、二つ以上のビットを持つことができ、その結果、追加的な配分が必要となっている。更に他の実施例においては、各状態は、異なる場所にマッピングされている。例えば、状態「１０」は、より高いＶｔ配分にマッピングされ、状態「０１」がより低いＶｔ配分にマッピングされるようにし得る。本発明による実施例は、このようにどのような場合であっても適正に動作することができる。

図４は、図２に示した選択的低速プログラミング収束法による、その結果のデータ・ビット電圧レベルとビット・ライン電圧レベルとを有するプログラミング・パルスの具体例をプロットした図である。下方のプロットは、プログラミング・パルスを示しており、各パルスの電圧レベルは、底軸に沿ってＶ_ｓｔｅｐづつ高くなっている。図示して実施例は、Ｖ_ｓｔｅｐとして２００ミリボルト（ｍＶ）を使用している。しかしながら、本発明は、ステップ電圧が特定のひとつの値に限定されるものではない。

図の丸は、異なるレート（ｒａｔｅ）でプログラミングする二つのビットを表している。黒丸（ｓｏｌｉｄ ｃｉｒｃｌｅ）は、白丸（ｈｏｌｌｏｗ ｃｉｒｃｌｅ）よりも速いレートでプログラミングする。丸が上方へ向かう動きはＶｔが高くなっていく様子を表
している。ＰＶＦＹ１スレッショルド値の前に、低速ビットはΔＶｔが２００ミリボルト（ｍＶ）で上昇する。黒丸（すなわち速いビット）が最初に検証前電圧に達する。図示した実施例において、これは、図３において説明したように、ＰＶＦＹ１として示されている。しかしながら、この値は、例えばＰＶＦＹ２−３といった他の検証前電圧あるいはその他のいかなる値であってもよい。

速いビットが検証前電圧スレッショルドに達したとき、上方のグラフが示しているように、ビット・ラインには、約０．６ボルト（Ｖ）の電圧が与えられる。このとき、低速ビットのビット・ラインは依然として０ボルトである。

真中のグラフは、「速い」ビットが今や遅いレート、即ち、ステップ電圧が２００ミリボルト（ｍＶ）に等しく０<Ｋ<１である場合、ΔＶｔ＝２００＊Ｋで上昇していることを示している。ステップ電圧を別の値にした場合には異なるΔＶｔとなる。

低速ビットと速いビットの両方が検証電圧スレッショルドＶＦＹ１に達すると、上方のグラフが示しているように、禁止電圧Ｖｃｃがビット・ラインに与えられる。かくして、真中のグラフが示しているように、プログラミング動作の終了により、各ビットのＶｔの上昇が停止する。

図５は、プロセッサー５１０に接続された、本発明の一実施例であるメモリー装置５００の機能を示したブロック図である。前記プロセッサー５１０は、、マイクロプロセッサー、プロセッサー、または、その他の種類の制御回路であってよい。メモリー装置とプロセッサー５１０は電子システム５２０の一部を形成している。メモリー装置５００は、本発明の理解を助けるためにメモリーの特徴だけに絞って簡略化してある。

メモリー装置は、メモリー・セルのアレイ５３０を備えている。一実施例において、このメモリー・セルは、不揮発性のフローティング・ゲート付のメモリー・セルであって、メモリー・アレイ５３０は、行と列とからなるバンクに配置されている。

アドレス・バッファー回路５４０が、アドレス入力接続５４２（Ａ０−Ａｘ）に与えられるアドレス信号をラッチするために設けられている。アドレス信号は、行デコーダ５４４と列デコーダ５４６とによって受け取られ、デコードされ、メモリー・アレイにアクセスされる。当業者であれば本説明から理解されるように、アドレス入力接続の数は、前記メモリー・アレイ５３０の密度およびアーキテクチャによって決まる。即ち、アドレスの数は、増加したメモリー・セルの総数と、増加したバンクおよびブロックの総数に合わせて大きくなる。

メモリー装置５００は、センス／ラッチ回路５５０を使用して、メモリー・アレイの電圧変化もしくは電流変化を感知することによってメモリー・アレイのデータを読み出す。前記センス／ラッチ回路は、一実施例においては、メモリー・アレイ５３０からのデータの行の読み出しとラッチを行うために接続されている。データ入力および出力バッファー回路５６０が設けられていて、これにより、複数のデータ接続５６２を通してコントローラ５１０と双方向性データ伝達が行われる。書き込み回路５５５は、メモリー・アレイにデータを書き込むために設けられている。制御回路５７０は、プロセッサー５１０から制御接続５７２へ与えられている信号をデコードする。これらの信号は、メモリー・アレイの動作、即ち、データの読み出し動作、データの書き込み動作、および消去動作などを制御するために使用される。一実施例において、制御回路５７０は、本発明の選択的低速プログラミング収束法の実施例を実行する。制御回路５７０は、ステート・マシーン、シーケンサー、もしくは他の種類のコントローラであってもよい。

図５に示したフラッシュ・メモリー装置は、メモリーの特徴の基本的理解を容易にするため簡略化されて示されている。フラッシュ・メモリーの内部回路および機能についての更に詳細な理解は、当業者には周知のことである。

まとめ
要約すれば、本発明の実施例は、プログラミング処理能力を低下させることなく、Ｖｔ配分の幅を小さくするための改良された方法を提供するものである。これは、各セルのＶｔが、プログラム検証動作に使用される検証電圧レベルよりも低い検証前電圧レベルに達したときに、プログラムされている各セルのビット・ラインを選択的にバイアスすることによって達成される。

本発明の実施例は、メモリー技術のうちのいずれか一つの種類に限定されるものではない。例えば、本発明による回路および方法は、ＮＯＲ型フラッシュ・メモリー装置、ＮＡＮＤ型フラッシュ・メモリー装置、または、記述のメモリー・アレイにより構成し得るその他どのような種類のメモリー装置にも適用できる。

本明細書には、特定の実施例が図解され、説明されているが、当業者であれば、ここに示された具体的な実施例に対して、同一の目的を達せできると予想される構成を、それがどのようなものであれ、代替させ得ることは理解されよう。当業者には、本発明をいろいろなところに適用できることも明らかであろう。従って、本出願の意図するところは、本発明のどのような適用もしくは変形をも包含するものであるということである。また、本発明は以下の特許請求の範囲およびその同等物によってのみ限定されるものであるということも明白に意図されている。

図１は本発明によるフラッシュ・メモリー・アレイの一実施例を示す簡略化した回路図でｓる。 図２は本発明による選択的低速プログラミング法の一実施例を示すフローチャートである。 図３は本発明によるＶｔ配分の一実施例を示す図である。 図４は図２に示した実施例によるプログラミング・パルス、データ・ビット電圧レベル、およびビット・ライン電圧レベルの具体的なプロット図である。 図５は本発明によるメモリー・システムの一実施例を示す簡略化したブロック図である。

Claims (22)

1. ワード・ラインに接続された行とビットラインに接続された列とを有するメモリー・セルのアレイを備えたメモリー装置における選択的低速プログラミング収束のための方法であって、
   複数個のメモリー・セルの各々に対するスレッショルド電圧を上昇させ、
   各ビット・ラインは、関係するメモリー・セルのスレッショルド電圧が二つの検証スレッショルド電圧のうちの第一のスレッショルド電圧に達したときにだけバイアスされるように、前記複数個のメモリー・セルに接続された複数のビット・ラインを選択的にバイアスするようにした、方法。
2. 請求項１の方法であって、スレッショルド電圧を上昇させることは、プログラムされているメモリー・セルに接続された予め定められているワード・ラインに複数個のプログラミング・パルスを発生させることを含む、方法。
3. 請求項１の方法であって、更に、前記第一のスレッショルド電圧以下のスレッショルド電圧を有するメモリー・セルをプログラムを継続させるようにする、方法。
4. 請求項１の方法であって、更に、プログラムされている各メモリーに対するスレッショルド電圧を判断するために検証動作を実行するようにした、方法。
5. 請求項１の方法であって、前記メモリー装置は、フラッシュ・メモリー装置を備えている、方法。
6. 請求項５の方法であって、前記フラッシュ・メモリー装置は、ＮＡＮＤ型フラッシュ・メモリーもしくはＮＯＲ型フラッシュ・メモリーのいずれかである、方法。
7. 請求項１の方法であって、前記第二の検証スレッショルド電圧は、前記メモリー・セルがプログラムされているとみなされるスレッショルド電圧である、方法。
8. 請求項１の方法であって、前記スレッショルド電圧は、メモリー・セル内にプログラム可能な、複数個の可能なマルチ・レベル状態の一つを示すスレッショルド電圧配分の一部である、方法。
9. 請求項１の回路であって、更に、
   複数個のメモリー・セルの各々にプログラミング動作を実行し、
   複数個のメモリー・セルの各々スレッショルド電圧を判断するために、各メモリー・セルに対して検証動作を実行するようにした、方法。
10. 請求項９の方法であって、プログラミング動作を行うことは、ステップ電圧によって増加的に上昇する複数個のプログラミング電圧パルスを発生することを含む、方法。
11. 請求項９の方法であって、更に、複数個のメモリー・セルに接続されているビット・ラインを、少なくとも第二の検証スレッショルド電圧に等しいスレッショルド電圧を有するビットランに関連したメモリー・セルに応じて、禁止電圧により選択的にバイアスするようにした、方法。
12. 請求項１１の方法であって、前記禁止電圧は供給電圧である、方法。
13. メモリー装置であって、
    行と列とに配列されたメモリー・セルのアレイであって、前記行はワード・ラインにより接続され、また、前記列はビット・ラインにより接続されていて、各メモリー・セルは関連するスレッショルド電圧を有しているものと、
    メモリー・セルのアレイに対するプログラミングを制御する制御回路であって、この制御回路は、プログラムされる一組のメモリーセルの関連するスレッショルド電圧を高めるための複数個のプログラミング・パルスの生成を制御するようになっており、更に、この制御回路は、第一の検証スレッショルド電圧に等しいかあるいはそれよりも高いが、第二の検証スレッショルド電圧よりも低いスレッショルド電圧を有するメモリー・セルに関連したビット・ラインに対してだけ、選択的にバイアスを制御するようになっている、制御回路とを、
    備えるメモリー装置。
14. 請求項１３の装置であって、メモリー・セルの前記アレイは、フローティング・ゲート電解効果型トランジスタである、装置。
15. 請求項１３の装置であって、前記第二の検証スレッショルド電圧に等しいかそれよりも高いスレッショルド電圧は、プログラムされたメモリー・セルを示している、装置。
16. 請求項１３の装置であって、前記制御回路は、更に、前記第二の検証スレッショルド電圧よりも低いスレッショルド電圧に応じて、前のプログラミング・パルスよりも予め定められたステップ電圧分だけ高くなる追加的なプログラミング・パルスの生成を制御するようにされている装置。
17. 請求項１３の装置であって、前記メモリー装置は、ＮＡＮＤ型のフラッシュ・メモリー装置である、装置。
18. 請求項１３の装置であって、前記制御回路は、前記第一の検証スレッショルド電圧にまだ到達していないスレッショルド電圧を有するメモリー・セルに関連した全てのビット・ラインを、０ボルト（Ｖ）でバイアスするようにされた、装置。
19. メモリー・プログラム信号を生成するプロセッサーと、
    メモリー・プログラム信号に応じて動作する前記プロセッサーに接続されたメモリー装置とを備えたメモリー・システムであって、
    前記装置は、
    行と列とに配列されたメモリー・セルのアレイであって、前記行はワード・ラインにより接続され、また、前記列はビット・ラインにより接続されていて、各メモリー・セルは関連するスレッショルド電圧を有しているものと、
    メモリー・セルのアレイに対するプログラミングを制御する制御回路であって、この制御回路は、プログラムされる１セットのメモリー・セルの関連するスレッショルド電圧を高めるために複数個のプログラミング・パルスの生成を制御するようになっており、更に、この制御回路は、第一の検証スレッショルド電圧に等しいかあるいはそれよりも高いが、第二の検証スレッショルド電圧よりも低いスレッショルド電圧を有するメモリー・セルに関連したビット・ラインに対してだけ、選択的にそのバイアスを制御するようになっている、制御回路とを、
    備えるメモリー装置。
20. ワード・ラインによって接続された行と、ビット・ラインによって接続された列とを有するメモリー・セルのマトリックスを備えたフラッシュ・メモリー装置における選択的低速プログラミング収束のための方法であって、
    マルチレベル・メモリー・セルの各セット（組）に対してプログラミング動作を実行し
    、
    前記セットの各メモリー・セルは、スレッショルド電圧配分を有し、
    プログラミング動作は、直前のパルスから増加的に高められ且つ前記メモリー・セルのセットへ接続された各ワード・ラインへ与えられる、複数個のプログラミング・パルスを備え、
    前記スレッショルド電圧配分は、各プログラミング・パルスに応じて高くなるり、
    各プログラミング・パルスの後、各メモリーセルのスレッショルド電圧配分を判断するために、各プログラミング・パルスに対して検証動作を実行し、
    スレッショルド電圧配分において検証前スレッショルド電圧に等しいかそれよりも高く且つ検証スレッショルド電圧よりも低い最大電圧を有するメモリー・セルに関連したビット・ラインのみを、第一のバイアス電圧によって、選択的にバイアスし、前記第１のバイアス電圧は０ボルトよりも高く且つ供給電圧よりも低く、そして禁止電圧によって、スレッショルド電圧において少なくとも検証スレッショルド電圧に等しい最大電圧を有するメモリー・セルに関連した各ビット・ラインだけを、選択的にバイアスする、方法。
21. 請求項２０の方法であって、前記第一のバイアス電圧は、０．５から０．９ボルト（Ｖ）の範囲にある、方法。
22. 請求項２０の方法であって、前記スレッショルド電圧配分は、前記メモリー・セルにプログラムされた複数の状態の一つを示している、方法。