KR20240059194A - 비휘발성 메모리 장치 및 그의 리드 동작 및 프로그램 검증 방법 - Google Patents

비휘발성 메모리 장치 및 그의 리드 동작 및 프로그램 검증 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 다수의 워드 라인들을 통해 상기 메모리 셀들과 연결되고, 다수의 리드 동작들 시 상기 워드 라인들 중 선택된 워드 라인에 서로 다른 레벨의 리드 전압들을 각각 인가하는 로우 제어 회로; 다수의 비트 라인들을 통해 상기 메모리 셀들과 연결되고, 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 페이지 버퍼 회로; 및 상기 다수의 리드 동작들 중 제 1 리드 동작 및 상기 제 1 리드 동작 이후의 제 2 리드 동작에 있어서, 상기 제 2 리드 동작 시 상기 리드 전압의 레벨이 상기 제 1 리드 동작 시 상기 리드 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하는 리드 제어 회로를 포함한다.

Description

비휘발성 메모리 장치 및 그의 리드 동작 및 프로그램 검증 방법 {NONVOLATILE MEMORY DEVICE AND READ AND PROGRAM VERIFICATION OPERATION METHODS THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 본 발명은 비휘발성 메모리 장치의 리드 동작 방법에 관한 것이다.
메모리 장치는 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다.
이 중에서, 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 비휘발성 메모리 장치가 많이 사용된다.
비휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다.
플래시 메모리는 하나의 메모리 셀에 하나의 비트 데이터를 저장할 수도 있고, 두 비트 이상의 데이터를 저장할 수 있다. 일반적으로, 하나의 비트 데이터를 저장하는 메모리 셀을 싱글 레벨 셀(SLC: Single Level Cell)이라 하고, 두 비트 이상의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC: Multi Level Cell)이라 한다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태와 프로그램 상태를 갖는다. 멀티 레벨 셀은 문턱 전압에 따라 소거 상태와 다수의 프로그램 상태들을 갖는다.
최근에는, 플래시 메모리의 멀티 레벨 셀의 다수의 프로그램 상태를 판별하기 위한 다수의 리드 동작들 시 소모 전류를 줄이기 위한 다양한 방법이 시도되고 있다.
본 발명의 실시예들은, 리드 동작 또는 프로그램 검증 동작 시 선택된 워드 라인에 인가되는 리드 전압이 변하는 시점에 비트 라인들의 전압 레벨을 선택적으로 조절할 수 있는 메모리 장치를 제공한다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 다수의 워드 라인들을 통해 상기 메모리 셀들과 연결되고, 다수의 리드 동작들 시 상기 워드 라인들 중 선택된 워드 라인에 서로 다른 레벨의 리드 전압들을 각각 인가하는 로우 제어 회로; 다수의 비트 라인들을 통해 상기 메모리 셀들과 연결되고, 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 페이지 버퍼 회로; 및 상기 다수의 리드 동작들 중 제 1 리드 동작 및 상기 제 1 리드 동작 이후의 제 2 리드 동작에 있어서, 상기 제 2 리드 동작 시 상기 리드 전압의 레벨이 상기 제 1 리드 동작 시 상기 리드 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하는 리드 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 다수의 프로그램 상태들로 프로그램되는 메모리 셀들을 포함하는 메모리 셀 어레이; 다수의 워드 라인들과 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 메모리 셀들 중 선택된 메모리 셀들에 다수의 리드 동작들을 수행하는 주변 회로; 및 상기 다수의 리드 동작들을 수행하도록 상기 주변 회로들을 제어하며, 상기 다수의 리드 동작들 중, 현재 리드 동작 시 선택된 워드 라인에 인가되는 리드 전압의 레벨이 이전 리드 동작 시 상기 선택된 워드 라인에 인가되는 리드 전압의 레벨과 다른 경우 선택된 비트 라인들의 레벨을 조절하는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치의 동작 방법은, 다수의 워드 라인들 중 선택된 워드 라인에 제 1 리드 전압을 인가하고, 센싱 제어 신호에 따라 다수의 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 1 리드 동작을 수행하는 단계; 및 상기 선택된 워드 라인에 제 2 리드 전압을 인가하고, 상기 제 2 리드 전압의 레벨이 상기 제 1 리드 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하고, 상기 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 2 리드 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 다수의 워드 라인들과 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 메모리 셀들 중 선택된 메모리 셀들을 프로그램하는 프로그램 동작과 프로그램 검증 동작을 각각 포함하는 다수의 프로그램 루프들을 수행하는 주변 회로; 및 상기 다수의 프로그램 루프들을 수행하도록 상기 주변 회로들을 제어하며, 상기 다수의 프로그램 루프들 중, 현재 프로그램 검증 동작 시 선택된 워드 라인에 인가되는 검증 전압의 레벨이 이전 프로그램 검증 동작 시 상기 선택된 워드 라인에 인가되는 검증 전압의 레벨과 다른 경우 선택된 비트 라인들의 레벨을 조절하는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 장치의 동작 방법은, 다수의 워드 라인들 중 선택된 워드 라인에 제 1 검증 전압을 인가하고, 센싱 제어 신호에 따라 다수의 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 1 검증 동작을 수행하는 단계; 및 상기 센싱 결과 상기 검증 동작이 실패한 경우, 상기 선택된 워드 라인에 제 2 검증 전압을 인가하고, 상기 제 2 검증 전압의 레벨이 상기 제 1 검증 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하고, 상기 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 2 검증 동작을 수행하는 단계를 포함할 수 있다.
제안된 실시예에 따른 메모리 장치는 리드 동작 또는 프로그램 검증 동작 시 선택된 워드 라인에 인가되는 리드 전압의 레벨이 이전 리드 전압의 레벨 보다 증가하는 시점에 비트 라인들의 전압 레벨을 감소시킴으로써 셀 전류 및 이로 인한 내부 전류 소모(internal current consumption, ICC)를 줄일 수 있는 효과가 있다.
또는, 제안된 실시예에 따른 메모리 장치는 리드 동작 시 선택된 워드 라인에 인가되는 리드 전압의 레벨이 이전 리드 전압의 레벨 보다 감소하는 시점에 비트 라인들의 전압 레벨을 증가시킴으로써 비트 라인 프리차지 시간을 감소시켜 성능을 개선시킬 수 있는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2 는 도 1 의 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 3 은 트리플 레벨 셀(TLC)의 리드 동작을 설명하기 위한 도면이다.
도 4 및 도 5 는 본 발명의 실시예에 따른 리드 동작을 간략하게 설명하기 위한 순서도 이다.
도 6 및 도 7 은 도 1 의 페이지 버퍼들 중 어느 하나의 페이지 버퍼의 구조를 설명하기 위한 도면이다.
도 8 은 리드 동작을 설명하기 위한 도면 이다.
도 9a 및 도 9b 는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 타이밍도 이다.
도 10 은 멀티 레벨 셀(MLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 11 은 프로그램 루프의 프로그램 검증 동작을 설명하기 위한 도면 이다.
도 12 는 본 발명의 실시예에 따른 프로그램 검증 동작을 설명하기 위한 순서도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우 뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 다수 개로 이루어질 수 있음을 알 것이다.
도 1 은 본 발명의 실시예에 따른 메모리 장치(100)를 설명하기 위한 도면이다.
도 1 을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는, 다수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 다수의 메모리 셀들을 포함할 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은, 로우 라인들(RL) 및 비트 라인들(BL1~BLn)을 통해 주변 회로(120)와 연결될 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은 제 1 내지 제 n 비트 라인들(BL1~BLn)에 공통 연결될 수 있다.
실시예에 따라, 다수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 로우 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 다수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 동일한 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 다수의 페이지들을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다. 특히, 본 발명의 실시예에서, 메모리 셀들은 2 비트 이상의 데이터를 저장하는 셀들로 구성될 수 있다.
주변 회로(120)는, 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 로우 라인들(RL) 및 제 1 내지 제 n 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다. 프로그램 동작은 적어도 하나 이상의 프로그램 루프를 포함할 수 있다. 각 프로그램 루프는 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 전압을 이용하여 프로그램 결과를 검증하는 프로그램 검증 동작을 포함할 수 있다. 주변 회로(120)는, 다수의 로우 라인들(RL) 중 선택된 로우 라인에 연결된 메모리 셀들에 프로그램 전압 인가 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프를 적어도 한번 수행할 수 있다.
보다 자세하게, 주변 회로(120)는, 로우 제어 회로(121), 전압 생성 회로(122), 페이지 버퍼 회로(123), 컬럼 디코더(124), 데이터 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 제어 회로(121)는, 로우 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 제어 회로(121)는 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 로우 제어 회로(121)는 제어 로직(130)으로부터 로우 어드레스(RADD) 및 로우 제어 신호(RCTRL)를 수신할 수 있다. 로우 제어 회로(121)는 로우 어드레스(RADD)를 디코딩하여 다수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록을 선택할 수 있다. 실시예에 따라, 로우 제어 회로(121)는 로우 어드레스(RADD)를 디코딩하여 선택된 메모리 블록 중 적어도 하나의 워드 라인을 선택하고, 로우 제어 신호(RCTRL)에 따라 전압 생성 회로(122)가 생성한 전압들을 워드 라인들에 선택적으로 인가할 수 있다.
예를 들어, 로우 제어 회로(121)는, 프로그램 전압 인가 동작 시 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 로우 제어 회로(121)는, 프로그램 검증 동작 시 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 수 있다. 로우 제어 회로(121)는, 리드 동작 시 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 수 있다. 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 소거 동작 시에 로우 제어 회로(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 제어 회로(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
특히, 메모리 셀들은 2 비트 이상의 데이터를 저장하는 셀들로 구성되는 경우, 메모리 셀들은 다수의 프로그램 상태들로 프로그램될 수 있다. 이에 따라, 로우 제어 회로(121)는, 선택된 워드 라인에 서로 다른 레벨의 리드(또는 검증) 전압들을 각각 인가하는 다수의 리드 동작들(또는 프로그램 검증 동작들)을 프로그램 상태들을 판별하기 위한 횟수만큼 반복하여 수행할 수 있다. 실시예에 따라, 로우 제어 회로(121)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 더 포함할 수 있다.
전압 생성 회로(122)는, 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 전압 생성 회로(122)는, 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 다수의 전압들을 발생할 수 있다. 구체적으로, 전압 생성 회로(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압들, 검증 전압들, 패스 전압들, 리드 전압들 및 소거 전압 등을 생성할 수 있다.
실시예에 따라, 전압 생성 회로(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성 회로(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용될 수 있다. 실시예에 따라, 전압 생성 회로(122)는, 외부 전원 전압 또는 내부 전원 전압을 이용하여 다수의 전압들을 생성할 수 있다. 예를 들면, 전압 생성 회로(122)는 내부 전원 전압을 수신하는 다수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 다수의 펌핑 커패시터들을 선택적으로 활성화하여 다수의 전압들을 생성할 수 있다. 생성된 다수의 전압들은 로우 제어 회로(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 회로(123)는, 메모리 셀 어레이(110)의 리드 동작 시에는 “리드 회로(read circuit)”로 동작하고, 라이트 동작 시에는 “라이트 회로(write circuit)”로 동작할 수 있다. 페이지 버퍼 회로(123)는, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
예를 들어, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은, 프로그램 동작 시 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 수 있다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램될 수 있다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가지고, 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 수 있다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은, 프로그램 검증 동작 시에 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 독출할 수 있다.
제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은, 리드 동작 및 프로그램 검증 동작 시 선택된 페이지의 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트 라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 센싱할 수 있다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은, 리드 동작 시 센싱된 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력할 수 있다.
제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은, 소거 동작 시 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는, 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 컬럼 디코더(124)는, 컬럼 어드레스(CADD)에 응답하여 데이터 입출력 회로(125)와 페이지 버퍼 회로(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는, 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 데이터 입출력 회로(125)와 데이터를 주고받을 수 있다.
데이터 입출력 회로(125)는, 메모리 컨트롤러(200)와 데이터(DATA)를 주고받을 수 있다. 데이터 입출력 회로(125)는, 제어 로직(130)의 제어에 응답하여 동작할 수 있다. 실시예에 따라, 데이터 입출력 회로(125)는, 입출력 제어 신호(DIO)에 응답하여 데이터(DATA)를 수신하는 다수의 입출력 버퍼들(미도시)을 포함할 수 있다. 데이터 입출력 회로(125)는, 프로그램 동작 시 메모리 컨트롤러(200)로부터 저장될 데이터(DATA)를 수신하고, 리드 동작 시 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)로부터 전달된 데이터를 메모리 컨트롤러(200)로 출력할 수 있다.
센싱 회로(126)는, 리드 동작 또는 프로그램 검증 동작 시 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 회로(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은, 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(130)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 로우 제어 신호(RCTRL), 페이지 버퍼 제어 신호들(PBSIGNALS), 입출력 제어 신호(DIO) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은, 센싱 회로(126)로부터 전달되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 리드 동작 또는 프로그램 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
본 발명의 실시예에서, 제어 로직(130)은, 리드 제어 회로(132)를 포함할 수 있다. 리드 제어 회로(132)는, 리드 동작 시 다수의 워드 라인들 중 선택된 워드 라인에 인가되는 리드 전압이 이전 리드 동작 시 인가되는 리드 전압과 다른 경우, 비트 라인들(BL1~BLn)의 전압 레벨을 조절하여 비트 라인들(BL1~BLn)을 통해 흐르는 전류량을 조절하도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공할 수 있다. 또한, 리드 제어 회로(132)는, 프로그램 검증 동작 시 다수의 워드 라인들 중 선택된 워드 라인에 인가되는 검증 전압이 이전 프로그램 검증 동작 시 인가되는 검증 전압과 다른 경우, 비트 라인들(BL1~BLn)의 전압 레벨을 조절하여 비트 라인들(BL1~BLn)을 통해 흐르는 전류량을 조절하도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공할 수 있다.
도 2 은 도 1 의 어느 하나의 메모리 블록(BLKi)의 구조를 설명하기 위한 도면이다.
도 2 을 참조하면, 메모리 블록(BLKi)은 제 1 선택 라인(SSL)과 제 2 선택 라인(DSL) 사이에 서로 평행하게 배열된 다수의 워드 라인들(WL1~WLm)이 연결될 수 있다. 여기서, 제 1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제 2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 셀 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 셀 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 셀 스트링들(ST)에 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
셀 스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MCm) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 셀 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MCm) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MCm)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 셀 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MCm)의 게이트들은 다수의 워드 라인들(WL1~WLm)에 연결될 수 있다. 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 정의할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WLm)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
도 2 에서, 소스 라인(SL), 소스 선택 라인(SSL), 워드 라인들(WL1~WLm) 및 드레인 선택 라인(DSL)은 도 1 의 로우 라인들(RL)에 대응될 수 있다. 즉, 드레인 선택 라인(DSL), 워드 라인들(WL1~WLm), 및 소스 선택 라인(SSL)은 로우 제어 회로(121)에 의해 제어될 수 있다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어될 수 있다.
하나의 메모리 셀이 1 비트의 데이터를 저장하는 싱글 레벨 셀(single level cell; SLC)인 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page) 데이터를 저장할 수 있다. 또한 하나의 메모리 셀이 2 비트 이상의 데이터를 저장하는 셀인 경우, 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page) 데이터를 저장할 수 있다.
이하에서는 편의를 위해 트리플 레벨 셀(TLC)을 가정하여 실시예를 설명하지만, 본 실시예가 이에 한정되는 것은 아니다.
도 3 은 트리플 레벨 셀(TLC)의 리드 동작을 설명하기 위한 도면이다. 리드 동작은 선택된 워드 라인에 공통으로 연결되는 메모리 셀들로부터 데이터를 독출하는 동작일 수 있다.
도 3 을 참조하면, 하나의 메모리 셀당 3비트의 데이터를 저장하는 TLC 메모리 셀들의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프가 도시되어 있다. TLC 메모리 셀들은 각각 소거 상태(E), 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 어느 하나를 목표 프로그램 상태로 가질 수 있다. TLC 메모리 셀들은 각각 최상위 비트(Most Significant Bit: MSB), 센트럴 유효 비트(Central Significant Bit: CSB) 및 최하위 비트(Least Significant Bit: LSB)로 구성된 3비트의 데이터를 저장할 수 있다. MSB, CSB 및 LSB가 모두 '1'의 값을 갖는 3 비트의 데이터, 즉'111'의 값을 갖는 데이터가 프로그램된 메모리 셀의 경우에, 소거 상태(E)에 포함되는 문턱 전압을 갖는다. 마찬가지 방식으로'011', '001', '000', '010', '110', '100' 및 '101'의 값을 갖는 데이터가 각각 프로그램된 메모리 셀들의 경우에 각각 제 1 내지 제 7 프로그램 상태들(P1-P7)에 포함되는 문턱 전압을 갖는다.
TLC 메모리 셀들의 경우, 하나의 물리 페이지(PG)는, LSB, CSB 및 MSB에 각각 대응하는 제 1 내지 제 3 논리 페이지들을 포함할 수 있다. 제 1 내지 제 3 논리 페이지들은 각각 LSB 데이터, CSB 데이터 및 MSB 데이터를 저장할 수 있다. 메모리 컨트롤러는 제 1 논리 페이지에 대응하는 LSB 리드 전압들(즉, 제 3 리드 전압(R3) 및 제 7 리드 전압(R7))을 인가하여 LSB가 '1'의 값을 갖는 메모리 셀들과 LSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있으며, 제 2 논리 페이지에 대응하는 CSB 리드 전압들(즉, 제 2 리드 전압(R2), 제 4 리드 전압(R4) 및 제 6 리드 전압(R6))을 인가하여 CSB가 '1'의 값을 갖는 메모리 셀들과 CSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있다. 또한, 제 3 논리 페이지에 대응하는 MSB 리드 전압들(제 1 전압(R1) 및 제 5 리드 전압(R5))을 인가하여 MSB가 '1'의 값을 갖는 메모리 셀들과 MSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있다. 즉, 도 3 에 도시된 TLC 메모리 셀들의 문턱 전압 산포의 경우에 제 1 내지 제 7 리드 전압들(R1~R7)을 이용하여 소거 상태(E), 제 1 내지 제 7 프로그램 상태들(P1-P7)이 판별될 수 있다.
도 3 에서 설명한 바와 같이, 트리플 레벨 셀(TLC)의 리드 동작 시 메모리 셀들의 프로그램 상태를 판별하기 위해 서로 다른 레벨을 가지는 리드 전압들이 선택된 워드 라인에 인가될 수 있다. TLC 메모리 셀은 MLC 메모리 셀보다 더 많은 데이터를 저장할 수 있으나, 더 많은 문턱 전압 분포들을 형성해야 하므로 프로그램 시간 및 이에 따른 리드 시간이 더 오래 걸릴 수 있다.
이하, 본 발명의 실시예에서는, 메모리 셀이 2 비트 이상의 데이터를 저장하는 경우, 선택된 워드 라인에 인가되는 리드 전압이 변하는 시점에 비트 라인들의 전압 레벨을 조절하여 성능 개선 또는 내부 전류 소모(ICC)를 감소시키는 방법에 대해 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 리드 동작을 간략하게 설명하기 위한 순서도 이다. 도 5 은 도 4 의 비트 라인 전압 조절 단계(S140)을 더욱 자세히 설명하기 위한 순서도 이다.
도 4 를 참조하면, 주변 회로(120)의 로우 제어 회로(121)는, 로우 어드레스(RADD)를 디코딩하여 리드 동작이 수행될 워드 라인을 선택할 수 있다(S110). 예를 들어, 메모리 블록 내에서 첫 번째 워드 라인(예, WL1)이 선택되고, 선택된 워드 라인(WL1)과 연결된 메모리 셀들의 프로그램 상태들(E, P1-P7)이 판별하기 위해, 제 1 논리 페이지에 대응하는 LSB 리드 전압들(즉, 제 3 리드 전압(R3) 및 제 7 리드 전압(R7))을 인가하는 제 1 및 제 2 리드 동작들이 각각 수행될 수 있다.
전압 생성 회로(122)는, 동작 신호(OPSIG)에 응답하여 다수의 리드 전압들 및 패스 전압 등을 생성할 수 있다. 로우 제어 회로(121)는, 로우 제어 신호(RCTRL)에 따라 다수의 리드 전압들 중 선택된 워드 라인에 인가할 리드 전압을 선택할 수 있다(S120). 예를 들어, 로우 제어 회로(121)는, 제 1 리드 동작을 위해, 도 3 에서 설명된 LSB 리드 전압들 중 제 3 리드 전압(R3)을 선택된 워드 라인에 인가할 리드 전압으로 먼저 선택할 수 있다.
제어 로직(130)의 리드 제어 회로(132)는, 선택된 제 3 리드 전압(R3)이 이전 리드 동작 시 인가된 리드 전압과 동일한 지를 판단할 수 있다(S130). 이전 리드 동작이 수행되지 않아 리드 전압의 레벨이 변경되지 않았다고 판단되는 경우(S130의 “NO”), 리드 제어 회로(132)는, 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공하여 제 1 리드 동작을 수행할 수 있다(S150). 로우 제어 회로(121)는, 제 1 리드 동작 시 선택된 워드 라인에 제 3 리드 전압(R3)을 인가하고, 비선택된 워드 라인들에 제 3 리드 전압(R3) 보다 높은 리드 패스 전압을 인가할 수 있다.
다음으로(S160의 “NO”), 로우 제어 회로(121)는, 제 2 리드 동작을 위해, 도 3 에서 설명된 LSB 리드 전압들 중 제 7 리드 전압(R7)을 선택된 워드 라인에 인가할 리드 전압으로 선택할 수 있다(S120).
리드 제어 회로(132)는, 제 2 리드 동작 시 선택된 제 7 리드 전압(R7)이 이전 제 1 리드 동작 시 인가된 제 3 리드 전압(R3)과 동일한 지를 판단할 수 있다(S130). 리드 전압의 레벨이 변경되었다고 판단되는 경우(S130의 “YES”), 리드 제어 회로(132)는 비트 라인들(BL1~BLn)의 전압 레벨을 조절하도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공할 수 있다(S140).
이 때, 도 5 을 참조하면, 제 2 리드 동작 시 선택된 제 7 리드 전압(R7)의 레벨이 제 1 리드 동작 시 인가된 제 3 리드 전압(R3)의 레벨 보다 크므로(S141의 “YES”), 리드 제어 회로(132)는, 비트 라인들(BL1~BLn)의 전압 레벨이 하향 조절되도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 제공할 수 있다(S142). 이에 따라, 비트 라인들(BL1~BLn)을 통해 흐르는 전류량이 감소하여 셀 전류 및 이로 인한 내부 전류 소모(ICC)를 줄일 수 있다. 로우 제어 회로(121)는, 선택된 워드 라인에 제 7 리드 전압(R7)을 인가하고, 비선택된 워드 라인들에 제 7 리드 전압(R7) 보다 높은 리드 패스 전압을 인가하여 제 2 리드 동작을 수행(S150)하여 LSB 리드 동작을 종료할 수 있다(S160의 “YES”).
실시예에 따라, 로우 제어 회로(121)는, 제 1 리드 동작을 위해, 제 7 리드 전압(R7)을 선택된 워드 라인에 인가할 리드 전압으로 먼저 선택할 수 있다(S120).
리드 제어 회로(132)는, 선택된 제 7 리드 전압(R7)이 이전 리드 동작 시 인가된 리드 전압과 동일한 지를 판단할 수 있다(S130). 이전 리드 동작이 수행되지 않아 리드 전압의 레벨이 변경되지 않았다고 판단되는 경우(S130의 “NO”), 리드 제어 회로(132)는, 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공하여 제 1 리드 동작을 수행할 수 있다(S150). 로우 제어 회로(121)는, 제 1 리드 동작 시 선택된 워드 라인에 제 7 리드 전압(R7)을 인가하고, 비선택된 워드 라인들에 제 7 리드 전압(R7) 보다 높은 리드 패스 전압을 인가할 수 있다.
다음으로(S160의 “NO”), 로우 제어 회로(121)는, 제 2 리드 동작을 위해, 제 3 리드 전압(R3)을 선택된 워드 라인에 인가할 리드 전압으로 선택할 수 있다(S120).
리드 제어 회로(132)는, 제 2 리드 동작 시 선택된 제 3 리드 전압(R3)이 이전 제 1 리드 동작 시 인가된 제 7 리드 전압(R7)과 동일한 지를 판단할 수 있다(S130). 리드 전압의 레벨이 변경되었다고 판단되는 경우(S130의 “YES”), 리드 제어 회로(132)는 비트 라인들(BL1~BLn)의 전압 레벨을 조절하도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공할 수 있다(S140).
이 때, 도 5 을 참조하면, 제 2 리드 동작 시 선택된 제 3 리드 전압(R3)이 이전 제 1 리드 동작 시 인가된 제 7 리드 전압(R7) 보다 작으므로(S141의 “NO”), 리드 제어 회로(132)는, 비트 라인들(BL1~BLn)의 전압 레벨이 상향 조절되도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 제공할 수 있다(S143). 이에 따라, 비트 라인들(BL1~BLn)을 통해 흐르는 전류량이 증가하여 비트 라인 프리차지 시간을 감소시켜 성능을 개선시킬 수 있다. 로우 제어 회로(121)는, 선택된 워드 라인에 제 3 리드 전압(R3)을 인가하고, 비선택된 워드 라인들에 제 3 리드 전압(R3) 보다 높은 리드 패스 전압을 인가하여 제 2 리드 동작을 수행(S150)하여 LSB 리드 동작을 종료할 수 있다(S160의 “YES”).
상기와 같이, 제안된 실시예에 따른 메모리 장치는 리드 동작 시 선택된 워드 라인에 인가되는 리드 전압의 레벨이 이전 리드 전압의 레벨 보다 증가하는 시점에 비트 라인들의 전압 레벨을 감소시킴으로써 셀 전류 및 이로 인한 내부 전류 소모(ICC)를 줄일 수 있다. 또는, 제안된 실시예에 따른 메모리 장치는 리드 동작 시 선택된 워드 라인에 인가되는 리드 전압의 레벨이 이전 리드 전압의 레벨 보다 감소하는 시점에 비트 라인들의 전압 레벨을 증가시킴으로써 비트 라인 프리차지 시간을 감소시켜 성능을 개선시킬 수 있다.
이하, 구체적인 실시예들을 참조하여, 페이지 버퍼 회로(123)에 제공되는 페이지 버퍼 제어 신호들(PBSIGNALS)을 이용하여 비트 라인들(BL1~BLn)의 전압 레벨을 조절하는 점을 구체적으로 설명하기로 한다.
도 6 은 도 1 의 페이지 버퍼들 중 어느 하나의 페이지 버퍼(PBi)의 구조를 설명하기 위한 블록도 이다.
도 6 을 참조하면, 페이지 버퍼(PBi)는, 비트 라인 연결 회로(310), 프리차지 회로(312), 센싱 래치 회로(320), 다수의 데이터 래치 회로들(330) 및 캐쉬 래치 회로(340)을 포함할 수 있다. 설명에 앞서, 페이지 버퍼(PBi)는 도 1 의 제어 로직(130)에서 생성되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 기초하여 제어될 수 있다. 즉, 페이지 버퍼(PBi)를 제어하는 신호들(즉, BL_CTRL, PRECHSO_N, D1_CTRL, D2_CTRL, ??, C_CTRL)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 포함될 수 있다.
비트 라인 연결 회로(310)는, 연결 제어 신호(BL_CTRL)에 따라 대응하는 비트 라인(BLi)을 선택적으로 연결하며, 프로그램 동작 시 센싱 노드(SO)를 통해 전달되는 입력 데이터를 비트 라인(BLi)으로 전달할 수 있고, 리드 동작 시 비트 라인(BLi)을 통해 전달되는 데이터를 센싱하여 센싱 노드(SO)로 전달할 수 있다.
프리차지 회로(312)는, 프리차지 신호(PRECHSO_N)에 기초하여 센싱 노드(SO)를 코어 전압 레벨로 프리차지할 수 있다.
센싱 래치 회로(320)는, 센싱 래치 제어 신호(S_CTRL)에 따라 센싱 노드(SO)의 전압 변화를 센싱하여 센싱 데이터를 저장할 수 있다. 센싱 데이터는 기 설정된 논리 레벨을 초기값으로 가지고, 리드 동작 또는 프로그램 검증 동작 시 비트 라인(BLi)을 통해 전달되는 출력 데이터에 따라 논리 레벨이 유지되거나 논리 레벨이 반전될 수 있다. 센싱 래치 회로(320)는, 센싱 래치 제어 신호(S_CTRL)에 따라 리드 동작 시 센싱 데이터를 캐쉬 래치 회로(340)로 덤핑할 수 있다. 리드 동작 또는 프로그램 검증 동작 시, 센싱 래치 회로(320)는, 저장된 센싱 데이터의 전압을 센싱 회로(도 1 의 126)에 센싱 전압(VPB)로 제공할 수 있다.
캐쉬 래치 회로(340)는, 캐시 래치 제어 신호(C_CTRL)에 따라, 덤프된 데이터를 데이터 입출력 회로(도 1 의 125)를 통해 외부로 출력할 수 있다. 실시예에 따라, 캐쉬 래치 회로(340)는, 데이터 입출력 회로(125)를 통해 입력되는 데이터를 다수의 데이터 래치 회로들(330)로 전달할 수 있다.
다수의 데이터 래치 회로들(330)은, 다수의 데이터 제어 신호들(D1_CTRL, D2_CTRL, ??)에 따라 프로그램 동작 시 입력 데이터를 저장하고, 저장된 데이터를 센싱 노드(SO)로 전달할 수 있다. 다수의 데이터 래치 회로들(330)의 개수는 메모리 셀에 저장되는 데이터 분포의 개수에 따라 다르게 설계될 수 있으며, 멀티 레벨 셀 또는 트리플 레벨 셀에 대응하는 개수로 구비될 수 있다. 예를 들어, 트리플 레벨 셀에 대응하는 데이터가 입력된다고 가정하면, 제 1 내지 제 3 데이터 래치 회로들이 구비되고, 제 1 데이터 래치 회로는 MSB(Most Significant Bit)에 대응하는 데이터를 입력받을 수 있고, 제 2 데이터 래치 회로는 CSB(Central Significant Bit)에 대응하는 데이터를 입력받을 수 있으며, 제 3 데이터 래치 회로는 LSB(Least Significant Bit)에 대응하는 데이터를 입력받을 수 있다.
한편, 페이지 버퍼(PBi)는, 상기의 구성 외에도 하나 이상의 검증 래치 회로들 등을 포함할 수 있지만, 발명의 요지를 충실히 설명하기 위해 나머지 구성에 대한 설명은 생략하기로 한다.
도 7 은 도 6 의 페이지 버퍼(PBi)의 일부 구성을 더욱 자세히 도시한 회로도 이다.
도 7 을 참조하면, 비트 라인 연결 회로(310), 프리차지 회로(312) 및 센싱 래치 회로(320)의 상세 구성이 도시되어 있다.
비트 라인 연결 회로(310)는, 제 1 내지 제 7 NMOS 트랜지스터들(N1-N7) 및 제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2)을 포함할 수 있다. 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)는, 비트 라인(BLi)과 접지 전압(VSS)단 사이에 직렬 연결되며, 각각 비트 라인 선택 신호(SEL_BL) 및 비트 라인 디스차지 신호(BLDIS)를 게이트로 입력받을 수 있다. 제 3 NMOS 트랜지스터(N3)는, 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)의 공통 노드(BLCM)와 전류 센싱 노드(CSO) 사이에 연결되며, 센싱 제어 신호(PB_SENSE)를 게이트로 입력받을 수 있다. 제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 및 제 4 NMOS 트랜지스터(N4)는, 코어 전압(VCORE)단과 전류 센싱 노드(CSO) 사이에 직렬 연결되며, 각각 정 센싱 노드(QS)의 신호, 프리차지 제어 신호(SA_PRECH_N) 및 센싱 신호(SA_SENSE)를 게이트로 입력받을 수 있다. 제 5 NMOS 트랜지스터(N5)는, 제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2)의 공통 노드와 전류 센싱 노드(CSO) 사이에 연결되어, 센스 앰프 연결 신호(SA_CSOC)를 게이트로 입력받을 수 있다. 제 6 및 제 7 NMOS 트랜지스터들(N6, N7)은, 전류 센싱 노드(CSO)와 접지 전압(VSS)단 사이에 연결되며, 각각 센스 앰프 디스차지 신호(SA_DISCH) 및 정 센싱 노드(QS)의 신호를 입력받을 수 있다.
상기의 구성으로, 비트 라인 연결 회로(310)는, 비트 라인 선택 신호(SEL_BL)가 활성화되면, 센싱 제어 신호(PB_SENSE) 및 센싱 신호(SA_SENSE)에 기초하여 센싱 노드(SO)를 통해 전달되는 입력 데이터를 비트 라인(BLi)으로 전달하거나, 비트 라인(BLi)을 통해 전달되는 데이터를 센싱하여 센싱 노드(SO)로 전달할 수 있다. 또한, 비트 라인 연결 회로(310)는, 비트 라인 선택 신호(SEL_BL)가 활성화되면, 비트 라인 디스차지 신호(BLDIS)에 따라 비트 라인(BLi)을 접지 전압(VSS) 레벨로 디스차지시킬 수 있다. 참고로, 비트 라인 연결 회로(310)로 제공되는 비트 라인 선택 신호(SEL_BL), 비트 라인 디스차지 신호(BLDIS), 센싱 제어 신호(PB_SENSE), 센스 앰프 연결 신호(SA_CSOC), 프리차지 제어 신호(SA_PRECH_N), 센싱 신호(SA_SENSE) 및 센스 앰프 디스차지 신호(SA_DISCH)는 도 6 의 연결 제어 신호(BL_CTRL)에 대응될 수 있다.
프리차지 회로(312)는, 제 3 PMOS 트랜지스터(PM3)를 포함할 수 있다. 제 3 PMOS 트랜지스터(PM3)는, 코어 전압(VCORE)단과 센싱 노드(SO) 사이에 연결되며, 프리차지 신호(PRECHSO_N)를 게이트로 입력받을 수 있다. 프리차지 회로(312)는, 프리차지 신호(PRECHSO_N)에 기초하여 센싱 노드(SO)를 코어 전압(VCORE) 레벨로 프리차지할 수 있다.
센싱 래치 회로(320)는, 센싱 리셋 신호(SRST)와 센싱 셋 신호(SSET)에 기초하여 비트 라인(BLi)을 통해 전달되는 데이터의 센싱 동작을 위한 센싱 데이터를 저장할 수 있다. 센싱 래치 회로(320)는, 센싱 래치(322) 및 제 8 내지 제 11 NMOS 트랜지스터들(N8-N11)을 포함할 수 있다. 센싱 래치(322)는, 정 센싱 노드(QS)와 부 센싱 노드(QS_N) 사이에 연결된 두 개의 크로스 커플드 인버터로 구성될 수 있다. 제 8 NMOS 트랜지스터(N8) 및 제 9 NMOS 트랜지스터(N9)는, 정 센싱 노드(QS)와 접지 전압(VSS)단 사이에 직렬 연결되며, 각각 센싱 리셋 신호(SRST) 및 페이지 리셋 신호(PBRST)를 게이트로 입력받을 수 있다. 제 10 NMOS 트랜지스터(N10)는, 부 센싱 노드(QS_N)와 제 8 및 제 9 NMOS 트랜지스터(N8, N9) 사이의 공통 노드(COM1) 사이에 연결되며, 센싱 셋 신호(SSET)를 게이트로 입력받을 수 있다. 제 11 NMOS 트랜지스터(N11)는, 제 1 공통 노드(COM1)와 접지 전압(VSS)단 사이에 연결되며, 센싱 노드(SO)의 신호를 게이트로 입력받아, 센싱 노드(SO)의 전압 레벨에 기초하여 접지 전원단(VSS)과 연결되는 전류 경로를 형성할 수 있다.
상기의 구성으로, 센싱 래치 회로(320)는 리드 동작 또는 검증 동작 시 센싱 리셋 신호(SRST)와 센싱 셋 신호(SSET)에 기초하여 센싱 데이터를 저장할 수 있다. 참고로, 센싱 리셋 신호(SRST), 센싱 셋 신호(SSET) 및 페이지 리셋 신호(PBRST)는 도 6 의 센싱 래치 제어 신호(S_CTRL)에 대응될 수 있다.
한편, 본 발명의 실시예에 따르며, 도 6 및 도 7 에서 설명된 구조를 가지는 페이지 버퍼(PBi)에서, 비트 라인들의 전압 레벨을 조절하기 위한 방법으로, 페이지 버퍼들과 비트 라인들을 각각 연결하기 위한 스위치(즉, 도 7 의 제 3 NMOS 트랜지스터(N3))를 제어하는 센싱 제어 신호(PB_SENSE)의 전압 레벨을 조절할 수 있다. 이하에서는, 본 발명의 실시예에 따라 센싱 제어 신호(PB_SENSE)를 이용하여 비트 라인들(BL1~BLn)을 통해 흐르는 전류량을 조절하는 점을 구체적으로 설명하기로 한다.
본 발명의 실시예에 따른 다수의 리드 동작들을 설명하기에 앞서, 하나의 리드 동작의 각 단계를 먼저 설명하기로 한다.
도 8 은 하나의 리드 동작에 포함되는 각 단계들을 설명하기 위한 도면이다.
도 8 을 참조하면, 리드 동작은 하나의 리드 전압을 이용하여, 리드 대상으로 선택된 메모리 셀들의 문턱 전압이 해당 리드 전압보다 큰지 또는 작은지 여부를 나타내는 결과를 센싱하여 페이지 버퍼(PBi) 내 센싱 래치 회로(320)에 저장하는 동작을 의미할 수 있다. 싱글-레벨 셀(single-level cell; SLC)의 데이터를 리드하기 위해서, 도 8 에 도시된 리드 동작이 1회 수행될 수 있다. 반면, 멀티-레벨 셀(multi-level cell; MLC)의 데이터를 리드하기 위해서, 도 8 에 도시된 리드 동작이 3회 수행될 수 있다. 또한, 트리플-레벨 셀(triple-level cell; TLC)의 데이터를 리드하기 위해서, 도 8 에 도시된 리드 동작이 7회 수행될 수 있다.
하나의 리드 동작은 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계를 포함할 수 있다.
비트 라인 프리차지 단계는 리드 대상으로 선택된 메모리 셀들과 연결된 비트 라인의 전압을 프리차지 전압으로 상승시키는 단계를 의미할 수 있다. 이벨류에이션 단계는 선택된 메모리 셀들 각각의 문턱 전압을 평가하기 위한 단계일 수 있다. 예를 들어, 선택된 메모리 셀들 중 리드 전압보다 높은 문턱 전압을 갖는 메모리 셀들, 즉, 오프-셀과 연결된 비트 라인의 경우 이벨류에이션 단계에서 프리차지 전압을 유지할 것이다. 반면, 선택된 메모리 셀들 중 리드 전압보다 낮은 문턱 전압을 갖는 메모리 셀들, 즉 온-셀과 연결된 비트 라인의 경우 이벨류에이션 단계에서 전압이 하락할 것이다. 따라서, 각 메모리 셀들의 문턱 전압에 따라 대응하는 비트 라인의 전압이 구분될 수 있다. 센싱 단계는 위와 같이 구분된 비트 라인의 전압에 기초하여, 선택된 메모리 셀들 각각이 온-셀인지 또는 오프-셀인지를 나타내는 비트 데이터를 래치부에 저장하는 단계를 의미할 수 있다.
도 9a 및 도 9b 는 본 발명의 실시예에 따른 메모리 장치의 리드 동작을 설명하기 위한 타이밍도 이다.
도 9a 를 참조하면, t1 구간에서, 페이지 버퍼(PBi)는 초기화 동작을 수행한다. 예를 들어 프리차지 신호(PRECHSO_N)에 응답하여 프리차지 회로(312)의 제 3 PMOS 트랜지스터(PM3)가 턴온되어 센싱 노드(SO)에 코어 전압(VCORE)이 인가된다. 이로 인하여 센싱 래치 회로(320)의 제 11 NMOS 트랜지스터(N11)가 턴온되어 제 1 공통 노드(COM1)에 접지 전압(VSS)이 인가된다. 이 후, 센싱 리셋 신호(SRST)가 인가되어 센싱 래치 회로(320)의 정 센싱 노드(QS)는 로우 레벨로 초기화된다. 이 때, 비트 라인 선택 신호(SEL_BL)는 하이 레벨로 활성화되어 있다.
t2 구간에서, 페이지 버퍼(PBi)는 제 1 리드 동작을 수행한다. 예를 들어, 선택된 워드 라인(SEL WL)에 제 3 리드 전압(R3)이 인가되고, 비선택된 워드 라인(UNSEL WL)에 패스 전압(VPASS)이 인가될 수 있다. 패스 전압(VPASS)은 제 3 리드 전압(R3)보다 큰 전압을 가지며, 선택된 메모리 블록에 포함된 메모리 셀들 각각의 문턱 전압과 무관하게, 해당 메모리 셀들을 모두 턴온 시킬 수 있는 전압이다. 따라서, 비선택된 워드 라인(UNSEL WL)과 연결된 모든 메모리 셀들이 시간(t2)에서부터 턴온 상태를 유지할 수 있다. 마찬가지로, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)에도 턴온 전압들(VSSL, VDSL)이 각각 인가될 수 있다. 제 3 리드 전압(R3)을 선택된 워드 라인(SEL WL)에 인가함에 따라, 선택된 워드 라인(SEL WL)과 연결된 메모리 셀들 중 제 3 리드 전압(R3)보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴온되고, 선택된 워드 라인(SEL WL)과 연결된 메모리 셀들 중 제 3 리드 전압(R3) 보다 높은 문턱 전압을 갖는 메모리 셀들은 턴오프될 수 있다.
정 센싱 노드(QS)의 로우 레벨 신호에 응답하여 제 1 PMOS 트랜지스터(PM1)가 턴온된 상태에서, 센싱 제어 신호(PB_SENSE) 및 센스 앰프 연결 신호(SA_CSOC)에 응답하여 제 3 NMOS 트랜지스터(N3) 및 제 5 NMOS 트랜지스터(N5)가 턴온됨에 따라 비트 라인(BLi)과 코어 전압(VCORE)이 인가되는 전류 센싱 노드(CSO)가 전기적으로 연결된다. 프리차지 제어 신호(SA_PRECH_N)에 따라 제 2 PMOS 트랜지스터(PM2)가 턴온된 후, 센싱 신호(SA_SENSE)에 따라 NMOS 트랜지스터(N4)가 턴온됨에 따라 비트 라인(BLi)과 센싱 노드(SO)가 전류 센싱 노드(CSO)를 통해 전기적으로 연결된다. 이로 인하여 비트 라인(BLi)이 일정 레벨로 프리차지되는 비트 라인 프리차지 단계(①)가 수행된다.
이 후, 내부 센싱 노드 프리차지 신호(SA_PRECH_N)에 응답하여 제 2 PMOS 트랜지스터(PM2)가 턴오프된다. 이로 인하여 비트 라인(BLi)은 연결된 메모리 셀의 문턱 전압에 따라 비트 라인(BLi)을 통해 셀 상태에 따라 흐르는 셀 전류량을 통해 센싱 노드(SO)의 전압 레벨이 변하는 이벨류에이션 단계(②)가 수행된다.
이 후, 센싱 신호(SA_SENSE)에 응답하여 NMOS 트랜지스터(N4)가 턴오프됨에 따라 센싱 노드(SO)의 전압 레벨에 기초하여, 메모리 셀이 온-셀인지 또는 오프-셀인지를 나타내는 센싱 데이터를 센싱 래치 회로(320)에 저장하는 센싱 단계(③)가 수행된다. 실시예에 따라, 센싱 데이터는 센싱 래치 회로(320)가 아닌 다수의 데이터 래치 회로들(330) 하나의 래치 회로에 저장될 수 있다. 센싱 노드(SO)의 전압 레벨은 비트 라인(BLi)의 셀 전류에 따라 하이 레벨을 유지하거나 로우 레벨로 디스차지된다. 이 후, 센싱 노드(SO)의 전압 레벨에 따라 부 센싱 노드(QS_N)는 하이 레벨을 유지하거나 로우 레벨로 셋업된다. 이에 따라 제 1 리드 동작이 종료될 수 있다.
t3 구간에서, 페이지 버퍼(PBi)는 제 2 리드 동작을 수행한다. 선택된 워드 라인(SEL WL)에 제 3 리드 전압(R3) 보다 높은 전압 레벨을 가지는 제 7 리드 전압(R7)이 인가될 수 있다. 리드 제어 회로(132)는, 센싱 제어 신호(PB_SENSE)의 전압 레벨을 소정 레벨 하향 조절할 수 있다. 이에 따라, 비트 라인들(BL1~BLn)을 통해 흐르는 전류량이 감소하여 셀 전류 및 이로 인한 내부 전류 소모(ICC)를 줄일 수 있다. 이 후, 제 1 리드 동작과 마찬가지로, 비트 라인 프리차지 단계(①), 이벨류에이션 단계(②), 센싱 단계(③)가 순차적으로 수행된 후 센싱 노드(SO)의 전압 레벨에 따라 부 센싱 노드(QS_N)가 셋업되고, 제 2 리드 동작이 종료될 수 있다.
도 9b 를 참조하면, t1 구간에서, 페이지 버퍼(PBi)는 초기화 동작을 수행한다.
t2 구간에서, 페이지 버퍼(PBi)는 제 1 리드 동작을 수행한다. 예를 들어, 선택된 워드 라인(SEL WL)에 제 7 리드 전압(R7)이 인가되고, 비선택된 워드 라인(UNSEL WL)에 패스 전압(VPASS)이 인가될 수 있다. 패스 전압(VPASS)은 제 7 리드 전압(R7)보다 큰 전압을 가지며, 선택된 메모리 블록에 포함된 메모리 셀들 각각의 문턱 전압과 무관하게, 해당 메모리 셀들을 모두 턴온 시킬 수 있는 전압이다. 따라서, 비선택된 워드 라인(UNSEL WL)과 연결된 모든 메모리 셀들이 시간(t2)에서부터 턴온 상태를 유지할 수 있다. 마찬가지로, 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)에도 턴온 전압들(VSSL, VDSL)이 각각 인가될 수 있다.
도 9a 에서 설명한 바와 같이, 비트 라인 프리차지 단계(①), 이벨류에이션 단계(②) 및 센싱 단계(③)가 순차적으로 수행된 후 제 1 리드 동작이 종료될 수 있다.
t3 구간에서, 페이지 버퍼(PBi)는 제 2 리드 동작을 수행한다. 선택된 워드 라인(SEL WL)에 제 7 리드 전압(R7) 보다 낮은 전압 레벨을 가지는 제 3 리드 전압(R3)이 인가될 수 있다. 리드 제어 회로(132)는, 센싱 제어 신호(PB_SENSE)의 전압 레벨을 소정 레벨 상향 조절할 수 있다. 이에 따라, 비트 라인들(BL1~BLn)을 통해 흐르는 전류량이 증가하여 비트 라인 프리차지 시간을 감소시켜 성능을 개선시킬 수 있다.
이 후, 비트 라인 프리차지 단계(①), 이벨류에이션 단계(②) 및 센싱 단계(③)가 순차적으로 수행된 후 제 2 리드 동작이 종료될 수 있다.
한편, 도 3 내지 도 9b 에서는, 메모리 장치의 리드 동작에 적용되는 본 발명의 실시예들을 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 프로그램 루프의 프로그램 검증 동작에서도 적용될 수 있다. 프로그램 동작은 적어도 하나 이상의 프로그램 루프를 포함할 수 있다. 각 프로그램 루프는 프로그램 전압을 인가하는 프로그램 전압 인가 동작과 검증 전압을 이용하여 프로그램 결과를 검증하는 프로그램 검증 동작을 포함할 수 있다. 이러한 프로그램 검증 동작은 리드 동작과 매우 유사하다.
이하, 도 10 내지 도 12 를 참조하여, 프로그램 검증 동작에서 적용되는 본 발명의 실시예를 설명하기로 한다.
도 10 은 멀티 레벨 셀(MLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 10 을 참조하면, 멀티 레벨 셀은 소거 상태(E), 제 1 내지 제 3 프로그램 상태들(P1-P3) 중 어느 하나의 상태에 대응하는 문턱 전압을 갖게 된다. 따라서, 멀티 레벨 셀에 저장된 데이터를 리드하기 위해서, 제 1 리드 전압(R11), 제 2 리드 전압(R2) 및 제 3 리드 전압(R3)이 사용될 수 있다.
프로그램 검증 동작을 위해, 제 1 프로그램 상태(P1)에 대응하는 제1 검증 전압(VVR1), 제 2 프로그램 상태(P2)에 대응하는 제 2 검증 전압(VVR2) 및 제 3 프로그램 상태(P3)에 대응하는 제 3 검증 전압(VVR3)이 사용될 수 있다.
도 11 은 하나의 프로그램 루프의 프로그램 검증 동작을 설명하기 위한 도면 이다.
도 11 을 참조하면, 프로그램 전압 인가 동작(①) 시, 선택된 워드 라인(SEL WL)에 프로그램 전압(VPGM)이 인가된다. 도 11 에는 도시되지 않았으나, 프로그램 전압 인가 동작(①) 시 비선택된 워드 라인들에는 프로그램 패스 전압이 인가될 수 있다. 프로그램 전압 인가 동작(①) 시, 선택된 워드 라인(SEL WL)과 연결된 메모리 셀들 중, 프로그램 허용 상태의 메모리 셀들의 문턱 전압이 상승할 것이다. 프로그램 허용 상태의 메모리 셀은, 선택된 워드 라인(SEL WL)과 연결된 메모리 셀들 중, 프로그램 허용 전압이 인가되는 비트 라인과 연결되는 메모리 셀을 의미할 수 있다. 한편, 프로그램 전압 인가 동작(①) 시, 선택된 워드 라인(SEL WL)과 연결된 메모리 셀들 중, 프로그램 금지 상태의 메모리 셀들의 문턱 전압은 상승하지 않을 것이다. 프로그램 금지 상태의 메모리 셀은, 선택된 워드 라인(SEL WL)과 연결된 메모리 셀들 중, 프로그램 금지 전압이 인가되는 비트 라인과 연결되는 메모리 셀을 의미할 수 있다. 프로그램 금지 전압은 프로그램 허용 전압보다 높은 전압일 수 있다.
프로그램 전압 인가 동작(①) 이후의 프로그램 검증 동작(②)에서, 제 1 내지 제 3 프로그램 상태들(P1~P3) 각각으로 프로그램 될 메모리 셀들에 대한 검증 동작들이 수행될 수 있다. 도 11 에 도시된 바와 같이, 먼저 제 3 프로그램 상태(P3)로 프로그램 될 메모리 셀들 각각의 문턱 전압이 제 3 검증 전압(VVR3)보다 큰지 여부를 결정한다. 이를 위해, 선택된 워드 라인(SEL WL)에 제 3 검증 전압(VVR3)이 인가될 수 있다. 이후, 제 2 프로그램 상태(P2)로 프로그램 될 메모리 셀들 각각의 문턱 전압이 제 2 검증 전압(VVR2)보다 큰지 여부를 결정한다. 이를 위해, 선택된 워드 라인(SEL WL)에 제 2 검증 전압(VVR2)이 인가된다. 이후, 제 1 프로그램 상태(P1)로 프로그램 될 메모리 셀들 각각의 문턱 전압이 제 1 검증 전압(VVR1)보다 큰지 여부를 결정한다. 이를 위해, 선택된 워드 라인(SEL WL)에 제 1 검증 전압(VVR1)이 인가된다.
한편, 도 11 에서는 프로그램 검증 동작(②) 시 먼저 제 3 프로그램 상태(P3), 제 2 프로그램 상태(P2), 제 1 프로그램 상태(P1)의 순서로 검증하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 먼저 제 1 프로그램 상태(P1)를 검증하고, 제 2 프로그램 상태(P2)를 검증하고, 마지막으로 제 3 프로그램 상태(P3)를 검증할 수 있다. 또한, 도 11 에서는, 프로그램 검증 동작(②)이 제 1 내지 제 3 프로그램 상태들(P1~P3)에 모두 수행하는 경우를 설명하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 프로그램 검증 동작(②)에서 제 1 내지 제 3 프로그램 상태(P1~P3) 중 어느 하나 또는 두개의 프로그램 상태에 대해서만 검증을 수행할 수도 있다.
도 11 을 참조하면, 프로그램 검증 동작(②)의 각 검증 동작들은, 도 8 에서 설명된 바와 같이, 비트 라인 프리차지 단계, 이벨류에이션 단계 및 센싱 단계를 포함할 수 있다. 즉, 검증 동작은 검증 대상으로 선택된 메모리 셀들의 문턱 전압이 검증 전압 전압보다 큰지 또는 작은지 여부를 나타내는 결과를 센싱하여 외부로 출력하지 않고 페이지 버퍼(PBi) 내 래치 회로에 저장하는 것만 제외하고는 리드 동작과 실질적으로 동일할 수 있다.
도 12 는 본 발명의 실시예에 따른 프로그램 검증 동작을 설명하기 위한 순서도 이다.
도 12 를 참조하면, 주변 회로(120)의 로우 제어 회로(121)는, 로우 어드레스(RADD)를 디코딩하여 프로그램 동작이 수행될 워드 라인을 선택할 수 있다(S210). 예를 들어, 메모리 블록 내에서 첫 번째 워드 라인(예, WL1)이 선택될 수 있다.
주변 회로(120)는, 제어 로직(130)의 제어에 응답하여 선택된 워드 라인에 연결된 메모리 셀들에 대한 프로그램 루프를 수행할 수 있다.
먼저, 페이지 버퍼 회로(123)는, 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여, 프로그램 대상 셀의 비트 라인에 프로그램 허용 전압을 인가하고, 프로그램 금지 셀의 비트 라인에는 프로그램 금지 전압을 인가할 수 있다. 전압 생성 회로(122)는, 동작 신호(OPSIG)에 응답하여 다수의 프로그램 전압들 및 프로그램 패스 전압 등을 생성할 수 있다. 로우 제어 회로(121)는, 선택된 워드 라인에 프로그램 전압을 인가하고 나머지 워드 라인들에 프로그램 패스 전압을 인가할 수 있다. 이에 따라, 선택된 워드 라인에 연결된 메모리 셀들의 프로그램 전압 인가 동작이 수행될 수 있다(S220).
이 후, 로우 제어 회로(121)는, 프로그램 검증 동작을 수행하기 위해, 로우 제어 신호(RCTRL)에 따라 다수의 검증 전압들 중 선택된 워드 라인에 인가할 검증 전압을 선택할 수 있다(S230).
이전 검증 동작이 수행되지 않아 검증 전압의 레벨이 변경되지 않았다고 판단되는 경우(S240의 “NO”), 리드 제어 회로(132)는, 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공하여 검증 동작을 수행할 수 있다(S260). 로우 제어 회로(121)는, 선택된 워드 라인에 제 1 검증 전압(VVR1)을 인가하고, 비선택된 워드 라인들에 제 1 검증 전압(VVR1) 보다 높은 패스 전압을 인가할 수 있다.
센싱 회로(126)는, 센싱 전압(VPB)에 따라 비트 라인을 통해 흐르는 셀 전류를 센싱한 후 센싱 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 로직(130)으로 출력할 수 있다. 제어 로직(130)은, 패스 신호(PASS) 또는 페일 신호(FAIL)에 따라 프로그램 동작의 성공을 판단할 수 있다(S270). 프로그램 동작이 성공한 것으로 판단되면(S270의 YES), 선택된 워드 라인에 대한 프로그램 동작을 종료할 수 있다.
반면, 프로그램 동작이 실패한 것으로 판단되면(S270의 NO), 전압 생성 회로(122)는, 동작 신호(OPSIG)에 응답하여 프로그램 전압을 정해진 스텝 전압(Vstep)만큼 상승(S280)시키고, 로우 제어 회로(121)는 프로그램 전압 인가 동작을 수행할 수 있다(S220).
이 후, 로우 제어 회로(121)는, 로우 제어 신호(RCTRL)에 따라 다수의 검증 전압들 중 선택된 워드 라인에 인가할 검증 전압으로 제 2 검증 전압(VVR2)을 선택할 수 있다. 리드 제어 회로(132)는, 제 2 검증 전압(VVR2)이 이전 제 1 검증 전압(VVR1)과 동일한 지를 판단할 수 있다(S240). 검증 전압의 레벨이 변경되었다고 판단되는 경우(S240의 “YES”), 리드 제어 회로(132)는 비트 라인들(BL1~BLn)의 전압 레벨을 조절하도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 페이지 버퍼 회로(123)에 제공할 수 있다(S250).
예를 들어, 제 2 검증 전압(VVR2)의 레벨이 제 1 검증 전압(VVR2)의 레벨 보다 큰 경우, 리드 제어 회로(132)는, 비트 라인들(BL1~BLn)의 전압 레벨이 하향 조절되도록 센싱 제어 신호(PB_SENSE)의 전압 레벨을 소정 레벨 하향 조절할 수 있다. 이에 따라, 비트 라인들(BL1~BLn)을 통해 흐르는 전류량이 감소하여 셀 전류 및 이로 인한 내부 전류 소모(ICC)를 줄일 수 있다. 반면, 제 2 검증 전압(VVR2)의 레벨이 제 1 검증 전압(VVR2)의 레벨 보다 작은 경우, 리드 제어 회로(132)는, 비트 라인들(BL1~BLn)의 전압 레벨이 상향 조절되도록 센싱 제어 신호(PB_SENSE)의 전압 레벨을 소정 레벨 상향 조절할 수 있다. 이에 따라, 비트 라인들(BL1~BLn)을 통해 흐르는 전류량이 증가하여 비트 라인 프리차지 시간을 감소시켜 성능을 개선시킬 수 있다.
로우 제어 회로(121)는, 제 2 검증 전압(VVR2)을 인가하고, 비선택된 워드 라인들에 제 2 검증 전압(VVR2) 보다 높은 패스 전압을 인가하여 프로그램 검증 동작을 수행할 수 있다(S260). 프로그램 동작이 성공한 것으로 판단되면(S270의 YES), 선택된 워드 라인에 대한 프로그램 동작을 종료할 수 있다.
프로그램 동작이 실패한 것으로 판단되면(S270의 NO), 주변 회로(120)는 프로그램 전압을 정해진 스텝 전압(Vstep)만큼 상승(S280)시킨 후 단계들(S220~S260)을 반복하여 수행할 수 있다. 참고로, 도면에 도시되지 않았지만, 프로그램 루프의 수행 횟수가 최대 허용 횟수에 도달하면 선택된 워드 라인에 대한 프로그램 동작은 실패로 종료될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (21)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    다수의 워드 라인들을 통해 상기 메모리 셀들과 연결되고, 다수의 리드 동작들 시 상기 워드 라인들 중 선택된 워드 라인에 서로 다른 레벨의 리드 전압들을 각각 인가하는 로우 제어 회로;
    다수의 비트 라인들을 통해 상기 메모리 셀들과 연결되고, 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 페이지 버퍼 회로; 및
    상기 다수의 리드 동작들 중 제 1 리드 동작 및 상기 제 1 리드 동작 이후의 제 2 리드 동작에 있어서, 상기 제 2 리드 동작 시 상기 리드 전압의 레벨이 상기 제 1 리드 동작 시 상기 리드 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하는 리드 제어 회로
    를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리드 제어 회로는,
    상기 제 2 리드 동작 시 상기 리드 전압의 레벨이 상기 제 1 리드 동작 시 상기 리드 전압의 레벨 보다 큰 경우, 상기 센싱 제어 신호의 레벨을 하향 조절하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리드 제어 회로는,
    상기 제 2 리드 동작 시 상기 리드 전압의 레벨이 상기 제 1 리드 동작 시 상기 리드 전압의 레벨 보다 작은 경우, 상기 센싱 제어 신호의 레벨을 상향 조절하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀들은,
    2 비트 이상의 데이터를 저장하는 셀들을 포함하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀들은,
    다수의 프로그램 상태들로 프로그램되고,
    상기 다수의 리드 동작들은, 상기 프로그램 상태들을 판별하기 위한 횟수만큼 수행되는 메모리 장치.
  6. 다수의 프로그램 상태들로 프로그램되는 메모리 셀들을 포함하는 메모리 셀 어레이;
    다수의 워드 라인들과 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 메모리 셀들 중 선택된 메모리 셀들에 다수의 리드 동작들을 수행하는 주변 회로; 및
    상기 다수의 리드 동작들을 수행하도록 상기 주변 회로들을 제어하며, 상기 다수의 리드 동작들 중, 현재 리드 동작 시 선택된 워드 라인에 인가되는 리드 전압의 레벨이 이전 리드 동작 시 상기 선택된 워드 라인에 인가되는 리드 전압의 레벨과 다른 경우 선택된 비트 라인들의 레벨을 조절하는 제어 로직
    을 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 주변 회로는,
    상기 워드 라인들을 통해 상기 메모리 셀들과 연결되고, 상기 다수의 리드 동작들 시 상기 선택된 워드 라인에 서로 다른 레벨의 리드 전압을 인가하는 로우 제어 회로; 및
    상기 비트 라인들을 통해 상기 메모리 셀들과 연결되고, 센싱 제어 신호에 따라 상기 선택된 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 페이지 버퍼 회로
    를 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은,
    상기 현재 리드 동작 시 상기 리드 전압의 레벨이 상기 이전 리드 동작 시 상기 리드 전압의 레벨 보다 큰 경우, 상기 센싱 제어 신호의 레벨을 하향 조절하는 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제어 로직은,
    상기 현재 리드 동작 시 상기 리드 전압의 레벨이 상기 이전 리드 동작 시 상기 리드 전압의 레벨 보다 작은 경우, 상기 센싱 제어 신호의 레벨을 상향 조절하는 메모리 장치.
  10. 제 6 항에 있어서,
    상기 메모리 셀들은,
    2 비트 이상의 데이터를 저장하는 셀들을 포함하는 메모리 장치.
  11. 제 6 항에 있어서,
    상기 다수의 리드 동작들은, 상기 프로그램 상태들을 판별하기 위한 횟수만큼 수행되는 메모리 장치.
  12. 다수의 워드 라인들 중 선택된 워드 라인에 제 1 리드 전압을 인가하고, 센싱 제어 신호에 따라 다수의 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 1 리드 동작을 수행하는 단계; 및
    상기 선택된 워드 라인에 제 2 리드 전압을 인가하고, 상기 제 2 리드 전압의 레벨이 상기 제 1 리드 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하고, 상기 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 2 리드 동작을 수행하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 센싱 제어 신호의 레벨을 조절하는 단계는,
    상기 제 2 리드 전압의 레벨이 상기 제 1 리드 전압의 레벨 보다 큰 경우, 상기 제 2 리드 동작 시 상기 센싱 제어 신호의 레벨을 하향 조절하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  14. 제 12 항에 있어서,
    상기 센싱 제어 신호의 레벨을 조절하는 단계는,
    상기 제 2 리드 전압의 레벨이 상기 제 1 리드 전압의 레벨 보다 작은 경우, 상기 제 2 리드 동작 시 상기 센싱 제어 신호의 레벨을 상향 조절하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  15. 제 12 항에 있어서,
    상기 메모리 셀들은,
    2 비트 이상의 데이터를 저장하는 셀들을 포함하는 메모리 장치의 동작 방법.
  16. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    다수의 워드 라인들과 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 메모리 셀들 중 선택된 메모리 셀들을 프로그램하는 프로그램 동작과 프로그램 검증 동작을 각각 포함하는 다수의 프로그램 루프들을 수행하는 주변 회로; 및
    상기 다수의 프로그램 루프들을 수행하도록 상기 주변 회로들을 제어하며, 상기 다수의 프로그램 루프들 중, 현재 프로그램 검증 동작 시 선택된 워드 라인에 인가되는 검증 전압의 레벨이 이전 프로그램 검증 동작 시 상기 선택된 워드 라인에 인가되는 검증 전압의 레벨과 다른 경우 선택된 비트 라인들의 레벨을 조절하는 제어 로직
    을 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 로직은,
    상기 현재 프로그램 검증 동작 시 상기 검증 전압의 레벨이 상기 이전 프로그램 검증 동작 시 상기 검증 전압의 레벨 보다 큰 경우, 상기 센싱 제어 신호의 레벨을 하향 조절하는 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제어 로직은,
    상기 현재 프로그램 검증 동작 시 상기 검증 전압의 레벨이 상기 이전 프로그램 검증 동작 시 상기 검증 전압의 레벨 보다 작은 경우, 상기 센싱 제어 신호의 레벨을 상향 조절하는 메모리 장치.
  19. 다수의 워드 라인들 중 선택된 워드 라인에 제 1 검증 전압을 인가하고, 센싱 제어 신호에 따라 다수의 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 1 검증 동작을 수행하는 단계; 및
    상기 센싱 결과 상기 검증 동작이 실패한 경우, 상기 선택된 워드 라인에 제 2 검증 전압을 인가하고, 상기 제 2 검증 전압의 레벨이 상기 제 1 검증 전압의 레벨과 다른 경우 상기 센싱 제어 신호의 레벨을 조절하고, 상기 센싱 제어 신호에 따라 상기 비트 라인들을 통해 흐르는 전류량을 조절하여 센싱하는 제 2 검증 동작을 수행하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 센싱 제어 신호의 레벨을 조절하는 단계는,
    상기 제 2 검증 전압의 레벨이 상기 제 1 검증 전압의 레벨 보다 큰 경우, 상기 제 2 검증 동작 시 상기 센싱 제어 신호의 레벨을 하향 조절하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  21. 제 19 항에 있어서,
    상기 센싱 제어 신호의 레벨을 조절하는 단계는,
    상기 제 2 검증 전압의 레벨이 상기 제 1 검증 전압의 레벨 보다 작은 경우, 상기 제 2 검증 동작 시 상기 센싱 제어 신호의 레벨을 상향 조절하는 단계
    를 포함하는 메모리 장치의 동작 방법.
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