CN101199025B - 快闪存储器装置中的选择性慢编程会聚 - Google Patents
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Abstract
用施加到多个存储器单元所耦合到的字线的递增的编程脉冲对所述存储器单元进行编程。在每一脉冲之后，检验操作确定每一单元的阈值电压。当所述阈值电压达到预检验阈值时，用中间电压偏置仅连接到所述特定单元的位线，所述中间电压使所述单元的Vt变化减速。其它单元继续以其正常速度进行编程。在每一单元的Vt均达到所述预检验电平时，用所述中间电压对其进行偏置。在所有所述位线的阈值电压均达到所述检验电压阈值时，用抑制电压来偏置所有所述位线。
Description
技术领域
本发明大体涉及存储装置，且具体来说，本发明涉及快闪存储器装置存储器装置。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器是一种类型的可以块为单位而不是一次一个字节地被擦除并重新编程的存储器。典型的快闪存储器包括存储器阵列，所述存储器阵列包含大量存储器单元。所述存储器单元中的每一者包含能够保存电荷的浮栅场效应晶体管。通常将所述单元分组成多个块。可通过对浮动栅极进行充电来在随机基础上对块内的单元中的每一者进行电编程。通过浮动栅极中的电荷的存在或不存在来确定单元中的数据。可通过块擦除操作来从浮动栅极去除电荷。
可按每单元单个位(即，单级单元-SLC)或每单元多个位(即，多级单元-MLC)来对每一存储器单元进行编程。每一单元的阈值电压(Vt)确定存储在所述单元中的数据。举例来说，在每单元单个位中，0.5V的Vt可指示经编程的单元，而-0.5V的Vt可指示经擦除的单元。多级单元可具有多个Vt窗，每一Vt窗指示不同状态。多级单元通过将位组合(bit pattern)分配给所述单元的特定电压分布来利用传统快闪单元的模拟性质。视分配给所述单元的电压范围的量而定，这种技术允许每单元存储两个或两个以上的位。
重要的是，Vt分布可充分间隔开，以便减小一个分布的较高电压与下一分布的较低Vt重叠的可能性。所述重叠可能因为并入单元的特定电压分布的噪声或温度变化的缘故而发生。视分配给单元的电压范围的量而定，这种技术允许每单元存储两个或两个以上的位。
重要的是，Vt分布可充分间隔开，以便减小一个分布的较高电压与下一分布的较低Vt重叠的可能性。所述重叠可能因为集成电路的噪声或温度变化的缘故而发生。一种在各个阈值电压分布之间形成较大间隙的方式是使分布本身较窄。因为存储器单元在不同速率下编程，所以这可能是一个问题。
可在较慢单元之前对较快的存储器单元进行编程，因为较快的单元需要较少的编程脉冲。由于较快单元产生较宽的分布，所以这可导致较快单元的Vt分布与较慢单元的Vt分布不同且/或更接近除较慢单元的Vt分布以外的其它分布。
在Tanaka等人的第6,643,188号美国专利(转让给Toshiba和SanDisk公司)中说明一种解决这个问题的方法。Tanaka等人揭示一种两步编程方法，其使用第一步检验电压和第二步检验电压。一旦正被编程的存储器单元的阈值电压达到第一步检验电压，就针对所有正被编程的单元改变写控制电压。这使所有存储器单元的编程减速。
这种方法的一个问题是：其减小了编程处理量。不管正被编程的单元是快单元还是慢单元，减小所有所述单元的编程速度都使对所有所述单元进行编程所花费的时间增加。
另一种可用于形成较窄分布的方法是：当单元接近编程状态时，调整编程脉冲阶跃电压。然而，这也使所有位的编程减速，因此减小编程处理量。对于需要额外编程脉冲的较高分布来说尤其如此，其中由于增量较小，所以要花费更长的时间来达到较高分布。
由于上文所陈述的原因，且由于下文所陈述的所属领域的技术人员在阅读并理解本说明书后将明了的其它原因，此项技术中需要一种在不减小存储器装置的编程处理量的情况下产生较窄Vt分布的方法。
发明内容
一种用于在包括存储器单元阵列的存储器装置中进行选择性慢编程会聚的方法，所述存储器单元阵列具有字线和位线，所述方法包括：增加多个存储器单元中每一者的阈值电压；以及选择性偏置耦合到所述多个存储器单元的位线，使得在耦合到所述第一位线的存储器单元的所述阈值电压达到两个检验阈值电压中的第一检验阈值电压时，用大于0V的电压来偏置位线，所述第一检验阈值电压小于第二检验阈值电压。
一种存储器装置，其包括：存储器单元阵列，其具有字线和位线，每一存储器单元具有相关联的阈值电压；以及控制电路，其控制所述存储器单元阵列的编程，所述控制电路经配置以控制多个编程脉冲的产生以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步经配置以选择性地控制位线偏置，使得仅耦合到阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元的位线在从地电位偏置的过程中经历增加。
一种存储器系统，其包括：处理器，其产生存储器编程信号；以及存储器装置，其耦合到所述处理器且响应于所述存储器编程信号而操作，所述装置包括：存储器单元阵列，所述存储器单元以行和列的形式布置，以使得所述行通过字线而耦合且所述列通过位线而耦合，每一存储器单元具有相关联的阈值电压；以及控制电路，其控制所述存储器单元阵列的编程，所述控制电路适合于控制多个编程脉冲的产生，以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步适合于仅选择性地控制与阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元相关联的位线的偏置。
附图说明
图1展示本发明的快闪存储器阵列的一个实施例的简化示意图。
图2展示本发明的选择性慢编程方法的一个实施例的流程图。
图3展示本发明的Vt分布的一个实施例的图。
图4展示根据图2的实施例的编程脉冲、数据位电压电平和位线电压电平的一个实施例的图。
图5展示本发明的存储器系统的一个实施例的简化框图。
具体实施方式
在以下本发明具体实施方式中，参考形成本发明一部分的附图，且其中以说明的方式展示可实践本发明的具体实施例。图中，相同标号在几个视图中始终描述大体上类似的组件。以足够的细节来描述这些实施例，以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不脱离本发明范围的情况下，作出结构、逻辑和电改变。因此，不应在限制意义上考虑以下具体实施方式，且本发明的范围仅由所附权利要求书及其均等物界定。
图1说明本发明的主“与非”快闪存储器阵列的一个实施例的简化图。出于清楚的目的，图1的存储器阵列没有展示存储器阵列中通常需要的所有元素。举例来说，尽管所需位线的数目实际上取决于存储器密度，但仅展示两个位线(BL1和BL2)。随后将位线称为(BL1到BLN)。
所述阵列由布置成串联列104、105的浮栅单元101的阵列组成。在每一串联链104、105中，所述浮栅单元101中的每一者以漏极到源极的方式耦合。横跨多个串联串104、105的字线(WL0到WL31)耦合到一行中的每个浮栅单元的控制栅极，以便控制其操作。位线(BL1到BLN)最终耦合到检测每一单元的状态的读出放大器(未图示)。
在操作中，字线(WL0到WL31)选择串联链104、105中的个别浮栅存储器单元进行写入或读取，并在通过模式下，对每一串联串104、105中的其余浮栅存储器单元进行操作。浮栅存储器单元的每一串联串104、105通过源极选择栅极116、117耦合到源极线106，且通过漏极选择栅极112、113耦合到个别位线(BL1到BLN)。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S)118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D)114控制。
在典型的现有技术编程操作期间，用以大于预定编程电压的初始电压(例如，约16V)开始的一系列递增电压编程脉冲来偏置待编程的快闪存储器单元的选定字线。在每一编程脉冲之后，执行0V字线电压下的检验操作以确定单元的阈值电压Vt是否已增加到适当的编程电平(例如，0.5V)。
在编程操作期间，通常以小于编程电压的电压(例如，约10V)来偏置其余单元的未选定字线。在一个实施例中，未选定字线电压可为高于地电位的任何电压。以大体上类似的方式对所述存储器单元中的每一者进行编程。
将本发明的存储器阵列分解成存储器块。存储器块的数量通常由存储器装置的大小(即，512MB、1GB)来确定。每一存储器块由64个页组成。
图1中说明的阵列是针对“与非”结构阵列的。然而本发明的实施例不限于任何一个类型的阵列结构。举例来说，本发明还可在“或非”或“与”结构阵列中正确地操作。
图2说明本发明的选择性慢编程会聚方法的一个实施例的流程图。接收命令以将数据写入(201)到一个或一个以上存储器单元。所述数据可以是单个位或多个位。
如先前描述，产生(203)编程脉冲并将其施加到选定字线。接着执行(205)编程检验操作，以确定单元是否已正确编程(207)。检验操作仅为单元的读取以确定其内容，以及读取数据与所需数据的比较。
如果单元已经编程，那么以编程抑制电压来偏置其漏极连接(即，其连接到的位线)(215)。在一个实施例中，VBL从编程期间所使用的0V位线偏置增加到VCC。替代实施例可针对VBL使用其它抑制电压。
如果检验操作确定单元仍未编程有所需数据(207)，那么检查单元的阈值电压，以确定其是否已达到针对所述特定状态的预检验电压电平(209)。每一状态具有一预检验电压电平，当针对所述特定状态的阈值电压达到所述电平时，在所述预检验电压电平处，通过偏置耦合到单元的位线(211)来使所述特定单元的编程减速。
不同于现有技术，本发明的方法选择性地使已通过针对正被编程到单元中的特定状态的预检验阈值的每一单元的编程减速。正被编程的其它单元不受位线偏置的影响，且被允许以其正常编程速度进行编程。这具有在不减小编程处理量的情况下使Vt分布变窄的效应。
如图3中所说明且随后所论述，预检验电压电平小于检验电压电平。举例来说，第一编程状态(即，“10”)可能具有0.3V的预检验电压和0.5V的检验电压电平。替代实施例可使用其它电压以及预检验电压与检验电压之间的不同电压差。
位线的偏置减小了存储器单元晶体管上的电压降，因此减小了施加到单元的有效编程电压。编程电压越低，所述单元的Vt的移动越慢。在一个实施例中，位线偏压(VBL)在0.5到0.9的范围内。然而，本发明不限于任何一个电压或电压范围。
在位线电压VBL已增加(211)之后，通过产生递增地大于前一脉冲(212)的另一编程脉冲(203)而重复所述编程过程。在一个实施例中，以200mV阶跃电压增加编程脉冲。此阶跃电压仅用于说明目的，因为本发明可使用任何阶跃电压来增加编程脉冲电平。
然而，由于存储器单元晶体管上的电压降现在由于VBL增加而减小，因此增加的编程脉冲电压对编程所述单元的影响将减小。单元中的所述特定状态的编程操作继续进行，直到所述单元经编程且VBL增加到抑制电压为止。
如果尚未达到预检验电压电平(207)，那么使编程脉冲电压增加(213)阶跃电压，且将所述递增编程脉冲施加到单元的字线(203)。编程过程重复，直到达到预检验电压电平(209)为止，调整位线电压(211)以使编程减速，且单元最终经编程(207)，以使得位线电压增加到抑制电压(215)。
以选择性方式对每个位执行图2的方法。代替在位已达到预检验电压时偏置所有单元的位线，仅在每一单元均达到预检验阈值时，增加其特定位线电压，以减慢编程速度。
在使用多级单元的存储器装置中，所述位可位于同一页地址中或位于多个页地址中。当所述位在同一页地址中时，两个位可同时改变。换句话说，同一页地址编程过程可直接从擦除状态“11”转到编程状态“00”。如果多个位中的一个或一个以上位在不同的页地址中，那么每次仅改变一个位。举例来说，为了从擦除状态“11”转到编程状态“00”，通常必需经历状态“10”或状态“01”，视这些状态所映射到的位置而定。本发明的选择性慢编程会聚方法在这些实施例的任一者中均起作用。
图3说明本发明的Vt分布301到304的一个实施例的图。所述图展示擦除状态“11”301处于负Vt。状态“10”302、“00”303和“01”304分别具有增加的Vt分布。
每一“未擦除”分布302到303具有如前论述的相关联的预检验电压(PVFY1到PVFY3)。每一“未擦除”状态302到304还具有大于预检验电压的检验电压(VFY1到VFY3)。
图3的图仅用于说明目的，因为本发明的选择性慢编程收殓方法并不仅限于所说明状态的数量或每一状态的特定映射Vt位置。本发明不涉及分布的特定二进制编码，而是大体涉及从一般分布到具有较高Vt的不同分布的转变。
举例来说，在替代实施例中，多级单元可具有两个以上的位，因此需要额外的分布。在又一实施例中，每一状态可被映射到不同位置。举例来说，状态“10”可被映射到较高Vt分布，且状态“01”被映射到较低Vt分布。本发明实施例可在任何此类例子中正确地操作。
图4说明根据图2的选择性慢编程会聚方法的编程脉冲的一个实施例与所得数据位电压电平和位线电压电平的曲线图。下部图展示编程脉冲，其中每一脉冲的电压电平沿着底部轴线增加Vstep。所说明的实施例使用200mV的Vstep。然而，本发明不限于任何一个阶跃电压。
圆圈表示以不同速率编程的两个位。与空心圆圈相比，实心圆圈以较快的速率进行编程。圆圈的向上移动表示增加的Vt。在PVFY1阈值之前，较慢的位以200mV的ΔVt增加。实心圆圈(即，较快的位)首先达到预检验电压。在所说明的实施例中，这展示为PVFY1，如图3中所论述。然而，这还可以是其它预检验电平(例如PVFY2到PVFY3)中的任一者。
当较快的位达到预检验电压阈值时，上部图展示约0.6V的电压被施加到位线。较慢的位的位线仍处于0V。
中间图展示“较快”位现在以较慢的速率增加，其在阶跃电压等于200mV时可由ΔVt＝200*K表示，其中0＜K＜1。替代阶跃电压将具有不同的ΔVt。
一旦较慢的位和较快的位两者均达到检验电压阈值VFY1，上部图就展示抑制电压VCC被施加到位线。接着，中间图展示每个位的Vt的增加已由于编程操作的结束而停止。
图5说明本发明一个实施例的耦合到处理器510的存储器装置500的功能框图。处理器510可以是微处理器、处理器或某种其它类型的控制电路。存储器装置500和处理器510形成电子系统520的一部分。存储器装置500已经过简化以着重于存储器的有助于理解本发明的特征。
所述存储器装置包含存储器单元阵列530。在一个实施例中，存储器单元是非易失性浮栅存储器单元，且存储器阵列530以行与列的组的形式布置。
提供地址缓冲电路540以锁存地址输入连接A0到Ax 542上所提供的地址信号。地址信号由行解码器544和列解码器546接收并解码，以存取存储器阵列530。受益于本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列530的密度和结构。也就是说，地址的数目随存储器单元计数增加以及组和块计数增加而增加。
存储器装置500通过使用读出/锁存电路550读出存储器阵列列中的电压或电流变化来读取存储器阵列530中的数据。在一个实施例中，读出/锁存电路经耦合以读取并锁存来自存储器阵列530的一行数据。包含数据输入和输出缓冲电路560以用于通过多个数据连接562与控制器510进行双向数据通信。提供写入电路555以将数据写入到存储器阵列。
控制电路570对来自处理器510的控制连接572上所提供的信号进行解码。这些信号用于控制对存储器阵列530进行的操作，包含数据读取、数据写入和擦除操作。在一个实施例中，控制电路570执行本发明的选择性慢编程会聚方法的实施例。控制电路570可以是状态机、定序器或某种其它类型的控制器。
图5中所说明的快闪存储器装置已被简化以有助于基本理解存储器的特征。所属领域的技术人员已知快闪存储器的内部电路和功能的更详细的理解。
结论
总之，本发明的实施例提供一种经改进的用于在不减小编程处理量的情况下减小Vt分布的宽度方法。这可通过在每一单元的Vt达到小于编程检验操作所使用的检验电压电平的预检验电压电平时，选择性偏置正被编程的每一单元的位线来完成。
本发明的实施例不限于任何一种类型的存储器技术。举例来说，本发明的电路和方法可在“或非”型快闪存储器装置、“与非”型快闪存储器装置或可构造有此类存储器阵列的任何其它类型的存储装置中实施。
虽然本文已说明并描述了特定实施例，但是所属领域的技术人员应了解，经计算以实现同一目的的任何布置均可替代所展示的特定实施例。本发明的许多适应性改变对于所属领域的技术人员来说将是显而易见的。因此，本申请案希望涵盖本发明的任何适应性改变或变化。显然希望本发明仅由所附权利要求书及其均等物来限制。
Claims (17)
1.一种用于在包括存储器单元阵列的存储器装置中进行选择性慢编程会聚的方法，所述存储器单元阵列具有字线和位线，所述方法包括：
增加多个存储器单元中每一者的阈值电压；以及
选择性偏置耦合到所述多个存储器单元的位线，使得在耦合到第一位线的存储器单元的所述阈值电压达到两个检验阈值电压中的第一检验阈值电压时，用大于0V的电压来仅仅偏置所述第一位线，所述第一检验阈值电压小于第二检验阈值电压。
2.根据权利要求1所述的方法，其中增加所述阈值电压包括在耦合到正被编程的所述存储器单元的预定字线上产生多个编程脉冲。
3.根据权利要求1所述的方法，其进一步包含以地电位偏置其余位线，使得阈值电压低于所述第一检验阈值电压的存储器单元与耦合到所述第一位线的所述存储器单元相比，以较快速率进行编程。
4.根据权利要求1所述的方法，其进一步包含执行检验操作以确定所述多个存储器单元中每一者的正被编程的每一存储器单元的所述阈值电压。
5.根据权利要求1所述的方法，其中所述存储器装置包括快闪存储器装置。
6.根据权利要求5所述的方法，其中所述快闪存储器装置是“与非”型快闪存储器或“或非”型快闪存储器中的一者。
7.根据权利要求1所述的方法，其中所述第二检验阈值电压是将所述存储器单元视为已编程所处的阈值电压。
8.根据权利要求1所述的方法，其中所述多个存储器单元中每一者的所述阈值电压是指示可编程到所述存储器单元中的多个可能的多电平状态中的一者的阈值电压分布的一部分。
9.根据权利要求1所述的方法，其进一步包括：
对多个存储器单元中的每一者执行编程操作；以及
对所述多个存储器单元中的每一者执行检验操作，以确定其各自的阈值电压。
10.根据权利要求9所述的方法，其中执行所述编程操作包括产生以阶跃电压递增的多个编程电压脉冲。
11.根据权利要求9所述的方法，其进一步包含响应于与位线相关联的存储器单元具有至少等于所述第二检验阈值电压的阈值电压，用抑制电压选择性地偏置耦合到所述多个存储器单元的所述位线。
12.一种存储器装置，其包括：
存储器单元阵列，其具有字线和位线，每一存储器单元具有相关联的阈值电压；
以及
控制电路，其控制所述存储器单元阵列的编程，所述控制电路经配置以控制多个编程脉冲的产生以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步经配置以选择性地控制位线偏置，使得仅耦合到阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元的位线在从地电位偏置的过程中经历增加。
13.根据权利要求12所述的装置，其中所述存储器单元阵列由浮栅场效应晶体管组成。
14.根据权利要求12所述的装置，其中等于或大于所述第二检验阈值电压的阈值电压指示经编程的存储器单元。
15.根据权利要求12所述的装置，其中所述控制电路进一步经配置以响应于小于所述第二检验阈值电压的阈值电压，控制从前一编程脉冲增加了预定阶跃电压的额外编程脉冲的产生。
16.根据权利要求12所述的装置，其中所述控制电路进一步适合于以0V偏置与阈值电压仍未达到所述第一检验阈值电压的存储器单元相关联的所有位线。
17.一种存储器系统，其包括：
处理器，其产生存储器编程信号；以及
存储器装置，其耦合到所述处理器且响应于所述存储器编程信号而操作，所述存储器装置包括：
存储器单元阵列，所述存储器单元以行和列的形式布置，以使得所述行通过字线而耦合且所述列通过位线而耦合，每一存储器单元具有相关联的阈值电压；以及
控制电路，其控制所述存储器单元阵列的编程，所述控制电路适合于控制多个编程脉冲的产生，以增加待编程的一组存储器单元的所述相关联的阈值电压，所述控制电路进一步适合于仅选择性地控制所述位线的偏置，使得仅仅耦合至阈值电压等于或大于第一检验阈值电压但小于第二检验阈值电压的存储器单元的位线经历位线偏置电压从0V开始的增加。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |