CN101461012B - 编程非易失性存储器装置 - Google Patents

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Abstract

一种用于编程包括多个存储器单元的非易失性存储器阵列的方法。每一单元适于存储下部和上部数据页。所述方法：以第一预定数据编程预定存储器单元的所述下部页，且以第二预定数据编程所述上部页。以所述第二预定数据再编程所述预定存储器单元的所述上部页。

Description

编程非易失性存储器装置
技术领域
本发明大体上涉及存储器装置，且特定来说本发明涉及非易失性存储器装置。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)以及快闪存储器。
快闪存储器装置已发展成为用于广范围的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用实现高存储器密度、高可靠性以及低功率消耗的单晶体管存储器单元。快闪存储器的通常用途包含个人计算机、个人数字助理(PDA)、数码相机以及蜂窝式电话。程序代码和例如基本输入/输出系统(BIOS)的系统数据通常存储在用于个人计算机系统中的快闪存储器装置中。
两种常用类型的快闪存储器阵列结构是“与非(NAND)”和“或非(NOR)”结构。命名这些结构是出于以下类似之处：每一结构的基本存储器单元配置分别必须是基本的与非或者或非门电路。
图1说明典型的现有技术与非快闪存储器阵列的简化图。为了清楚的目的，图1的存储器阵列未展示存储器阵列中通常需要的所有元件。举例来说，仅展示两个位线(BL0和BL1)，但实际需要的位线的数目取决于存储器密度。
阵列由以串联串104、105布置的浮动栅极单元101阵列组成。浮动栅极单元101的每一者在每一串联串104、105中漏极耦合到源极。跨越多个串联串104、105的字线(WL0-WL31)耦合到一行中的每个浮动栅极单元的控制栅极，以便控制其操作。位线BL0、BL1最终耦合到检测每一单元的状态的读出放大器(未图示)。
在操作中，字线(WL0-WL31)选择串联链104、105中的个别浮动栅极存储器单元进行写入或读取，且在通过模式中操作每一串联串104、105中的其余浮动栅极存储器单元。浮动栅极存储器单元的每一串联串104、105通过源极选择栅极116、117耦合到源极线106，且通过漏极选择栅极112、113耦合到个别位线(BL0、BL1)。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S)118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D)114控制。
用于正被编程的快闪存储器单元130-131的选定字线100通常由以大约16V电压开始的编程脉冲偏置，且可递增地增加到20V以上。用于其余单元的未选定字线通常偏置于Vpass。这通常在大约9-10V的范围内。待编程的单元的位线通常偏置于0V，而经抑制的位线通常偏置于VCC。
随着与非快闪存储器缩小，邻近存储器单元浮动栅极之间的寄生电容耦合成为问题。浮动栅极到浮动栅极的干扰可引起较宽的Vt分布，但此时需要所述分布较紧密。较宽的分布可导致编程性能降级以及其它问题。
单电平单元(SLC)与非阵列的这些问题在多电平单元(MLC)阵列中更加严重。MLC存储器通过针对所存储的每一状态使用不同的阈值电平而在每一单元上存储多个位。邻近阈值电压分布之间的差异与SLC存储器装置相比通常非常小。因此，MLC装置中的浮动栅极到浮动栅极耦合的效应大大增加。
出于上述原因，且出于所属领域的技术人员在阅读和理解本说明书之后将明了的下文陈述的其它原因，此项技术中需要一种使存储器装置中的浮动栅极到浮动栅极耦合的效应最小的方法。
发明内容
无
附图说明
图1展示典型现有技术与非结构快闪存储器阵列的一部分。
图2展示包含本发明的编程序列的一个实施例的非易失性存储器阵列的一部分。
图3展示根据图2的编程序列的阈值电压分布的图。
图4展示包含本发明的编程序列的替代实施例的非易失性存储器阵列的一部分。
图5展示本发明的编程方法的一个实施例的流程图。
图6展示根据图5的编程方法使用的电压的图。
图7展示本发明的存储器系统的一个实施例的框图。
图8展示本发明的存储器模块的一个实施例的框图。
图9展示包含本发明的编程序列的另一替代实施例的非易失性存储器阵列的一部分。
图10展示包含本发明的编程序列的另一替代实施例的非易失性存储器阵列的一部分。
图11展示根据图9和10的非易失性存储器阵列的阈值电压分布。
具体实施方式
在本发明的以下具体实施方式中，参看附图，附图形成本发明的一部分，且在附图中借助于图解展示其中可实践本发明的具体实施例。在图中，相同标号贯穿于几张图中描述大体上相似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明范围的情况下可利用其它实施例，且可作出结构、逻辑以及电气方面的改变。因此，以下具体实施方式不应在限定性意义上理解，且本发明的范围仅由所附权利要求书及其等效物界定。
图2说明展示本发明的编程序列的一个实施例的非易失性存储器阵列的一部分的示意图。所说明的阵列可以是包含具有偶数据页的位线200和具有奇数据页的位线201的存储器区块的一部分。
在一个实施例中，编程从阵列的最靠近区块的源极线的底部开始。在所说明的阵列中，最靠近的字线是WL0。编程通常从WL0向上进行(即，WL0、WL1、WL2、WL3...)。图2的实施例的存储器单元是多电平单元(MLC)，其每一者存储两个数据位。
每一存储器单元展示每一数据位的编程次序。每一单元上的下部数字205是下部经编程数据页。每一单元上的上部数字206是上部经编程数据页。
图2的实施例的编程序列是页0、页1、页2、页3、页4、页5、页6、页7、页8、页9、再编程页4、再编程页5、页10、页11、页12、页13、再编程页8、再编程页9。此序列针对正被编程的整个存储器区块重复。
图2展示WL0的下部页首先经编程(页0和1)。接着，WL1的下部页经编程(即，页2和3)。WL0的上部页随后经编程(即，页4和5)，随后是WL2的下部页(即，页6和7)。WL1的上部页随后经编程(即，页8和9)。
接着，编程返回到WL0的上部页。此步骤将相同数据再编程到页4和页5中，以便缩紧其相应单元的状态的分布。页4和5的再编程在图2中展示为页4+RP以及页5+RP。此术语在整个图2以及后续实施例中用于展示所述页初始经编程(即，页4和页5)且随后以相同数据“再编程”(即，+RP)以缩紧Vt分布。
存储器单元的上部页的再编程是使用编程/检验操作执行的。选定字线以在每一脉冲之间具有检验操作的一系列编程脉冲偏置。在此再编程操作期间，单元经检验到比其初始经编程时的电压稍高的电压。在一个实施例中，新的检验电压在比原始检验操作大100-200mV的范围内。
图3说明根据图2的实施例的Vt分布的图。每一经编程状态的虚线311-313说明在本发明的“再编程”操作之前的Vt分布。实线展示在正常编程/检验操作之后但在“再编程”之前每一经编程状态301-303将处于的阈值电压。在此实施例中，状态是针对经擦除状态的逻辑“11”300、针对下一状态的逻辑“01”301、针对下一状态的逻辑“00”302以及针对最终状态的逻辑“10”303。替代实施例可针对经编程状态使用不同次序。
图3展示在上部页经再编程之后阈值电压分布较小。这展示本发明的上部页再编程使浮动栅极到浮动栅极耦合效应最小化以提供状态之间的较小干扰。
图4说明使用本发明的上部页再编程方法的替代实施例的非易失性存储器阵列的一部分的示意图。与图2的实施例中一样，此图展示偶页位线400和奇页位线401。伴随每一单元的数字指示单元的数据页的编程次序。每一单元的下部数字405是下部数据页，且上部数字406指示上部数据页。
图4的实施例大体上同时编程奇页和偶页。换句话说，WL0经偏置以用于在BL0和BL1两者上编程下部数据页(即，页0)。接着偏置WL1以用于在BL0和BL1两者上编程下部数据页(即，页1)。WL0的上部页接着在BL0和BL1两者上经编程(即，页2)。接着在BL0和BL1两者上编程WL2的下部页(即，页3)。接着在BL0和BL1两者上编程WL1的上部页(即，页4)。接着在BL0和BL1两者上经再编程(即，RP)WL0的上部页。
此时编程次序为页0、页1、页2、页3、页4、再编程页2、页5、页6、再编程页4。针对整个存储器区块重复此上部页再编程型式。
图5展示用于根据本发明的编程序列编程非易失性存储器装置的方法的一个实施例的流程图。图6说明对应于图5的实施例的阈值电压分布。以下对图5的方法的论述涉及图5的流程图和图6的电压两者，且可使用图2和4中论述的编程序列。
所述方法使用“再编程”读取电压VRP READ01、VRP READ00或VRP READ10中的一者读取单元的状态(501)。这些电压将变为分别低于其相应的上部页编程电压VUP01、VUP00和VUP10。每一Vt分布的虚线指示在上部页已经编程之后每一状态的分布。每一Vt分布的实线指示在上部页已经再编程之后每一状态的所需分布。此读取的结果是将数据辨识为逻辑“01”、“00”或“10”。
一旦已知所存储的数据，就确定对应于所述数据的位线电压(VBL)(503)。在一个实施例中，通过以下方式确定VBL：
“01”状态：VBL01＝VRP10-VRP01
“00”状态：VBL00＝VRP10-VRP00
“10”状态：VBL10＝0V
其中VRP10、VRP01和VRP00是在上部页已经再编程之后其相应状态中每一者的最小所需阈值电压。
在一个实施例中，VBL01为约2.5V，VBL00为约1.25V。然而，这些电压和确定这些电压的方法仅出于说明的目的，因为本发明不限于用于确定VBL的任何一种方法或针对任何特定状态的任何一个VBL。
接着VBL用于使用预定编程序列执行对上部页的再编程(505)。可使用图2或4的序列以及任何其它上部页再编程序列。
随后响应于对上部页的再编程而执行检验(507)。状态经检验到增加的Vt，如图6的分布的实线所说明。
如果检验操作通过(509)，那么编程操作成功完成(511)。如果检验确定上部页未经成功再编程，那么将编程电压Vpgm递增到下一编程电压(513)，且重复编程/检验操作505、507。
举例来说，Vpgm可开始于20V，且递增Vpgm的步进电压可为0.4V。然而，本发明不限于任何一种Vpgm或Vpgm步进电压。
在图5的编程方法的替代实施例中，仅具有最宽Vt分布的逻辑状态经再编程。在一个实施例中，由于经擦除状态“11”的缘故，最宽的状态是逻辑状态“01”。仅再编程最宽状态的上部页提供较快的编程速度和较紧密的分布。在此实施例中仅完成最宽的状态，因为状态“00”可通常已具有比状态“01”紧密的阈值电压分布，且最后状态“10”无需具有与其它状态同样紧密的分布。
在此替代实施例中，图5的方法是相同的，只是如果确定(501)单元的状态是最宽状态(即，逻辑“01”)以外的任何状态，那么不执行上部页再编程。
另一替代实施例将仅在两个最宽分布上执行上部页再编程操作。举例来说，在此实施例中将仅再编程逻辑状态“01”和“00”的上部页。
本发明的上部页再编程实施例可用于编程非易失性存储器单元、非易失性存储器单元区块或存储器单元阵列。本发明不限于任何用于描述存储器单元群组的特定术语。
本发明的用于编程的实施例不限于仅再编程上部页。图9和10说明其中再编程下部数据页的实施例。
图9说明本发明的编程方法的又一实施例。此实施例包含页0、页1、页2、页3、页4、页5、页6、页7、再编程页1、再编程页3、页8、页9、页10、页11、再编程页5、再编程页7、页12...的编程序列。在此实施例中，每一字线的偶页的下部页和上部页首先经编程，接着奇页的下部页和上部页经编程。针对WL0-31的偶页/奇页重复此序列。
图9展示首先编程WL0的偶页(下部页，随后上部页)，接着编程WL0的奇页。过程继续编程WL1的偶页，接着编程WL1的奇页。接着再编程WL0的上部页。此编程序列如图9所示继续。
图10展示本发明的又一编程序列。此实施例类似于图4实施例之处在于，每一字线的偶页和奇页两者作为一体进行编程。然而，此实施例的编程序列是编程页0、页1、页2、页3、再编程页1、页4、页5、再编程页3、页6、页7、再编程页5。此序列针对WL0-31的偶页和奇页两者继续。
图10展示首先执行对WL0上的下部页的编程。接着编程WL0的上部页。接着编程WL1的下部页，随后是WL1的上部页。接着再编程WL0的上部页，随后是WL2的下部页的编程，且接着是WL2的上部页。接着再编程WL1的上部页。此序列针对WL0-WL31重复。
图11说明图9和10中说明的实施例的阈值电压分布的一个实施例。此图展示逻辑状态1100-1103可使其阈值电压分布位于不同电压。在此实施例中，逻辑“10”状态1101紧接在经擦除状态“11”1100之后。接下来是逻辑状态“00”1102，且最后是逻辑状态“01”1103。
在图11的此实施例中，以下部页编程1110和上部页编程1111完成从经擦除状态1100到逻辑“00”状态的编程。从经擦除状态1100到逻辑“01”状态的编程使用上部页编程1113。
上述编程序列仅出于说明的目的。本发明不限于任何一种编程/再编程序列。举例来说，一个实施例可在特定单元的所有周围单元已经编程之后再编程所述特定单元。
图7说明可并入有本发明的用于编程非易失性存储器单元的实施例的存储器装置700的功能框图。存储器装置700耦合到处理器710。处理器710可以是微处理器或某种其它类型的控制电路。存储器装置700和处理器710形成电子系统720的一部分。存储器装置700已经简化以着重于存储器的有助于理解本发明的特征。
所述存储器装置包含快闪存储器单元阵列730或某种其它类型的非易失性存储器单元的阵列。存储器阵列730以行和列的组布置。每一行存储器单元的控制栅极与字线耦合，而存储器单元的漏极和源极连接耦合到位线。如此项技术中众所周知，单元到位线的连接取决于阵列是与非结构、或非结构、与结构还是某种其它阵列结构。
提供地址缓冲电路740以锁存经由I/O电路760在I/O连接762上提供的地址信号。地址信号由行解码器744和列解码器746接收并解码以存取存储器阵列730。所属领域的技术人员将了解，利用本描述内容的益处，地址输入连接和行/列解码器的数目取决于存储器阵列730的密度和结构。也就是说，地址的数目随着存储器单元计数增加以及组和区块计数增加两者而增加。
存储器集成电路700通过使用读出/缓冲电路750读出存储器阵列列中的电压或电流变化来读取存储器阵列730中的数据。在一个实施例中，读出/缓冲电路经耦合以读取和锁存来自存储器阵列730的一行数据。包含数据输入和输出缓冲电路760以用于经由I/O连接762与处理器710的双向数据通信。提供写入电路755以向存储器阵列写入数据。
控制电路770对从处理器710提供于控制连接772上的信号进行解码。这些信号用于控制对存储器阵列730的操作，包含数据读取、数据写入以及擦除操作。控制电路770可以是状态机、定序器或某种其它类型的控制器。在一个实施例中，本发明的控制电路770负责执行本发明的编程方法的实施例。
图7中说明的快闪存储器装置已经简化以促进对存储器的特征的基本理解，且仅出于说明的目的。对快闪存储器的内部电路和功能的更详细理解是所属领域的技术人员已知的。替代实施例可包含处于其它类型的电子系统中的本发明的快闪存储器单元。
图8是并入有如先前论述的存储器单元实施例的存储器模块800的图解。尽管存储器模块800被说明为存储器卡，但参考存储器模块800而论述的概念适用于其它类型的可移除或便携式存储器，例如USB快闪驱动器。另外，尽管图8中描绘一种实例性形状因数，但这些概念同样适用于其它形状因数。
存储器模块800包含用于封闭本发明的一个或一个以上存储器装置810的外壳805。外壳805包含用于与主机装置通信的一个或一个以上触点815。主机装置的实例包含数码相机、数字记录和重放装置、PDA、个人计算机、存储器卡读取器、接口集线器和类似物。对于一些实施例，触点815呈标准化接口的形式。举例来说，在USB快闪驱动器的情况下，触点815可能呈USB A型插入连接器的形式。对于一些实施例，触点815呈半专有接口的形式，所述半专有接口例如可在晟盘(SANDISK)公司许可的紧密快闪(COMPACTFLASH)存储器卡、索尼(SONY)公司许可的存储器棒(MEMORY STICK)存储器卡、日本东芝(TOSHIBA)公司许可的SD安全数字(SD SECURE DIGITAL)存储器卡和类似物上找到。然而，一般来说，触点815提供用于在存储器模块800与具有用于触点815的兼容接收件的主机之间传递控制、地址和/或数据信号的接口。
存储器模块800可视需要包含额外电路820。对于一些实施例，额外电路820可包含存储器控制器，其用于控制多个存储器装置810上的存取和/或用于提供外部主机与存储器装置810之间的转译层。举例来说，在触点815的数目与到所述一个或一个以上存储器装置810的I/O连接的数目之间可能不存在一一对应关系。因此，存储器控制器可选择性地耦合存储器装置810的I/O连接(图8未图示)，以在适当时间在适当I/O连接处接收适当信号，或在适当时间在适当触点815处提供适当信号。类似地，主机与存储器模块800之间的通信协议可不同于用于存取存储器装置810所需的通信协议。存储器控制器可随后将从主机接收的命令序列转译为适当的命令序列以实现对存储器装置810的所需存取。此转译除了命令序列以外可进一步包含信号电压电平的改变。
额外电路820可进一步包含与对存储器装置810的控制无关的功能性。额外电路820可包含用于限制对存储器模块800的读取或写入存取的电路，例如密码保护、生物统计学或类似物。额外电路820可包含用于指示存储器模块800的状态的电路。举例来说，额外电路820可包含用于确定是否正向存储器模块800供应电力且当前是否正存取存储器模块800并显示对其状态的指示(例如在供电时的稳定灯和在存取时的闪光灯)的功能性。额外电路820可进一步包含例如去耦电容器的无源装置以帮助调节存储器模块800内的功率需求。
结论
概括来说，本发明的实施例通过使用预定编程序列再编程存储器单元的上部页或下部页中的一者而提供较紧密的阈值电压分布。这使字线之间的浮动栅极到浮动栅极耦合效应最小化。在再编程期间经历的Vt移位可在每一MLC状态之间大体上相同，这是由于响应于所读取状态而确定的不同位线电压的确定和施加的缘故。编程脉冲的数量也减少。
尽管本文已说明和描述了特定实施例，但所属领域的一般技术人员将了解，任何预计实现相同目的的布置均可代替所展示的特定实施例。所属领域的一般技术人员将了解对本发明的许多修改。因此，希望本申请案涵盖对本发明的任何修改或变化。显然希望本发明仅受所附权利要求书及其等效物限制。

Claims (20)

1.一种用于编程包括多个存储器单元的非易失性存储器阵列的方法，每一单元适于将数据存储在下部页和上部页中，所述方法包括：
编程所述存储器阵列的预定存储器单元以便将第一预定数据编程于所述下部页中且将第二预定数据编程于所述上部页中；以及
仅对所述预定存储器单元的具有最宽阈值电压分布的逻辑状态的上部页以所述第二预定数据进行再编程。
2.根据权利要求1所述的方法，其中所述预定存储器单元包括所述存储器阵列的存储器区块。
3.根据权利要求1所述的方法，其中编程所述预定存储器单元包括：
以所述第一预定数据编程所述预定存储器单元的所述下部页；以及
在所述下部页经编程之后以所述第二预定数据编程所述预定存储器单元的所述上部页。
4.根据权利要求1所述的方法，编程所述预定存储器单元包括将每一预定存储器单元的阈值电压从对应于经擦除状态的阈值电压增加到对应于预定经编程状态的阈值电压。
5.根据权利要求1所述的方法，且其进一步包括在每一编程之后执行检验。
6.根据权利要求2所述的方法，其中以预定编程序列编程所述下部页和所述上部页。
7.根据权利要求6所述的方法，其中所述预定编程序列包括编程页0-9、再编程页4和5、编程页10-13、再编程页8和9、编程页14-17、再编程页12和13，以及针对所述存储器区块重复此序列，其中页4、5、8、9、12、13、16和17是所述存储器阵列的两个相邻位线的上部页，页0、1、2、3、6、7、10、11、14和15是所述存储器阵列的两个相邻位线的下部页。
8.根据权利要求6所述的方法，其中所述预定编程序列包括编程页0-7、再编程页1、再编程页3、编程页8-11、再编程页5、再编程页7，以及针对所述存储器区块重复此序列，其中页1、3、5、7、9和11是所述存储器阵列的两个相邻位线的上部页，页0、2、4、6、8和10是所述存储器阵列的两个相邻位线的下部页。
9.根据权利要求6所述的方法，其中同时编程所述存储器区块的奇页和偶页，以便以第一数据位编程所述存储器阵列的两个邻近位线的所述下部页，且以第二数据位编程所述两个邻近位线的所述上部页。
10.根据权利要求9所述的方法，其中所述预定编程序列包括编程页0-4、再编程页2、编程页5和6、再编程页4、编程页7和8、再编程页6、编程页9和10、再编程页8，以及针对所述存储器区块重复此序列，其中页2、4、6、8和10是所述存储器阵列的两个相邻位线的上部页，页0、1、3、5、7和9是所述存储器阵列的两个相邻位线的下部页。
11.根据权利要求9所述的方法，其中所述预定编程序列包括编程页0-3、再编程页1、编程页4-5、再编程页3、编程页6和7、再编程页5，其中页1、3、5、7和9是所述存储器阵列的两个相邻位线的上部页，页0、2、4、6和8是所述存储器阵列的两个相邻位线的下部页。
12.一种非易失性存储器装置，其包括：
非易失性存储器阵列，其包括多个存储器单元，每一单元适于将数据存储在下部页和上部页中；以及
控制器电路，其耦合到所述存储器阵列以用于控制所述阵列的操作，所述控制器电路适于编程所述存储器阵列的预定存储器单元，以便将第一预定数据编程于所述下部页中且将第二预定数据编程于所述上部页中，且所述控制器进一步适于仅对所述预定存储器单元的具有最宽阈值电压分布的逻辑状态的上部页以所述第二预定数据进行再编程。
13.根据权利要求12所述的装置，其中所述非易失性存储器装置是与非快闪存储器装置。
14.根据权利要求12所述的装置，其中所述控制器电路进一步适于读取具有第一检验电压的第一经编程单元的状态，响应于所述读取的状态产生位线电压，以所述位线电压偏置耦合到所述第一经编程单元的位线，以及再编程所述第一经编程单元的所述上部页。
15.一种存储器系统，其包括：
处理器，其产生存储器信号；以及
非易失性存储器装置，其耦合到所述处理器且响应于所述存储器信号而操作，所述装置包括：
非易失性存储器阵列，其包括以耦合到奇位线和偶位线的列以及耦合到字线的行布置的多个存储器单元，每一单元适于将数据存储在下部页和上部页中；以及
控制器电路，其耦合到所述存储器阵列以用于控制所述阵列的操作，所述控制器电路适于编程所述存储器阵列的预定存储器单元，以便将第一预定数据编程于所述下部页中且将第二预定数据编程于所述上部页中，且所述控制器电路进一步适于仅对所述预定存储器单元的具有最宽阈值电压分布的逻辑状态的上部页以所述第二预定数据进行再编程。
16.根据权利要求15所述的系统，其中所述存储器信号包括控制信号、数据信号和地址信号。
17.根据权利要求15所述的系统，其中所述控制器电路进一步适于编程所述预定存储器单元，以便以第一数据位同时编程一对邻近的奇位线和偶位线的所述下部页，且以第二数据位同时编程所述对邻近的奇位线和偶位线的所述上部页。
18.根据权利要求15所述的系统，其中所述多个存储器单元是快闪存储器单元。
19.根据权利要求15所述的系统，其中所述多个存储器单元每一者是多电平存储器单元。
20.根据权利要求15所述的系统，其中所述控制器电路进一步适于在每一编程之后执行检验操作。
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