CN101652815A - 每级具有多于两个检验电压的非易失性多级存储器单元编程 - Google Patents

每级具有多于两个检验电压的非易失性多级存储器单元编程 Download PDF

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Abstract

本发明的实施例提供用于编程多级非易失性多级存储器单元的方法、装置、模块及系统。一种方法包含增加一数目的存储器单元中的每一者的阈值电压(Vt)直到所述Vt达到对应于一数目的编程状态中的编程状态的检验电压(VFY)为止。所述方法包含确定所述单元中的每一者的所述Vt是否已达到与所述编程状态相关联的预检验电压(PVFY)；向耦合到其Vt已达到所述PVFY的那些单元的位线选择性地施加偏压；将所述PVFY调节到不同的电平；及向耦合到其Vt已达到所述经调节的PVFY的单元的位线选择性地施加偏压，其中所述PVFY及所述经调节的PVFY小于所述VFY。

Description

每级具有多于两个检验电压的非易失性多级存储器单元编程
技术领域
本发明大体来说涉及半导体装置且更具体来说涉及具有非易失性存储器单元的存储器装置。
背景技术
存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在许多不同类型的存储器，除其它存储器之外还包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置作为非易失性存储器用于广泛的电子应用中。快闪存储器装置通常使用允许高存储密度、高可靠性及低功率消耗的单晶体管存储器单元。
快闪存储器的用途包含用于个人计算机、个人数字助理(PDA)、数码相机及蜂窝式电话的存储器。程序代码及系统数据(例如基本输入/输出系统(BIOS))通常存储在快闪存储器装置中。除其它之外，此信息可在个人计算机系统中使用。
两种常见类型的快闪存储器阵列架构是“NAND”及“NOR”架构，如此称谓是因为其中布置每一者的基本存储器单元配置的逻辑形式。
NAND阵列架构将其浮动栅极存储器单元阵列布置成矩阵，以使得所述阵列的每一浮动栅极存储器单元的栅极均成行地耦合到字选择线。然而，每一存储器单元并未通过其漏极直接耦合到列位线。而是，阵列的存储器单元在源极线与列位线之间源极到漏极地串联耦合在一起。
可将NAND阵列架构中的存储器单元配置(例如，编程)为所需状态。即，可将电荷置于存储器单元的浮动栅极上或从所述浮动栅极移除电荷以使所述单元处于一数目的所存储的状态中。例如，单级单元(SLC)可表示两种二进制状态，例如，1或0。快闪存储器单元还可存储多于两种二进制状态，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此类单元可称作多状态存储器单元、多位单元或多级单元(MLC)。MLC可允许在不增加存储器单元的数目的情形下制造较高密度存储器，这是因为每一单元可表示多于一个位。MLC可具有多于一个的编程状态，例如能够表示四个位的单元可具有十五个编程状态及一个擦除状态。
存储器单元的状态(例如存储在所述单元中的数据)由阈值电压(Vt)来确定。作为实例，在SLC中，0.5V的Vt可指示经编程的单元而-0.5V的Vt可指示经擦除的单元。MLC包含可各自指示不同状态的多个Vt窗口。
在MLC中，Vt分布充分间隔开以减少一个分布的较高电压与另一分布的较低Vt重叠的可能性是重要的。所述重叠可由于除各种其它因素外的例如噪声、浮动栅极耦合或集成电路的温度变化的因素而发生。一种在各种Vt分布之间形成较大间隙的方法是使分布本身更窄。此可为困难的，这是因为由于除其它因素外的例如制造过程变化及/或重复编程及擦除等因素造成存储器单元以不同的速率编程，例如，Vt以各不相同的速率增加。
对于既定编程周期来说，快单元可比慢单元具有高的阈值电压。因此，因为较快存储器单元可需要较少的编程脉冲，所以较快单元可在较慢单元之前被编程。此可因可由较快单元产生的较宽Vt分布导致较快单元的Vt分布不同于较慢单元的Vt分布及/或接近其它Vt分布。
一种改善由快及慢存储器单元的各不相同的Vt速率引起的以上问题的方法图解说明于田中(Tanaka)等人的第6,643,188号美国专利中，且所述专利已让与给东芝及晟碟公司(Toshiba and SanDisk Corporation)。田中等人揭示使用第一及第二步骤检验电压的两步编程方法。一旦正被编程的存储器单元的Vt达到第一步骤检验电压，便针对所有正被编程的单元改变写入控制电压。此方法可减慢对所有存储器单元的编程，从而可减少编程吞吐量。即，降低正被编程的所有单元的编程速度会增加对所有所述单元进行编程所花费的时间，无论所述单元是快单元还是慢单元。
可用来产生较狭窄的Vt分布的另一方法是在单元Vt接近所编程的状态时调节编程脉冲步进电压。然而，此也可因(例如)由于较小的递增脉冲步进造成需要较多的编程脉冲(此可使对所有所述单元的编程变慢)而减少编程吞吐量。
出于以上所述理由且出于以下所述其它理由(在阅读及理解本发明之后，所属领域的技术人员将明了)，产生狭窄的存储器单元Vt分布同时维持存储器装置的足够编程吞吐量可是有利的。
发明内容
附图说明
图1是可根据本发明实施例进行编程的非易失性存储器阵列的一部分的图示。
图2图解说明根据本发明实施例的各自具有相关联的检验电压及一数目的预检验电压的Vt分布的示意图。
图3图解说明根据本发明实施例的编程方法的流程图。
图4A图解说明根据现有编程方法的编程脉冲、存储器单元Vt电平及位线电压的图表。
图4B图解说明根据图3的编程实施例的编程脉冲、存储器单元Vt电平及位线电压的图表。
图5A图解说明根据选择性慢编程收敛方法的编程脉冲、存储器单元Vt电平及位线电压的图表。
图5B图解说明根据图3的编程实施例的编程脉冲、存储器单元Vt电平及位线电压的图表。
图6是根据本发明实施例的具有至少一个存储器装置的电子存储器系统的功能方框图。
图7是根据本发明实施例的具有至少一个存储器装置的存储器模块的功能方框图。
具体实施方式
本发明的实施例提供用于编程多级非易失性多级存储器单元的方法、装置、模块及系统。一种方法包含增加一数目的存储器单元中的每一者的阈值电压(Vt)直到所述Vt达到对应于一数目的编程状态中的编程状态的检验电压(VFY)为止。所述方法包含确定所述单元中的每一者的所述Vt是否已达到与所述编程状态相关联的预检验电压(PVFY)；向耦合到其Vt已达到所述PVFY的那些单元的位线选择性地施加偏压；将所述PVFY调节到不同的电平及向耦合到其Vt已达到所述经调节的PVFY的单元的位线选择性地施加偏压，其中所述PVFY及所述经调节的PVFY小于所述VFY。
在各种实施例中，用大于编程位线电压且小于抑制电压的电压向耦合到其Vt已达到PVFY或经调节的PVFY的单元的位线选择性地施加偏压。在此类实施例中，向位线选择性地施加偏压使耦合到所述位线的单元的编程速率(例如，每编程脉冲的单元Vt移位)变慢直到所述单元达到对应于特定编程状态的VFY为止。
在各种实施例中，在逐脉冲基础上递增PVFY直到达到特定阈值PVFY为止。以此方式在逐脉冲基础上调节PVFY可通过比现有编程方法更有效地使快单元的编程速率变慢来产生狭窄Vt分布，同时改善编程吞吐量。
在各种实施例中，一数目的编程脉冲以步进电压从第一编程电压递增到阈值编程电压。所述阈值编程电压可以是最高编程电压。对于其Vt在编程电压达到阈值编程电压之前尚未达到阈值PVFY的那些存储器单元来说，可调制响应于所述单元的Vt达到阈值PVFY而向耦合到所述单元的位线选择性地施加的位线电压，例如，降低。在一些实施例中，在第一数目的编程脉冲之后的一数目的编程脉冲中的每一者之后递减位线电压，直到响应于单元的Vt达到阈值PVFY而向耦合到所述单元的位线选择性地施加的位线电压达到编程位线电压为止。
响应于单元的Vt达到PVFY而向耦合到所述单元的位线选择性地施加的位线电压可称作选择性慢编程收敛(SSPC)电压。在各种实施例中，仅在编程脉冲达到最大编程脉冲电压之后调制SSPC电压。在处于最高电压电平的一数目的编程脉冲之后调制SSPC电压可通过减少及/或消除SSPC电压对慢单元的影响而增加编程吞吐量，从而减少较慢单元达到PVFY电平之后用以达到VFY电平的后续编程脉冲的数目，例如减少时间。
在以下对本发明的详细说明中，参考了形成本发明一部分的随附图式，且图式中以图解说明的形式显示可如何实践本发明的各种实施例。充分详细地描述所述实施例以使所属领域的技术人员能够实践本发明的所述实施例，且应了解，可利用其它实施例且可在不背离本发明的范围的前提下作出工艺、电、或机械改变。
图1是可根据本发明实施例进行编程的非易失性存储器阵列100的一部分的图示。图1中所示的实施例图解说明NAND架构非易失性存储器。然而，本文所述的实施例并不限于此实例。如图1中所示，存储器阵列100包含字线105-1、…、105-N及相交的位线107-1、…、107-M。为便于在数字环境中寻址，字线105-1、…、105-N的数目及位线107-1、…、107-M的数目各自是2的某次幂，例如256个字线乘以4,096个位线。
存储器阵列100包含NAND串109-1、…、109-M。每一NAND串包含非易失性存储器单元111-1、…、111-N，其每一者均位于字线105-1、…、105-N与局部位线107-1、…、107-M的相交处。每一NAND串109-1、…、109-M的非易失性存储器单元111-1、…、111-N源极到漏极地串联连接在源极选择栅极(SGS)(例如，场效应晶体管(FET)113)与漏极选择栅极(SGD)(例如，FET 119)之间。源极选择栅极113位于局部位线107-1与源极选择线117的相交处而漏极选择栅极119位于局部位线107-1与漏极选择线115的相交处。
如在图1中所图解说明的实施例中所示，源极选择栅极113的源极连接到共用源极线123。源极选择栅极113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。漏极选择栅极119的漏极在漏极触点121-1连接到用于对应NAND串109-1的局部位线107-1。漏极选择栅极119的源极连接到对应NAND串109-1的最后存储器单元111-N(例如，浮动栅极晶体管)的漏极。
在各种实施例中，非易失性存储器单元111-1、…、111-N的构造包含源极、漏极、浮动栅极或电荷存储层及控制栅极。非易失性存储器单元111-1、…、111-N使其控制栅极分别耦合到字线105-1、…、105-N。一列非易失性存储器单元111-1、…、111-N构成分别耦合到既定局部位线(例如，107-1、…、107-M)的NAND串(例如，109-1、…、109-M)。一行非易失性存储器单元通常耦合到既定字线，例如105-1、…、105-N。本发明的实施例并不限于特定类型的阵列架构。例如，实施例还可以NOR及/或AND架构阵列适当地运作。AND阵列架构将类似地布局，不同之处在于存储器单元串将并联地耦合在选择栅极之间。
在操作中，字线105-1、…、105-N选择串109-1、…、109-M中待写入或从其读取的个别浮动栅极存储器单元111-1、…、111-N且使每一串109-1、…、109-M中的剩余(例如，未选择)浮动栅极存储器单元111-1、…、111-N以通过模式操作。在现有技术编程操作中，用一系列递增电压编程脉冲向针对待编程的存储器单元的选定字线施加偏压，所述一系列递增电压编程脉冲以大于预定编程电压的初始电压开始，例如大约16伏。在每一编程脉冲之后，执行字线电压为0伏的检验操作以确定单元的Vt是否增加到可对应于特定编程状态的各种其它Vt电平中的例如0.5V、1.0V、2.0V的所需编程电平。
在编程操作期间，通常以例如通过电压的小于编程电压的电压(例如，大约10伏)向剩余单元的未选择字线施加偏压。所述未选择字线电压并不限于特定通过电压。其它存储器单元的编程可以类似方式发生。
图2图解说明根据本发明实施例的各自具有相关联的检验电压及一数目的预检验电压的Vt分布的示意图。图2显示一数目的Vt分布210、220、230及240。在此实施例中，分布210处于负Vt电平且对应于擦除状态“11”。在图2中所示的实例中，Vt分布220、230及240对应于相应的编程状态“10”、“00”及“01”。
每一编程分布220、230及240均具有相关联的检验电压(VFY)225、235及245。VFY 225指示将高于其的存储器单元视为被编程为“10”状态的Vt电平。VFY 235指示将高于其的存储器单元视为被编程为“00”状态的Vt电平。VFY 245指示将高于其的存储器单元视为被编程为“01”状态的Vt电平。作为实例，VFY 225可以是0.4伏，VFY 235可以是1.2伏且VFY 245可以是2.2伏。
在本发明的各种实施例中，且如图2中所示，每一编程状态“10”、“00”及“01”均具有一数目的相关联的预检验电压(PVFY)电平。即，编程状态“10”具有相关联的PVFY电平222-1、222-2、…、222-N，编程状态“00”具有相关联的PVFY电平232-1、232-2、…、232-N，且编程状态“01”具有相关联的PVFY电平242-1、242-2、…、242-N。
在图2中所示的实施例中，与特定编程状态相关联的PVFY电平中的每一者均小于所述状态的VFY电平，例如PVFY电平222-1、222-2、…、222-N中的每一者均小于VFY 225。在各种实施例中，最高PVFY电平(例如，222-N、232-N、242-N)为低于相应VFY电平(例如，225、235、245)约0.1伏到0.3伏。
如下文进一步结合图3到图5进行描述，正被编程的单元的Vt增加的速率可响应于Vt达到PVFY电平而变慢。即，可用一电压向耦合到所述单元的位线施加偏压以使得由后续编程脉冲导致的所述单元的Vt移位减少。
在各种实施例中且如下文进一步描述，可在逐脉冲基础上在施加到正被编程为特定状态(例如，为分布220、230及240中的一者内的Vt电平)的单元的一数目的编程脉冲中的每一者之后调节(例如，调制)PVFY电平。例如，如图2中所示，在一数目的编程脉冲中的每一者之后，PVFY电平中的每一者(例如，222-1、222-2、…、222-N)增加到最高PVFY电平，例如，222-N。即，222-1(PVFYp1)与第一编程脉冲相关联，222-2(PVFYp2)与所述第一编程脉冲之后的第二编程脉冲相关联且222-N(PVFYpN)与所述第一及第二脉冲之后的编程脉冲相关联。
作为一个实例，PVFYp1222-1、232-1、242-1可低于相应的VFY 225、235、245约0.4伏到0.7伏。在此实例中，PVFYp2222-2、232-2、242-2可低于相应的VFY 225、235、245约0.3伏到0.6伏。在一些实施例中，与每一编程状态相关联的PVFY电平可在逐脉冲基础上均匀递增，例如，PVFY可以0.05伏或0.1伏的增量增加直到达到与所述编程状态相关联的最高PVFY，例如PVFYpN为止。实施例并不限于此。例如，在一些实施例中，与后续编程脉冲相关联的PVFY电平以比与先前编程脉冲相关联的PVFY电平小的步进大小增加，例如PVFYp2可比PVFYp1大0.2伏，PVFYp3可比PVFYp2大0.1伏，PFVYp4可比PVFYp3大0.05伏等等。
如图4B中所示，在逐脉冲基础上调节与特定编程状态(例如，“10”、“00”及“01”)相关联的PVFY电平可减少及/或防止快单元(例如，其在编程脉冲之间的Vt移位大于脉冲的步进电压的单元)被过编程，例如，防止其达到大于所需特定编程状态的Vt电平。被编程为大于所需状态的Vt电平的单元产生所述状态的较宽Vt分布及/或可产生数据读取错误。
实施例并不限于图2的示意图中所显示的实例。例如，本发明的各种编程方法可用于编程具有多于所显示的状态数量(例如，Vt分布)的存储器单元。而且，实施例不涉及对Vt分布的特定二进制编码，但通常涉及从通用Vt分布到具有较高Vt的不同分布的过渡。例如，在一些实施例中，MLC可具有多于两个位，因此使额外分布成为必要。而且，在一些实施例中，每一状态均可映射到不同位置。例如，状态“10”可映射到较高Vt分布，例如，240，且状态“01”映射到较低Vt分布，例如，220。
图3图解说明根据本发明实施例的编程方法的流程图。在图3中所图解说明的实施例中，所述编程方法是一种经调制的选择性慢编程收敛方法。在2006年1月5日提出申请的、名称为“Selective Slow Programming Convergence in a Flash Memory Device(快闪存储器装置中的选择性慢编程收敛)”的专利申请案号为11/414,982的共同未决共同让与的美国专利申请案中描述了一种选择性慢编程收敛方法的实例，所述美国专利申请案以引用方式并入本文中。
在方框301处，接收写入数据到一个或一个以上存储器单元(例如，进行编程)的命令。所述数据可以是单个位或多个位。在方框303处，产生编程脉冲并向选定字线施加所述编程脉冲。然后执行编程检验操作305，以确定所述单元是否被适当地编程307，例如确定所述单元的Vt是否达到所述状态的对应VFY。所述检验操作仅是对所述单元进行读取以确定其内容并将读取数据与所需数据相比较。
如果所述单元已被编程为适当状态，例如，所述单元的Vt已达到与所述适当状态相关联的检验电压，那么以编程抑制电压向其漏极连接(即，所述单元连接到的位线)施加偏压315。在各种实施例中，位线电压(VBL)从编程期间所使用的编程位线电压(例如，0伏)增加到供应电压(例如，Vcc)，例如，抑制耦合到其的单元被进一步编程的各种其它位线电压中的1伏、2伏或3伏。即，所述VBL可增加到防止耦合到其的存储器单元的Vt响应于施加到选定字线的后续编程脉冲而进一步向上移位的各种电压。
如果检验操作305确定所述单元尚未被编程有所需数据307，那么检查所述单元的Vt 309，以确定其是否达到所述特定状态的第一PVFY电平，例如，图2中所示的PVFYp1222-1、232-1、242-2。如以上结合图2所描述，在各种实施例中，每一状态可具有一数目的相关联PVFY电平，例如，图2中所示的222-1到222-N，232-1到232-N及242-1到242-N。在此类实施例中，且如结合图4B详细地描述，PVFY是经逐个脉冲调节的经调制PVFY。即，存储器单元的Vt与之相比较的PVFY电平在一数目的编程脉冲上变化。换句话说，尽管在每一编程脉冲之后将所述单元的Vt与特定PVFY(例如，222-1到222-N、232-1到232-N、242-1到242-N)相比较，但将所述单元的Vt与之相比较的所述特定PVFY在每一脉冲之后改变(例如，增加)直到达到最高PVFY为止，例如，222-N、232-N、242-N。
对于每一特定编程状态，所述PVFY电平是小于相关联的VFY电平的电压，例如，如图2中所示，每一PVFY电平222-1到222-N、232-2到232-N及242-2到242-N小于相应的VFY电平225、235及245。在各种实施例中，PVFY电平是特定单元的编程响应于所述特定单元的Vt达到所述PVFY电平而减慢时所处的电压。即，用小于抑制电压且大于编程位线电压的电压向所述位线施加偏压以使得所述特定单元的Vt针对一数目的后续编程脉冲以较慢的速率增加。
响应于耦合到位线的单元达到PVFY电平而将所述位线调节到的偏压可称作选择性慢编程收敛(SSPC)电压。如在图3的实施例中方框311处所示，对于达到PVFY电平309的单元，将位线电压VBL调节到SSPC电平。如本文下文进一步描述，可使用各种值用于SSPC电压，除可向位线施加以使存储器单元的编程速率变慢的各种其它电压电平及/或电平范围之外，例如，0.3伏、0.5伏、0.9伏。向位线施加偏压减少横跨存储器单元晶体管的电压降，因此减少施加到所述单元的有效编程电压。有效编程电压越低，所述单元的Vt的移动越慢。在各种实施例中，且如结合图5A-5B所描述，所述SSPC电压可是经调制的SSPC电压，其可在一数目的编程脉冲上降低。
不同于一些现有编程方法，本发明的各种方法实施例使已通过针对编程到单元中的特定状态的经调制的预检验阈值电压的每一单元的编程选择性地变慢。正被编程的其它单元不受SSPC位线偏压的影响且被允许以其正常的编程速度编程。因此，结合图2的实施例描述的经调制的选择性慢编程方法可具有在不减少编程吞吐量的前提下使与特定编程状态相关联的Vt分布变窄的效应。
而且，在各种经调制的选择性慢编程方法实施例中使用经调制的PVFY可防止快单元(例如，具有以比编程脉冲步进电压大的电压步进增加的Vt的单元)被过编程及/或加宽Vt分布。如在图5A-5B中所示，在达到最高编程脉冲电压时调制(例如，降低)SSPC电压可通过在较慢单元一旦达到PVFY电平便减少对于将所述较慢单元的Vt移位到VFY电平所必要的脉冲数目来改善吞吐量。
在位线电压VBL已增加(例如，调节)到SSPC电平311之后，通过产生另一编程脉冲303来重复所述编程过程。在各种实施例中且如方框312处所示，后续编程脉冲以递增方式大于前一脉冲直到最高编程脉冲电压电平(Vmax)。最高编程电压电平可以是约20伏到22伏，然而，实施例并不限于特定Vmax。在一个实施例中，编程脉冲以0.2伏步进电压增加。此步进电压仅是用于说明目的，因为本发明的实施例可使用各种步进电压来增加编程脉冲电平，除其它步进电压之外的例如0.1伏、0.3V、0.5V。
由于VBL增加311，因此横跨存储器单元晶体管的电压降减少。因此，增加的编程脉冲电压312将对编程所述单元具有减少的效应。即，由所述脉冲产生的所述单元的Vt移位小于在缺少施加到位线的SSPC电压时本应该的Vt移位，例如所述单元的编程速率变慢。将特定单元编程为特定状态继续进行直到所述单元被编程为止，例如直到所述单元的Vt达到所述特定状态的VFY电平为止，此时，将VBL增加到抑制电压315以防止由于后续编程脉冲而导致的所述单元的任何进一步Vt增加。
如果在303处产生的编程脉冲不导致所述单元的Vt达到预检验电压电平，例如在此情形下为PVFYp1，那么所述过程在方框313、316及317处继续进行。如果尚未达到Vmax，那么所述编程脉冲电压以步进电压增加313。向选定单元的字线施加此后续编程脉冲。如在方框316处所示，在此情形下，还将PVFY电平从PVFYp1调节(例如，增加)到PVFYp2。在各种实施例中，仅在尚未达到最高PVFY(例如，如图2中所示的PVFYpN 222-N、232-N、242-N)时增加PVFY电平。即，在各种实施例中，PVFY电平保持在最高PVFY电平直到后续脉冲致使单元的Vt达到所述最高PVFY电平为止。
如在方框317处所示，在各种实施例中，如果已达到阈值编程脉冲电平，那么调节(例如，调制)SSPC电平。在各种实施例中，阈值编程脉冲电平是最高编程脉冲电压电平，例如，Vmax。如进一步结合图5A-5B所描述，调制(例如，降低)SSPC电平可改善较慢单元的选择性慢编程收敛的编程吞吐量。
重复图3中所图解说明的经调制的选择性慢编程收敛过程直到达到预检验电压电平309且所述单元最终被编程307以使得将位线电压VBL增加到抑制电压315为止。可以选择性方式对每一单元(例如，每一位)执行图3中所图解说明的方法。例如，在各种实施例中，代替在单元的Vt达到预检验电压时向所有单元的位线施加偏压，仅在每一单元的Vt达到预检验电压时，增加其特定位线电压(例如，到SSPC电压)以使编程速度变慢。
在使用多级单元的存储器装置中，若干位可位于同一页地址中或多个页地址中。当若干位处于同一页地址中时，可同时改变两个位。换句话说，同一页地址编程过程可从“11”的经擦除状态(例如，图2中所示的分布210)直接进行到“00”的经编程状态(例如，图2中所示的分布230)。如果多个位中的一者或一者以上处于不同页地址中，一次仅改变一个位。例如，为从“11”的经擦除状态进行到“00”的经编程状态，通常经历状态“10”或者状态“01”(取决于这些状态映射到的位置)是必要的。本发明经调制的选择性慢编程收敛方法实施例可操作以编程位于同一页地址中或多个地址中的位。
图4A图解说明根据现有编程方法的编程脉冲、存储器单元Vt电平及位线电压的图表。图4B图解说明根据图3的编程实施例的编程脉冲、存储器单元Vt电平及位线电压的图表。图4B的图表显示由图3中所述的编程实施例修改的图4A中所图解说明的存储器单元Vt电平及位线电压。
图4A及4B中所图解说明的下部图表显示一数目的编程脉冲415，其中每一脉冲的电压电平沿底部轴以步进电压(例如，Vstep)增加。所图解说明的实施例使用200毫伏的Vstep。然而，如以上所述，本发明实施例并不限于特定步进电压。
图4A及4B中所示的图表包含以不同速率编程的存储器单元，例如，其Vt响应于编程脉冲415发生不同移位的单元。单元402表示具有通常以等于或小于编程脉冲步进Vstep(例如，在此实例中为200毫伏)的量移位的Vt的“较慢单元”。单元404表示具有通常以等于或稍微大于Vstep的量移位的Vt的“较快单元”。单元406表示具有响应于编程脉冲415而以大于Vstep的量移位的Vt的单元(显示为较快单元+)。单元402、404及406的向上移动表示增加Vt。
在图4A及4B中，在Vt达到PVFY电平之前，较慢单元402以小于200毫伏的量DVt增加，较快单元404以约等于200毫伏的量DVt增加，且单元406以大于200毫伏的量DVt增加。因此，单元406的Vt在单元404之前达到PVFY电平，而单元404又在单元402之前达到PVFY电平。
在各种实施例中且如图4A及4B中所示，当单元达到PVFY电平时，向位线施加位线电压(例如，SSPC电压)以使单元的编程变慢直到其Vt达到VFY电平425为止。变慢的编程可通过防止单元的Vt达到高于VFY电平425很多的电平而产生相对狭窄的Vt分布。变慢的单元编程速率由DVt的减少来表示，例如，单元的Vt移位量的减少。例如，在图4A中，单元404的变慢编程由“DVt＝200*K，其中0＜K＜1”表示。即，单元404的Vt增加小于在其Vt达到PVFY电平之前的增加，例如，在此实例中，小于200毫伏的Vstep电压。
在图4A中，“较快单元+”406的编程未变慢，因为在下一后续编程脉冲415之后，单元406的Vt从低于PVFY 422的电压电平移位到高于VFY 425的电压电平。此可发生于例如单元406的单元，其Vt以大于Vstep的量移位，例如在此实例中为快于每脉冲200毫伏的速率。此速率可由如图4A中所示的“DVt＝200K其中K＞1”来表示。如图4A中所示，单元406经编程以使得其Vt高于VFY 425很多，从而可导致过编程的单元及/或针对特定编程状态的比所期望宽的Vt分布。
如图4A及4B中所示且如以上所述，单元402、404及406一旦达到VFY 425，便向位线施加抑制电压(例如，Vcc)以防止对所述单元的进一步编程，例如，Vt增加。因此，如在图4A及4B的中间曲线图中所示，每一单元的Vt的增加由于对所述单元的编程操作的结束而停止。
图4B图解说明在根据例如结合图3所述的经调制选择性慢编程收敛(MSSPC)方法编程之后图4A的单元402、404及406。如图4B中所图解说明，VFY 425具有例如结合图2所述的一数目的相关联的预检验电平PVFYp1、PVFYp2、…、PVFYpN。VFY 425可以是与任何数目的状态相关联的VFY，例如图2中所示的VFY 225、235或245中的一者。类似地，PVFYp1、PVFYp2、…、PVFYpN可以是图2中所示的相应PVFY电平222-1到222-N、232-1到232-N及242-1到242-N。
在图4B中，在逐脉冲基础上增加PVFY直到最高PVFY。即，PVFYp1是第一脉冲(例如，P1)后将单元的Vt与之相比较的PVFY电平，PVFYp2是第二脉冲(例如，P2)后将单元的Vt与之相比较的PVFY电平，PVFYpN是第N脉冲后将单元的Vt与之相比较的PVFY电平。在图4B中，尽管在第三脉冲(例如，P3)之后使用最高PVFY电平PVFYpN，但实施例并不限于此。
如图4B中所图解说明，本发明的实施例可使Vt分布变窄及/或可放防止快单元(例如，406)引起的过编程。例如，图4B图解说明经调节的PVFY电平(例如，经调制的PVFY电平)可有效地减慢对快单元(例如，单元406)的编程。
图4B显示单元406的Vt在脉冲P1之后达到PVFY电平，例如PVFYp1。相比之下，单元406的Vt在脉冲P1之后未达到图4A中所示的未经调制的PVFY电平422。响应于单元406的Vt在脉冲P1之后达到PVFYp1，将位线电压VBL从编程位线电压(例如，0伏)改变为SSPC电压。当单元406的Vt达到PVFYp1时其编程速率的改变可由图4B中所示的“DVt＝200*K其中0＜K＜1”来表示。即，在图4B中，单元406的Vt移位速率DVt从Vt达到PVFYp1之前的速率409-1(DVt＝200*K其中K＞1)改变为响应于Vt达到PVFYp1的速率409-2(DVt＝200*K其中0＜K＜1)。换句话说，在第一脉冲P1之后，单元406的Vt移位从大于Vstep(例如，大于200毫伏)减少到小于Vstep(例如，小于200毫伏)以使得单元406的Vt移位针对一数目的后续脉冲(例如，P2、P3、P4等)降低直到Vt达到VFY电平425为止。与之相比，在图4A中，单元406的Vt移位在脉冲P1之后保持为大于Vstep且在脉冲P2之后被过编程，例如，大于VFY电平425。
图5A图解说明根据现有选择性慢编程收敛方法的编程脉冲、存储器单元Vt电平及位线电压的图表。在图5A及5B中所示的中间图表图解说明包含处于最高编程脉冲电压电平(例如，Vmax)的一数目的编程脉冲的一数目的编程脉冲。Vmax可以是约20伏-22伏的电压，但实施例并不限于特定Vmax电平。
图5A中所示的上部图表显示所述一数目的编程脉冲中的每一者之后慢单元502的Vt。当编程脉冲电压电平接近及/或达到最高电平Vmax时，慢单元(例如，单元502)的Vt可趋于较慢地移位。例如，慢单元(例如，单元502)的Vt移位可比编程脉冲步进电平小很多。作为实例，如果编程脉冲步进电平为200毫伏，那么当编程脉冲电压电平达到Vmax时慢单元的Vt移位可能是50毫伏或更少。此类慢单元的减少的Vt移位可减少编程吞吐量，这是因为可需要更多的脉冲来使Vt达到VFY电平，例如，如图2中所示的VFY 225、235及245的经编程电平。
图5A中的下部图表显示将要向耦合到其Vt已达到PVFY电平的存储器单元的位线施加的SSPC电压。图5A及5B中所示的PVFY电平可以是例如以上所述的经调制的PVFY的最高PVFY电平，例如PVFYpN。例如，取决于单元502被编程的状态，图5A及5B中所示的PVFY可以是PVFYpN 222-N、232-N或242-N。
如以上所述，慢单元的Vt在向其施加具有Vmax电平的一数目的编程脉冲时可较慢地移位。变慢的Vt移位可导致较低的吞吐量，这是因为需要增加数目的脉冲来使此类单元的Vt达到适当的VFY。在此情形下，响应于慢单元的Vt达到PVFY电平而向耦合到所述慢单元的位线施加SSPC电压可进一步减少编程吞吐量，因为Vt移位甚至进一步变少。可在图5A中看到以上所述的效应，因为慢单元502的Vt在其Vt达到PVFY电平之后以较慢的速率增加。
图5B图解说明根据例如图3中所图解说明的经调制选择性慢编程收敛方法的编程脉冲、存储器单元Vt电平及位线电压的图表。图5B显示在根据图3的经调制选择性慢编程收敛方法对图5A的慢单元502进行编程之后其Vt。如以上结合图3所描述，在本发明的各种实施例中，SSPC电压可以是经调制的SSPC电压，例如，图5B中所示的MSSPC。
在各种实施例中且如图5B中所示，所述经调制的SSPC电压在一数目的编程脉冲上从最高SSPC电压降低到最低SSPC电压。最高SSPC电压电压可以是低于抑制电压(例如，Vcc)且高于编程位线电压(例如，0伏)的各种电压电平。最低SSPC电压可以是低于最高电压电平的各种电压电平。作为实例，经调制的SSPC电压可在一数目的编程脉冲上从约0.6伏递减到0伏。在一些实施例中，在经调制的SSPC电压已递减到编程位线电压(例如，在此实例中为0伏)之后，PVFY电平不用于检验操作。在此类实施例中，不再将其Vt未达到PVFY电平的那些单元的Vt与PVFY电平相比较。不再比较单元Vt与PVFY电平(例如，从检验操作中移除PVFY)可改善吞吐量，这是因为如果移除PVFY，便仅将单元的Vt与VFY电平相比较。
在各种实施例中，将SSPC电压维持在未经调制的电压直到达到最高编程脉冲电压(例如，Vmax)为止。即，响应于耦合到位线的单元的Vt达到PVFY电平而向所述位线施加的偏压可维持在某一电压(例如，0.6伏)直到编程脉冲电压达到Vmax为止。针对一数目的编程脉冲(例如，一数目的初始递增脉冲)将SSPC电压维持在未经调制的电压可通过使达到PVFY电平的快单元的Vt增加速率变慢来产生狭窄的Vt分布且可通过减少及/或消除SSPC电压对慢单元的影响而改善吞吐量。
例如，在比较图5A及5B中的慢单元502中，观察到图5B中在编程慢单元502中所使用的经调制的选择性慢编程收敛方法致使慢单元502比图5A中用于编程慢单元502的方法更快地达到VFY电平。
图6是根据本发明实施例的具有至少一个存储器装置620的电子存储器系统600的功能方框图。存储器系统600包含耦合到非易失性存储器装置620的处理器610，所述非易失性存储器装置620包含非易失性单元的存储器阵列630。存储器系统600可包含分开的集成电路，或处理器610与存储器装置620两者可位于同一集成电路上。处理器610可以是微处理器或例如专用集成电路(ASIC)的某一其它类型的控制电路。
为清晰起见，电子存储器系统600已经简化以关注尤其与本发明相关的特征。存储器装置620包含可以是具有NAND架构的浮动栅极快闪存储器单元的非易失性存储器单元的阵列630。每一行存储器单元的控制栅极与字线耦合，同时所述存储器单元的漏极区耦合到位线。所述存储器单元的源极区耦合到源极线，与图1中所图解说明的相同。如所属领域的技术人员将了解，所述存储器单元连接到位线及源极线的方式相依于所述阵列是NAND架构、NOR架构及AND架构还是一些其它存储器阵列架构。
图6的实施例包含用以锁存经由I/O连接662通过I/O电路660提供的地址信号的地址电路640。行解码器644及列解码器646接收并解码地址信号以存取存储器阵列630。根据本发明，所属领域的技术人员将了解，地址输入连接的数目相依于存储器阵列630的密度及架构且地址的数目随存储器单元数目及存储器区块及阵列的数目两者的增加而增加。
非易失性单元的存储器阵列630可包含根据本文所述的实施例进行编程的非易失性多级存储器单元。存储器装置620通过使用感测/缓冲电路感测存储器阵列列中的电压及/或电流改变来读取存储器阵列630中的数据，在此实施例中，所述感测/缓冲电路可以是读取/锁存电路650。读取/锁存电路650可经耦合以读取及锁存来自存储器阵列630的一行数据。还包含I/O电路660以用于经由I/O连接662与处理器610进行双向数据通信。还包含写入电路655以将数据写入到存储器阵列630。
控制电路670解码通过控制连接672从处理器610提供的信号。所述信号可包含用来控制存储器阵列630上的操作(包含数据读取、数据写入及数据擦除操作)的芯片信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路670负责执行来自处理器610的用以执行本发明的操作及编程实施例的指令。控制电路670可以是状态机、定序器或某一其它类型的控制器。所属领域的技术人员将了解，可提供额外的电路及控制信号，且已减少图6的存储器装置细节以便易于图解说明。
图7是根据本发明实施例的具有至少一个存储器装置710的存储器模块700的功能方框图。存储器模块700被图解说明为存储器卡，但参考存储器模块700所论述的概念也可适用于其它类型的可移除或便携式存储器(例如，USB快闪驱动器)且打算归属于如本文中所使用的“存储器模块”的范围内。此外，虽然已在图7中绘示一个实例性形式因数，但这些概念也可适用于其它形式因数。
在一些实施例中，存储器模块700将包含外壳705(如所绘示)以封闭一个或一个以上存储器装置710，但此一外壳并非对于所有装置或装置应用是至关重要。至少一个存储器装置710包含根据本文中所述的实施例进行编程的非易失性多级存储器单元阵列。若存在，外壳705包含用于与主机装置进行通信的一个或一个以上触点715。主机装置的实例包含数码相机、数字记录及回放装置、PDA、个人计算机、存储器卡读取器、接口集线器及类似装置。对于一些实施例，触点715是标准化接口的形式。例如，对于USB快闪驱动器，触点715可以是USB类型A插入式连接器的形式。对于一些实施例，触点715是半专有接口的形式，例如可见于由晟碟公司(SanDiskCorporation)许可的CompactFlashTM存储器卡、由索尼公司(Sony Corporation)许可的Memory StickTM存储器卡、由东芝公司(Toshiba Corporation)许可的SD SecureDigitalTM存储器卡及类似存储卡上。然而，一般而言，触点715提供用于在存储器模块700与具有与触点715相容的接收器的主机之间传送控制、地址及/或数据信号的接口。
存储器模块700可任选地包含额外电路720，其可以是一个或一个以上集成电路及/或离散组件。对于一些实施例，额外电路720可包含用于控制横跨多个存储器装置710的存取及/或用于提供外部主机与存储器装置710之间的转换层的存储器控制器。例如，一数目的触点715与到一个或一个以上存储器装置710的一数目的710连接之间可能不存在一一对应。因此，存储器控制器可选择性地耦合存储器装置710的I/O连接(图7中未显示)以在适当时间在适当I/O连接处接收适当信号或在适当时间在适当触点715处提供适当信号。类似地，主机与存储器模块700之间的通信协议可与存取存储器装置710所需的协议不同。那么，存储器控制器可将从主机接收的命令序列转换为适当的命令序列以实现对存储器装置710的所需存取。除命令序列以外，所述转换可进一步包含信号电压电平的改变。
额外电路720可进一步包含与存储器装置710的控制无关的功能性，例如，ASIC可执行的逻辑功能。此外，额外电路720可包含用以限制对存储器模块700进行读取或写入存取的电路，例如密码保护、生物统计等。额外电路720可包含用以指示存储器模块700的状态的电路。例如，额外电路720可包含用以确定电力是否正被供应到存储器模块700及存储器模块700当前是否正被存取及用以显示其状态的指示(例如，当通电时为固态灯且当正被存取时为闪烁灯)的功能性。额外电路720可进一步包含无源装置(例如，去耦合电容器)以帮助调整存储器模块700内的功率要求。
总结
文中描述用于编程非易失性多级存储器单元的实施例。各种实施例用于改善Vt分布的宽度同时维持或改善编程吞吐量。一个实施例通过以下步骤实现此目标：确定单元中的每一者的Vt是否达到与编程状态相关联的预检验电压(PVFY)；向耦合到其Vt已达到所述PVFY的那些单元的位线选择性地施加偏压；将所述PVFY调节到不同的电平；及向耦合到其Vt已达到经调节的PVFY的单元的位线选择性地施加偏压，其中所述PVFY及经调节的PVFY小于VFY。
虽然本文中已图解说明及描述了具体实施例，但所属领域的技术人员将了解可用经计算以实现相同结果的布置来替代所显示的具体实施例。本发明打算涵盖本发明各种实施例的修改或变型。应理解，以说明方式而非限定方式作出以上说明。在审查以上说明之后，所属领域的技术人员将明了上述实施例的组合及本文中未明确描述的其它实施例。本发明各种实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明各种实施例的范围应参考以上权利要求书及所述权利要求书授权给其的等效物的全部范围来确定。
在前述具体实施方式中，出于简化本发明的目的，将各种特征一起集合在单个实施例中。本发明的此方法不应被视为反映本发明所揭示实施例必须使用比明确陈述于每一请求项中多的特征的意图。而是，如以上权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，以上权利要求书由此并入实施方式中，其中每一请求项独立地作为单独实施例。

Claims (28)

1、一种用于编程阵列中的多级非易失性存储器单元的方法，所述阵列具有由字线耦合的行及由位线耦合的列，所述方法包括：
增加一数目的存储器单元中的每一者的阈值电压(Vt)直到所述Vt达到对应于一数目的编程状态中的编程状态的检验电压(VFY)为止；
确定所述单元中的每一者的所述Vt是否已达到与所述编程状态相关联的预检验电压(PVFY)；
向耦合到其Vt已达到所述PVFY的那些单元的位线选择性地施加偏压；
将所述PVFY调节到不同的电平；及
向耦合到其Vt已达到所述经调节的PVFY的单元的位线选择性地施加偏压，其中所述PVFY及所述经调节的PVFY小于所述VFY。
2、如权利要求1所述的方法，其中所述方法包含仅向耦合到其Vt已达到所述PVFY-包含所述经调节的PVFY-的单元的位线选择性地施加偏压。
3、如权利要求2所述的方法，其中所述方法包含：
用大于编程位线电压且小于抑制电压的电压向耦合到其Vt已达到所述PVFY的单元的位线选择性地施加偏压；及
用大于所述编程位线电压且小于所述抑制电压的电压向耦合到其Vt已达到所述经调节的PVFY的单元的位线选择性地施加偏压。
4、如权利要求2所述的方法，其中仅向耦合到其Vt已达到所述PVFY及所述经调节的PVFY中的一者的单元的位线选择性地施加偏压包含向所述位线提供选择性慢编程收敛(SSPC)电压，所述SSPC电压大于编程位线电压且小于抑制电压。
5、如权利要求1所述的方法，其中增加所述单元中的每一者的所述Vt包含：
向所述数目的存储器单元中的每一者施加一数目的编程脉冲，所述编程脉冲以步进电压递增；
将耦合到其Vt在第一编程脉冲之后尚未达到所述PVFY的单元的位线维持在编程位线电压；及
以不同于所述编程位线电压的电压向耦合到其Vt在后续编程脉冲之后已达到所述经调节的PVFY的单元的位线选择性地施加偏压。
6、如权利要求5所述的方法，其中调节所述PVFY包含在所述数目的编程脉冲中的每一者之后递增所述PVFY直到达到特定阈值PVFY为止。
7、如权利要求6所述的方法，其中所述方法包含：
施加从第一编程电压到阈值编程电压的所述数目的编程脉冲；及
对于其Vt在所述编程电压达到所述阈值编程电压之前尚未达到所述阈值PVFY的那些存储器单元，递减将要在所述存储器单元的Vt达到所述阈值PVFY时向耦合到所述存储器单元的位线选择性地施加的位线电压。
8、如权利要求7所述的方法，其中所述阈值编程电压是最高编程电压，且其中所述方法包含：
向其Vt在所述编程电压达到所述最高编程电压之前尚未达到所述阈值PVFY的那些存储器单元施加处于所述最高电压的一数目的编程脉冲；及
在处于所述最高编程电压的所述数目的编程脉冲中的每一者之后，递减将要在所述存储器单元的Vt达到所述阈值PVFY时向耦合到所述存储器单元的位线施加的所述位线电压，直到将要施加的所述位线电压达到所述编程位线电压为止。
9、一种用于编程多级非易失性存储器单元的方法，其包括：
向与多级存储器单元相关联的字线施加编程脉冲，以将所述单元的阈值电压(Vt)增加到对应于一数目的编程状态中的特定编程状态的检验电压(VFY)电平，且响应于所述Vt达到所述VFY电平而向耦合到所述单元的位线施加抑制电压；
响应于所述Vt达到一数目的PVFY电平中的预检验电压(PVFY)电平而在第一数目的编程脉冲内将施加到所述位线的偏压电压从第一值改变到第二值，其中所述PVFY电平小于所述VFY电平，且其中所述第一及第二值小于所述抑制电压；
将所述PVFY电平从与第一编程脉冲相关联的第一PVFY电平调节到与所述第一数目的编程脉冲上的后续编程脉冲相关联的最高PVFY电平；及
如果所述Vt在所述第一数目的编程脉冲之后小于所述最高PVFY，那么响应于所述Vt达到所述最高PVFY电平而在所述第一数目的编程脉冲后的第二数目的编程脉冲内将施加到所述位线的所述偏压电压从所述第一值改变到第三值。
10、如权利要求9所述的方法，其中所述方法包含：
在所述第一编程脉冲之后使用所述第一PVFY电平来执行编程检验操作；及
在所述第一数目的编程脉冲中的最后一者之后使用所述最高PVFY电平来执行编程检验操作。
11、如权利要求10所述的方法，其中所述方法包含在所述第一数目的编程脉冲中的每一者之后增加用来执行编程检验操作的所述PVFY电平。
12、如权利要求9所述的方法，其中所述方法在所述第二数目的编程脉冲上降低所述第三值，所述第三值小于所述第二值。
13、如权利要求12所述的方法，其中所述方法包含：
在所述第二数目的编程脉冲上以步进方式降低所述第三值，使得在所述第二数目的编程脉冲之后施加到所述位线的所述偏压电压为所述第一值；及
将所述位线值维持在所述第一值直到所述Vt达到所述VFY电平为止。
14、如权利要求12所述的方法，其中方法包含：
施加以递增方式从第一脉冲电压电平到最高脉冲电压电平的所述编程脉冲；及
在处于所述最高脉冲电压电平的一数目的编程脉冲之后递减所述第三值。
15、一种用于编程阵列中的多级非易失性存储器单元的方法，所述阵列具有由字线耦合的行及由位线耦合的列，所述方法包括：
向一数目的存储器单元中的每一者施加编程脉冲直到所述存储器单元中的每一者的阈值电压(Vt)达到对应于特定编程状态的检验电压(VFY)为止，其中第一数目的编程脉冲以步进电压从第一编程脉冲电压增加到最高编程脉冲电压；
响应于存储器单元的Vt达到经调制的预检验电压(PVFY)，将向仅耦合到那些存储器单元的位线施加的偏压电压从编程位线电压选择性地改变到选择性慢编程收敛(SSPC)电压，其中所述经调制的PVFY小于所述VFY且针对所述第一数目的编程脉冲中的至少两者在逐脉冲基础上从最低PVFY增加到最高PVFY；及
在所述第一数目的编程脉冲后的第二数目的编程脉冲上将所述SSPC电压从最高SSPC电压调制到最低SSPC电压，所述SSPC电压大于所述编程位线电压且小于抑制电压。
16、如权利要求15所述的方法，其中所述方法包含在每一编程脉冲之后执行编程检验操作以确定所述数目的存储器单元的所述Vt，所述执行编程检验操作包含：
在所述至少两个第一数目的编程脉冲中的第一者之后使用所述最低PVFY来执行所述编程检验操作；及
在所述至少两个第一数目的编程脉冲后的一数目的编程脉冲之后使用所述最高PVFY执行所述编程检验操作。
17、如权利要求15所述的方法，其中所述方法包含将所述SSPC电压维持为未经调制的电压直到达到所述最高编程脉冲电压为止。
18、如权利要求15所述的方法，其中所述方法包含在处于所述最高编程电压的一数目的脉冲上在逐脉冲基础上调制所述SSPC电压。
19、如权利要求18所述的方法，其中所述方法包含：
在逐脉冲基础上递减所述SSPC电压直到所述SSPC电压达到所述编程位线电压为止；及
不使用经修改的PVFY来执行所述SSPC电压达到所述编程位线电压后的每一编程检验操作。
20、一种存储器装置，其包括：
多级存储器单元的阵列，其布置成行及列以使得所述行由字线耦合且所述列由位线耦合，每一存储器单元均具有阈值电压(Vt)；及
控制电路，其控制对所述阵列的编程，所述控制电路经配置以：
控制编程脉冲的产生以增加一数目的存储器单元的所述Vt直到所述存储器单元被编程为特定状态为止；及
选择性地控制响应于耦合到位线的存储器单元的所述Vt达到经调制的预检验电压(PVFY)电平而向所述位线施加选择性慢编程收敛(SSPC)电压，所述经调制的PVFY电平小于使所述数目的存储器单元被视为经编程的检验电压(VFY)电平；
控制响应于耦合到位线的存储器单元的所述Vt达到所述VFY电平而向所述位线施加抑制电压；及
控制对所述SSPC电压的调制。
21、如权利要求20所述的装置，其中所述经调制的PVFY电平在以步进电压增加到最高脉冲电压的第一数目的编程脉冲中的每一者之后增加，且其中所述经调制的PVFY从初始PVFY电平增加到最高PVFY电平。
22、如权利要求21所述的装置，其中所述控制电路经配置以控制向耦合到其Vt在所述第一数目的编程脉冲之后仍小于所述经调制的PVFY电平的存储器单元的位线施加编程位线电压，所述编程位线电压小于所述经调制的PVFY电平。
23、如权利要求22所述的装置，其中针对所述第一数目的编程脉冲，所述SSPC电压大于所述编程位线电压且小于所述抑制电压。
24、如权利要求23所述的装置，其中所述编程位线电压为0伏且所述抑制电压为Vcc。
25、如权利要求23所述的装置，其中所述控制电路经配置以：
施加具有所述第一数目的编程脉冲后的所述最高脉冲电压的一数目的编程脉冲，以进一步增加具有低于所述VFY电平的Vt的所述数目的存储器单元的所述Vt；及
通过仅在所述编程脉冲已达到所述最高脉冲电压之后降低所述SSPC电压来调制所述SSPC电压。
26、如权利要求20所述的装置，其中所述控制电路经配置以：
向耦合到具有在所述第一数目的脉冲之后尚未达到所述经调制的PVFY电压的Vt的存储器单元的位线施加0伏；及
通过在所述第一数目的编程脉冲后的第二数目的编程脉冲上将所述SSPC电压从小于所述抑制电压的电压递减到0伏来调制所述SSPC电压。
27、如权利要求26所述的装置，其中所述第二数目的编程脉冲包含具有最高脉冲电压的一数目的编程脉冲。
28、一种快闪存储器装置，其包括：
多级存储器单元的NAND阵列，其布置成行及列以使得所述行由字线耦合且所述列由位线耦合，每一存储器单元均具有阈值电压(Vt)；及
控制电路，其控制对所述NAND阵列的编程，所述控制电路经配置以：
控制编程脉冲的产生以增加一数目的存储器单元的所述Vt直到所述数目的存储器单元中的每一者被编程为特定状态为止；及
选择性地控制响应于耦合到位线的存储器单元的所述Vt达到经调制的预检验电压(PVFY)而向所述位线施加选择性慢编程收敛(SSPC)电压，所述经调制的PVFY小于使所述数目的存储器单元被视为经编程的检验电压(VFY)；
控制响应于耦合到位线的存储器单元的所述Vt达到所述VFY而向所述位线施加抑制电压；及
控制对所述SSPC电压的调制，其包含
在一数目的以递增方式步进的编程脉冲上将所述SSPC电压维持在第一值；及
在处于最高编程脉冲电压的一数目的后续编程脉冲上在逐脉冲基础上降低所述SSPC电压。
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