CN101361135B - 多级单元非易失性存储器装置中的单级单元编程 - Google Patents

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Abstract

一种多级单元存储器阵列具有可作为单级单元来编程的区域。最初，用需要的数据将所述待编程单元编程为所述单元的最低有效位或者最高有效位。然后，第二编程操作编程加强数据，所述加强数据将所述单元的阈值电平调节到所述所需数据的合适电平。

Description

多级单元非易失性存储器装置中的单级单元编程
技术领域
本发明通常涉及存储器装置，且特定而言，本发明涉及非易失性存储器装置。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器装置已发展成为用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性和低功率消耗的单晶体管存储器单元。快闪存储器的一般用途包含个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电话。例如基本输入/输出系统(BIOS)的程序代码和系统数据通常存储在快闪存储器装置中以供在个人计算机系统中使用。
随着电子系统的性能和复杂度的增加，在系统中对额外存储器的需要也增加。然而，为了继续减少系统的成本，部件计数必须保持为最小。此可通过增加集成电路的存储器密度来实现。
可通过使用多级单元(MLC)来增加存储器密度。MLC存储器可在不添加额外单元和/或增加电路小片大小的情况下增加集成电路中存储的数据量。MLC方法在每一存储器单元中存储两个或两个以上的数据位。
MLC需要严密控制阈值电压以每单元使用多个阈值电平。间隔紧密的非易失性存储器单元且(特定而言)MLC的一个问题是导致单元之间的干扰的浮动栅极与浮动栅极的电容性耦合。在编程一个单元时，所述干扰可使邻近单元的阈值电压移位。此称为程序干扰条件，其影响不需要编程的单元。
MLC存储器装置还具有比单级单元(SLC)存储器装置更低的可靠性，此部分地是因为需要间隔更紧密阈值电压的状态数量的增加。用于存储照片的存储器装置中的坏位比存储代码的存储器装置中的坏位可更容易容忍。照片中的坏位可能仅在数百万像素中产生一个坏像素，而代码或其它数据中的坏位可意味着影响整个程序的操作的已破坏指令。
由于激烈的竞争和消费者对电子装置中更长电池寿命的需要，因此制造商必须不断地寻找在维持可靠性的同时减少装置中组件数量的方法。出于上文陈述的原因，且出于下文陈述的所属领域的技术人员在阅读和理解本说明书之后将明了的其它原因，此项技术中需要一种具有高密度与高可靠性的存储器装置。
发明内容
本发明解决了快闪存储器的上文提到的问题和其它问题，且通过阅读和学习以下说明书将理解所述问题。
本发明包括一种用于以单级单元模式编程多级、非易失性存储器装置的方法。所述存储器装置具有组织成多个存储器块的多个存储器单元。每一存储器块具有由位线列和字线行组成的存储器单元阵列。
所述方法包含将所需数据写入到待编程单元的最低有效位或最高有效位中的一者。第二编程操作将加强数据编程到所述单元的剩余位。所述加强数据将所述单元的阈值电平调节到所述所需数据需要的电压。
本发明的其它实施例包含不同范围的方法和设备。
附图说明
图1显示本发明的NAND快闪存储器阵列的一个实施例的简化图。
图2显示多级单元存储器阵列的阈值电压分布的一个实施例的示意图。
图3显示根据本发明编程方法的经简化存储器阵列的一个实施例的示意图。
图4显示用于多级单元存储器装置的单级单元编程的本发明方法的一个实施例的流程图。
图5显示用于在存储器系统中实施本发明单级单元编程方法的方法的一个实施例的流程图。
图6显示本发明的存储器系统的一个实施例的框图。
图7显示本发明的存储器模块的一个实施例的框图。
图8显示用于编程/读取非易失性存储器集成电路的本发明软件模块的一个实施例的框图。
具体实施方式
在本发明的以下详细说明中，参考附图，附图形成本发明的一部分且其中通过说明的方式显示可实践本发明的特定实施例。图式中，若干视图中所有相同编号描述大致类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明范围的情况下，可利用其它实施例且可作出结构、逻辑和电方面的改变。因此，不应在限制意义上考虑以下详细说明，且本发明的范围仅由随附权利要求书及其等效物界定。
图1图解说明本发明的半半导体NAND快闪存储器阵列的一个实施例的简化图。此存储器阵列仅用于图解说明的目的，因此本发明并不限于任何一种非易失性存储器技术或架构。
出于清楚的目的，图1的存储器阵列没有显示存储器阵列中通常需要的所有元件。例如，仅显示两个位线(BL1和BL2)，但实际上需要的位线数目取决于存储器密度和芯片架构。随后将位线称为(BL1-BLN)。位线(BL1-BLN)最终耦合到检测每一单元的状态的读出放大器(未显示)。
所述阵列由布置成串联串104、105的浮动栅极单元101阵列组成。在每一串联链104、105中，从漏极到源极耦合浮动栅极单元101中的每一者。将横跨多个串联串104、105的字线(WL0-WL31)耦合到行中的每个浮动栅极单元的控制栅极以控制其操作。在一个实施例中，一阵列由32个字线组成。然而，本发明并不限于任一字线数量。
在操作中，字线(WL0-WL31)选择串联链104、105中的个别浮动栅极存储器单元来进行写入或读取，并以通过模式操作每一串联串104、105中的剩余浮动栅极存储器单元。浮动栅极存储器单元的每一串联串104、105通过源极选择栅极116、117耦合到源极线106且通过漏极选择栅极112、113耦合到个别位线(BL1-BLN)。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S)118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D)114控制。
在图1的实施例中，WL0在页的底部处且WL31在页的顶部处。然而，所述标记仅用于图解说明的目的，因此WL0也可在页的顶部处开始，其中字线编号朝向页的底部增加。
可按每单元单个位(即，单级单元-SLC)或每单元多个位(即，多级单元一MLC)来编程每一单元。每一单元的阈值电压(Vt)确定存储在所述单元中的数据。例如，在每单元单个位中，0.5V的Vt可能指示经编程的单元(即，逻辑0状态)，而-0.5V的Vt可能指示经擦除的单元(即，逻辑1状态)。
多级单元可具有多个Vt窗，每一Vt窗指示不同的状态。多级单元通过将位样式指派给单元上存储的具体电压范围来利用传统快闪单元的模拟性质。取决于指派给单元的电压范围的量，此技术允许每单元存储两个或两个以上的位。
例如，可针对每一范围给单元指配四个不同的200mV电压范围。通常，在每一范围之间是0.2V到0.4V的静区或容限。如果存储在单元上的电压在第一范围内，那么所述单元正在存储11。如果电压在第二范围内，那么所述单元正在存储01。此继续多达与用于单元的范围一样多。在一个实施例中，11是最负阈值电压范围而10是最正阈值电压范围。替代实施例将逻辑状态指派给不同的阈值电压范围。
本发明实施例并不限于每单元两个位。取决于单元上可区分的不同电压范围的数量，某些实施例可每单元存储多于两个的位。
在典型的现有技术编程操作期间，使用一系列编程脉冲来偏压待编程快闪存储器单元的选定字线，所述一系列编程脉冲以(在一个实施例中)大于16V的电压开始，其中每一随后脉冲电压以递增方式增加直到所述单元被编程或达到最大编程电压。
然后，执行使用0V字线电压的验证操作以确定浮动栅极是否在适当电压(例如，0.5V)处。在程序操作期间，通常以约10V来偏压剩余单元的未选定字线。在一个实施例中，所述未选定字线电压可为等于或大于地电位的任何电压。以大致类似的方式编程存储器单元的每一者。
典型的存储器块可由单级单元的64页组成。MLC存储器块通常由128个页组成。当在典型的现有技术读取/程序操作中存取所述页中的一者时，所述块中的剩余页可经历干扰条件。在两种情况下，每当编程/读取所述页中的任一者时，所述页共享可经历较高编程/读取电压的共用字线和位线。所述电压可因扰乱未被存取的单元的分布而导致问题。本发明的实施例(如随后所论述)使用实质减少或消除扰乱条件的置乱逻辑寻址技术。
图2图解说明根据本发明编程方法的MLC阈值电压分布的一个实施例的示意图。此示意图显示逻辑11状态201是最负状态且逻辑10状态202是最正状态。01状态203和00状态204位于最远的状态201、202之间。
图3图解说明使用本发明的单级编程实施例的简化存储器阵列的写入样式。出于清楚的目的，仅显示每一行中具有两个物理位的四个物理行。MLC存储器阵列中经挑选而作为SLC存储器编程的一部分可是一个或一个以上存储器块。
每一单元301-308中显示的数目表示写入到每一特定单元301-308的逻辑页数目。挑选此特定样式以最小化在编程单元时发生的浮动栅极与浮动栅极的耦合。然而，本发明并不限于任何一种编程样式。
每一物理单元301-308均能够保持两个逻辑位，如先前关于MLC编程所述。因此，本发明的寻址方案将两个经置乱的逻辑地址指派给每一物理地址。换句话说，为了增加噪声容限，所述阵列的SLC区域中没有物理单元301-308具有两个相邻的逻辑地址。
在所图解说明的实施例中，将逻辑页0和1编程到单元301、302中。将逻辑页2和3编程到行1的单元303、304中。然后，将逻辑页4和5编程到行0的单元301、302中。将逻辑页8和9编程到行1的单元303、304中。在整个以SLC方式编程的存储器块的128个页中重复此样式。
为了以MLC方式编程物理单元，待编程数据/代码的每一位由两个逻辑位来表示。在一个实施例中，指派逻辑11来表示1的单级位，且指派逻辑10来表示0的单级位。挑选此数据样式是因为在MLC存储器的本实施例中，11的阈值电压是最负的且10的阈值电压是最正的，由此实质减少浮动栅极与浮动栅极的干扰且增加噪声容限。替代实施例可使用除逻辑11和/或10之外的其它状态。
图4图解说明用于对多级单元存储器装置进行单级单元编程的本发明方法的一个实施例的流程图。出于清楚的目的，将仅描述一个单元(例如，图3的单元301)的编程。以大致类似的方式，实现SLC存储器块中的剩余者的编程。以下论述参考图3和图4二者。
接收待存储的数据401。在一个实施例中(如随后参考图5所述)，所接收的数据包含所述数据是需要本发明的更可靠SLC编程而非针对不需要较高可靠性的数据执行的MLC编程的代码的指示。
在一个实施例中，首先编程待编程单元的LSB403。然而，替代实施例可首先编程MSB且最后编程LSB。
在所图解说明的实施例中，所述方法首先将页0编程到单元301中(即，LSB)。如果单元从经擦除状态(即，逻辑11)开始且数据/代码位是逻辑0，那么单元301现在具有逻辑10的经编程样式。
当将页4编程到单元301中时，必须做的是加强0的所需数据/代码位。加强数据是将每一经SLC编程的单元的阈值电压改变为需要的单级数据所需的合适阈值电压的数据。因此，必须确定加强数据405且然后写入到单元407。在本实例中，指派逻辑10来表示逻辑0的SLC数据位，因此，所述单元已经处于适当阈值电压。因此，当读取所述单元时，将检测到被指派逻辑10状态的阈值电压并读取逻辑0。
上文所述实例(出于清楚的目的)未论述页1-3的编程。通过参考图2-4，可看出其它页是以大致相同的方式编程的。
作为另一实例，如果需要将逻辑0的数据/代码位编程到单元301中而单元301已经使用逻辑01从前一页写入操作被编程，那么所述单元的页0需要将逻辑0编程到单元301的LSB中。此是通过将单元301的阈值电压从逻辑01状态提高到逻辑10状态的电平实现的，如在图2中所见。此假设MLC的逻辑10状态等效于SLC的逻辑0状态。
图5图解说明用于在多级单元存储器系统中实施本发明的单级单元编程方法的方法的一个实施例的流程图。所述方法确定501待写入数据是需要较高可靠性存储的代码还是可容忍MLC编程的较低可靠性的其它数据。
此确定可以各种方式实现。在一个实施例中，物理地址指示用户是正写入到存储器的SLC区域还是MLC区域。例如，尽管阵列地址空间的剩余者是MLC数据，但可为SLC数据保留在存储器阵列地址空间的第一32MB中的地址。在此实施例中，当读取数据时，假设所读取的多个位映射到单级数据位。
在另一实施例中，指示符位包含有用以动态地指示使用SLC驱动器还是正常MLC编程方法的数据。替代实施例可使用其它形式来识别编程类型。
已参考图3和4描述了SLC驱动器505。此例程可由例如状态机、处理器或其它控制器的存储器集成电路控制电路来执行。先前已参考图1描述了正常MLC编程503。
图6图解说明可并入有本发明的快闪存储器阵列和编程方法实施例的存储器装置600的功能框图。存储器装置600耦合到处理器610，所述处理器610负责执行本发明的软件驱动器以将SLC数据写入到MLC装置中。处理器610可以是微处理器或某一其它类型的控制电路。存储器装置600和处理器610形成存储器系统620的一部分。存储器装置600已被简化以集中到有助于理解本发明的存储器特征上。
处理器610耦合到系统存储器680。此存储器块680包含系统所需的所有存储器，例如RAM、ROM、磁性存储驱动机、或其它形式的存储器。存储器系统可具有所述类型的系统存储器的任一者或其全部。在一个实施例中，将能够在MLC存储器中实现SLC存储的本发明的低级软件驱动器存储在此系统存储器680中。所述驱动器可以是系统620操作系统的一部分，所述系统620操作系统存储在硬驱动机或ROM上且最终被读取到RAN中以供执行。图8中所图解说明且随后论述的软件模块显示本发明的软件驱动器的一种可能配置。
所述存储器装置包含以上参考图6所述的快闪存储器单元阵列630。存储器阵列630布置成若干组的行和列。每一行存储器单元的控制栅极与字线耦合，而存储器单元的漏极和源极连接耦合到位线。如此项技术中所众所周知，单元与位线的连接确定阵列是NAND架构、AND架构还是NOR架构。
提供地址缓冲器电路640以锁存在地址输入连接AO-Ax 642上提供的地址信号。行解码器644和列解码器646接收并解码地址信号以存取存储器阵列630。得益于本说明，所属领域的技术人员将了解地址输入连接的数目取决于存储器阵列630的密度和架构。即，地址的数目随着增加的存储器单元计数和增加的组与块计数二者而增加。
存储器装置600通过使用读出/缓冲器电路650读出存储器阵列列中的电压或电流变化来读取存储器阵列630中的数据。在一个实施例中，所述读出/缓冲器电路经耦合以从存储器阵列630读取和锁存一行数据。包含数据输入和输出缓冲器电路660以经由多个数据连接662与控制器610进行双向数据通信。提供写入电路655以将数据写入到存储器阵列。
控制电路670解码在控制连接672上提供的来自处理器610的信号。所述信号用来控制存储器阵列630上的操作，包含数据读取、数据写入(编程)和擦除操作。控制电路670可以是状态机、定序器或某一其它类型的控制器。
图6中所图解说明的快闪存储器装置已经简化以有助于对存储器的特征的基本理解。所属领域的技术人员已知快闪存储器的内部电路和功能的更详细的理解。
图7是实例性存储器模块700的图解。尽管将存储器模块700图解说明为存储器卡，但参考存储器模块700所论述的概念适用于其它类型的可拆卸或便携式存储器(例如，USB快闪驱动机)且计划在如本文中所用的“存储器模块”的范围内。另外，尽管图7中描绘一个实例性形状因数，但所述概念也适用于其它形状因数。
在某些实施例中，存储器模块700将包含外壳705(如所描绘)以封闭一个或一个以上存储器装置710，尽管所述外壳对所有装置或装置应用并非至关重要。至少一个存储器装置710是非易失性存储器[其包含或适合于执行本发明的元件]。如果存在的话，外壳705包含用于与主机装置通信的一个或一个以上触点715。主机装置的实例包含数码相机、数码录音和回放装置、PDA、个人计算机、存储器卡读取器、接口集线器和类似物。对于某些实施例来说，触点715呈标准化接口的形式。例如，关于USB快闪驱动机，触点715可能呈USB类型A插入式连接器的形式。对于某些实施例来说，触点715可呈半专有接口形式，例如，所述半专有接口可见于由桑迪士克公司(SANDISK)特许的COMPACTFLASH存储器卡、由索尼(SONY)公司特许的MEMORYSTICK存储器卡、由东芝(TOSHIBA)公司特许的SD SECURE DIGITAL存储器卡和类似物上。然而，通常，触点715提供用于在存储器模块700与具有针对触点715兼容的接收器的主机之间传递控制、地址和/或数据信号的接口。
存储器模块700可视需要包含额外电路720，其可以是一个或一个以上集成电路和/或离散组件。对于某些实施例来说，额外电路720可包含用于控制跨越多个存储器装置710的存取和/或用于在外部主机与存储器装置710之间提供转换层的存储器控制器。例如，在触点715数目与一个或一个以上存储器装置710的I/O连接数目之间可能不存在一一对应关系。因此，存储器控制器可有选择地耦合存储器装置710的I/O连接(图7中未显示)以在合适的时间在合适的I/O连接处接收合适的信号或在合适的时间在合适的触点715处提供合适的信号。类似地，主机与存储器模块700之间的通信协议可不同于存取存储器装置710所需的协议。然后，存储器控制器可将从主机接收的命令序列转换成合适的命令序列以实现对存储器装置710的所需存取。除命令序列之外，所述转换可进一步包含信号电压电平的变化。
额外电路720可进一步包含与存储器装置710的控制无关的功能性，例如，专用集成电路(ASIC)可能执行的逻辑功能。同样，额外电路720可包含用来限制对存储器模块700的读取或写入存取的电路，例如，密码保护、生物测量或类似物。额外电路720可包含用来指示存储器模块700状态的电路。例如，额外电路720可包含以下功能性：确定是否正在向存储器模块700供应电力和当前是否正存取存储器模块700，及显示存储器模块700状态的指示，例如在供电时为连续光且正被存取时为闪烁光。额外电路720可进一步包含例如去耦电容器以帮助调整存储器模块700内的功率需要的无源装置。
图8图解说明用于编程存储器装置的本发明软件模块的框图。所述模块由快闪转换层(FTL)801和至少一个低级软件驱动器802组成。尽管图8中仅显示一个低级驱动器802，但此项技术中众所周知存储器系统可具有多个所述驱动器。
高级驱动器801结合操作系统或应用程序来工作以管理快闪存储器集成电路。FTL 801管理快闪装置中的数据以便在事实上数据将被存储在所述快闪装置的不同位置中时而显现所述数据是被写入到特定位置。FTL 801将数据移动到快闪存储器阵列中的不同物理位置以实现更均匀磨损的特性。此允许快闪装置显现为处理器的磁盘驱动机或其它块存储装置。
低级驱动器802负责从FTL 801获取经重映射的地址和数据并对数据执行实际编程/读取。在一个实施例中，在MLC快闪存储器装置中进行SLC编程的实施例由低级存储器驱动器执行。
总结
总之，本发明实施例创建MLC非易失性存储器装置，其中在与多个MLC数据相同的存储器阵列中具有至少一个SLC存储器单元。对MLC装置中的SLC数据的编程/读取是控制电路/处理器响应于数据可靠性或地址来执行低级软件驱动器而动态地确定的。此赋予MLC非易失性存储器装置的最终用户将敏感代码数据存储在较高可靠性的SLC区域中及将其它较不敏感的数据存储在阵列的较密集MLC区域中的选项。
尽管本文已图解说明和描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可代替所示的特定实施例。所属领域的技术人员将明了本发明的许多修改。因此，本发明意欲涵盖本发明的任何修改或变化形式。明确的计划是本发明仅由上述权利要求书及其等效物限定。

Claims (19)

1.一种用于在多级单元存储器装置中进行单级编程的方法，所述方法包括：
将所需数据写入到单元的最低有效页或者最高有效页中的一者；
将加强数据写入到所述单元中的剩余页以便将所述单元的阈值电压调节到所述所需数据需要的电压电平，其中，所述单元的所述剩余页是先前已写入页的不相邻页且由所述所需数据的加强数据构成。
2.如权利要求1所述的方法，且其进一步包含确定待写入数据的类型。
3.如权利要求2所述的方法，其中所述待写入数据的类型包含需要高可靠性的数据和需要高存储器密度的数据。
4.如权利要求1所述的方法，其中写入所述加强数据将所述单元的所述阈值电压改变为所述所需数据需要的电压电平。
5.如权利要求4所述的方法，其中所述所需数据具有在多级单元阈值电压范围中的阈值电压以使逻辑1状态在所述范围的负端点处且逻辑0状态在所述范围的正端点处。
6.如权利要求1所述的方法，其中所述存储器装置是NAND快闪存储器装置。
7.如权利要求1所述的方法，且其进一步包含通过将所读取的多级单元数据映射为单级单元数据来读取所述所需数据。
8.如权利要求7所述的方法，其中‘11’状态映射为逻辑1状态且‘10’状态映射为逻辑0状态。
9.如权利要求1所述的方法，其中所述最高有效页是来自所述最低有效页的至少四个页。
10.如权利要求9所述的方法，其中所述最高有效页是来自单级阵列区域的行0中的所述最低有效页的四个页和来自所述区域的剩余行中的所述最低有效页的六个页。
11.一种存储器装置，其包括：
形成为单元阵列的多个多级单元；和
在所述单元阵列内的至少一个单级单元，所述至少一个单级单元响应于存储器驱动器而作为单级单元进行编程和读取，所述存储器驱动器经配置以将所需数据写入到所述至少一个单级单元的最低有效页或者最高有效页中的一者且将加强数据写入到所述至少一个单级单元的剩余页以便将所述至少一个单级单元的阈值电压调节到所述所需数据需要的电压电平，其中，所述剩余页是每个单元先前已写入页的不相邻页且由所述所需数据的加强数据构成。
12.如权利要求11所述的装置，其中所述至少一个单级单元是由所述驱动器动态地选择用来存储比存储在所述多级单元中的数据需要更高可靠性的数据的多个单元。
13.如权利要求11所述的装置，其中经编程的单级单元由映射为逻辑1状态或者逻辑0状态的阈值电压电平组成。
14.一种存储器系统，其包括：
处理器，其产生存储器信号并执行存储器驱动器；和
存储器装置，其耦合到所述处理器且响应于所述存储器信号而操作，所述存储器装置包括：
多个多级单元，其形成为单元阵列；和
控制电路，其响应于所述存储器驱动器而以单级格式编程至少一个多级单元，其中所述存储器驱动器经配置以将所需数据写入到所述至少一个多级单元的最低有效页或者最高有效页中的一者且将加强数据写入到所述至少一个多级单元的剩余页以便将所述至少一个多级单元的阈值电压调节到所述所需数据需要的电压电平，其中，所述剩余页是每个单元先前已写入页的不相邻页且由所述所需数据的加强数据构成。
15.如权利要求14所述的系统，其中所述加强数据将正编程单元的阈值电压电平增加到与所述所需数据一致的电平。
16.如权利要求15所述的系统，其中所述所需数据包括逻辑0状态的正阈值电压。
17.如权利要求14所述的系统，其中逻辑1状态是所述阈值电压范围中距所述逻辑0状态的最远状态。
18.如权利要求14所述的系统，且其进一步包括：
高级驱动器，其由所述控制电路执行且选择所述存储器装置中写入数据的存储器位置；和
低级驱动器，其耦合到所述高级驱动器，所述低级驱动器由所述控制电路执行以将单级单元数据写入到所述高级驱动器响应于正写入数据的类型而确定的多级单元存储器位置中，其中所述低级驱动器经配置以将所述单级单元数据写入到所述多级单元存储器位置中的每一者的最低有效位或者最高有效位中的一者且将加强数据写入到所述多级单元存储器位置中的每一者的剩余位以便将每一位置的阈值电压调节到所述所需数据需要的电压电平。
19.如权利要求18所述的系统，其中待写入数据的类型包括高可靠性数据或者较不敏感数据。
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