CN109920463A - 非易失性存储器及其写入方法 - Google Patents

Abstract

本发明公开了一种非易失性存储器及其写入方法。非易失性存储器的写入方法包括：设定第一递增量，在第一时间区间中依据第一递增量依序提供电压递增的多个第一脉冲对多个非易失性存储单元进行写入操作；以及，设定第二递增量，在第一时间区间后的第二时间区间中依据第二递增量依序提供电压递增的多个第二脉冲对非易失性存储单元进行写入操作，其中，第一递增量小于第二递增量。

Description

非易失性存储器及其写入方法

技术领域

本发明属于信息存储技术领域，涉及一种非易失性存储器及其写入方法，且特别是有关于一种可降低位线干扰的非易失性存储器的写入方法。

背景技术

请参照图1，图1绘示现有的技术中，闪存的写入操作的阈值电压变化图。在现有的技术领域中，当对闪存的存储单元进行写入(program)操作时，会依据一个固定的递增值ISPP来产生逐次增加的脉冲，以通过增量步进脉冲编程(Incremental Step PulseProgramming)方法来对存储单元进行写入操作。而随着脉冲逐次的被施加，存储单元的阈值电压可依序往参考电压值PV的方向移动，而前期完成写入操作的存储单元如阈值电压分布曲线110所示。其中，阈值电压分布曲线110的宽度若不考虑其他非理想效应(例如读取噪声(read noise)、写入噪声(program noise)等)时，可与递增值ISPP的数值相等。此处为了简化说明，将忽略一些非理想效应以方便解说。

接着，持续针对存储单元进行增量步进脉冲编程操作，前期完成写入操作的存储单元的阈值电压分布曲线110会因为位线干扰现象BI(bit line Interference)产生进一步的移动(远离参考电压值PV)，并成为阈值电压分布曲线110’，而后期完成写入操作的存储单元如阈值电压分布曲线120所示。

当所有的存储单元皆完成写入操作时，结合阈值电压分布曲线110’以及120，存储单元的阈值电压分布可为阈值电压分布曲线130。在此，可以清楚发现，阈值电压分布曲线130的宽度BW1因为受到位线干扰现象BI而被增大，使存储单元的读取空间和/或导通电流负载(current overdrive)降低，增加快闪存储单元的读取错误发生率(read failurerate)。

发明内容

本发明提供一种非易失性存储器及其写入方法，可降低写入操作中，位线干扰(bit line interference)造成的影响。

本发明的非易失性存储器的写入方法包括：设定第一递增量，在第一时间区间中依据第一递增量依序提供电压递增的多个第一脉冲对多个非易失性存储单元进行写入操作；以及，设定第二递增量，在第一时间区间后的第二时间区间中依据第二递增量依序提供电压递增的多个第二脉冲对非易失性存储单元进行写入操作，其中，第一递增量小于第二递增量。

本发明的非易失性存储器包括存储单元阵列以及控制器。存储单元阵列包括多个非易失性存储单元。控制器耦接非易失性存储单元，用以：设定第一递增量，在第一时间区间中依据第一递增量依序提供电压递增的多个第一脉冲对多个非易失性存储单元进行写入操作；以及，设定第二递增量，在第一时间区间后的第二时间区间中依据第二递增量依序提供电压递增的多个第二脉冲对非易失性存储单元进行写入操作，其中，第一递增量小于第二递增量。

基于上述，本发明通过在不同的时间区间，提供具有不同递增量的脉冲对快闪存储单元进行写入操作。通过先慢(利用相对低递增量的脉冲进行写入)后快(利用相对高递增量的脉冲进行写入)的操作，有效降低位线干扰对存储单元写入操作所造成的影响，降低写入存储单元的阈值电压的分布宽度，降低写入存储单元的读取错误率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1绘示现有的技术中，闪存的写入操作的阈值电压变化图。

图2绘示本发明一实施例的非易失性存储器的写入方法的流程图。

图3绘示本发明实施例的写入操作的电压波形图。

图4绘示本发明实施例的非易失性存储器的写入操作时，非易失性存储单元的阈值电压分布曲线示意图。

图5绘示本发明另一实施例的非易失性存储单元的写入操作的示意图。

图6绘示本发明实施例的非易失性存储器的示意图。

【符号说明】

110、110’、130、410、410’、420、430：阈值电压分布曲线；

ISPP：递增值；

BI：位线干扰现象；

S210-S220：写入步骤；

ISPP1：第一递增值；

ISPP2：第二递增值；

WVP1～WVPM：脉冲；

T1：第一时间区间；

T2：第二时间区间；

VAP1、VAP2：辅助写入脉冲；

SMC：选中存储单元；

AMC1、AMC2：邻近存储单元；

FG1：浮动栅极；

600：非易失性存储器；

610：控制器；

620：存储单元阵列；

630：电源产生电路；

640：感测放大器及数据输入电路；

650：位线译码器；

660：字线译码及驱动器；

BL1-BLM：位线信号；

WL1-WLN：字线信号；

BW1、BW2：宽度。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

请参照图2，图2绘示本发明一实施例的非易失性存储器的写入方法的流程图。在步骤S210中，设定第一递增量，并在第一时间区间中依据第一递增量依序提供电压递增的多个第一脉冲来对非易失性存储器的多个存储单元进行写入操作。接着，在步骤S220中，设定第二递增量，并在第一时间区间后的第二时间区间中，依据第二递增量依序提供电压递增的多个第二脉冲来对非易失性存储器的存储单元进行写入操作。其中，第一递增量小于第二递增量。

在此请同时参照图2以及图3，其中图3绘示本发明实施例的写入操作的电压波形图。其中，施加于非易失性存储器的非易失性存储单元的写入电压，是以脉冲的形式来产生。在第一时间区间T1中，写入电压的脉冲是以每次增加一个第一递增值ISPP1的方式来产生。举例来说明，在第一时间区间T1中，脉冲WVP2的电压值，等于前一次产生的脉冲WVP1的电压值加上一个第一递增值ISPP1。而在第二时间区间T2中，写入电压的脉冲是以每次增加一个第二递增值ISPP2的方式来产生，且第二递增值ISPP2大于第一递增值ISPP1。举例来说明，在第二时间区间T2中，脉冲WVPN+2的电压值，等于前一次产生的脉冲WVPN+1的电压值加上一个第二递增值ISPP2。

在此，请参照图4，图4绘示本发明实施例的非易失性存储器的写入操作时，非易失性存储单元的阈值电压分布曲线示意图。在第一时间区间T1中，非易失性存储单元接收电压递增的脉冲WVP1～WVPN，并使部分非易失性存储单元的阈值电压的电压值大于参考电压值PV并完成写入操作。其中，完成写入操作的非易失性存储单元的阈值电压分布如阈值电压分布曲线410所示。其中，阈值电压分布曲线410的宽度实质上等于第一递增值ISPP1。

接着，在第二时间区间T2中，非易失性存储单元另接收电压递增的脉冲WVPN+1～WVPM。在此同时，阈值电压分布曲线410会因位线干扰而朝远离参考电压值PV的方向移动并成为阈值电压分布曲线410’。而另一部分的非易失性存储单元则依据脉冲WVPN+1～WVPM的写入操作以改变其阈值电压，并获得阈值电压分布曲线420。值得注意的，阈值电压分布曲线420的宽度在理想的状况下会趋近于第二递增值ISPP2，且在第二递增值ISPP2大于第一递增值ISPP1的前提下，阈值电压分布曲线420可完全或部分包覆阈值电压分布曲线410’。也就是说，通过结合阈值电压分布曲线420以及410’，可获得完成写入的全部的非易失性存储单元的阈值电压的阈值电压分布曲线430。而阈值电压分布曲线430的宽度理想上会趋近于第二递增值ISPP2，即宽度BW2。其中，宽度BW2可小于如图1所示的宽度BW1。

由上述说明不难得知，本发明实施例可通过设定第一递增值ISPP1小于现有技术中的递增值ISPP，并通过设定第二递增值ISPP2等于现有技术中的递增值ISPP。如此一来，通过本发明实施例所执行的写入方法，可获得具有相对小宽度的非易失性存储单元的阈值电压的阈值电压分布曲线430，降低非易失性存储单元的读取错误率。

请再参照图3，在此请特别注意，在本发明实施例中，第一时间区间T1与第二时间区间T2可以连接发生，或电可以不连续发生。其中，在第一时间区间T1与第二时间区间T2不连续发生的实施方式中，在第一时间区间T1与第二时间区间T2间的第三时间区间中，可设定小于第二递增值ISPP2且大于第一递增值ISPP1的第三递增值，并在第三时间区间中依据第三递增量依序提供电压递增的多个第三脉冲，来对非易失性存储单元进行写入操作。

此外，关于第一时间区间T1的时间长短的设定可由不同的方式来决定。列举其中一实施例，在第一时间区间中，在每次的脉冲WVP1-WVPN被施加以进行写入操作后，本发明实施例可针对非易失性存储单元进行验证操作，并获得验证结果。其中，验证操作可通过对非易失性存储单元的阈值电压进行读取，并通过读取的结果来判断出非易失性存储单元是否已完成写入操作。在细节方面，可判断各个非易失性存储单元的阈值电压是否大于参考电压值PV，并计算出非易失性存储单元的阈值电压大于参考电压值PV的通过数量。再通过使通过数量与一预设的设定值进行比较，来决定是否可终止第一时间区间T1。其中，当通过数量大于预设的设定值时，可终止第一时间区间T1。

关于设定值的部分，可依据非易失性存储单元的总数乘上一个预设的比例值来获得。例如，预设的比例值可设定为30％，也就是说，第一时间区间T1可在当一半的非易失性存储单元完成写入操作时结束。

另外，第一时间区间T1的时间长短的设定也可通过预先设定的写入脉冲数来决定。举例来说明，可以从第4个写入脉冲切换第一时间区间T1与第二时间区间T2。而此写入脉冲数也可通过其他机制进行动态反馈，以补偿写入速度随着写入擦除循环所产生的变化。

附带一提的，在第二时间区间T2中，在每次的脉冲WVPN+1～WVPM被施加至非易失性存储单元以执行写入操作后，也可针对非易失性存储单元执行验证操作，并藉以确定非易失性存储单元的写入操作是否已全部完成。在当全部的非易失性存储单元的写入操作皆已完成后，可结束第二时间区间T2。

依据上述的说明可以得知，通过先慢后快的增量步进脉冲编程的写入方法，可以有效降低位线干扰对非易失性存储单元的阈值电压偏移所造成的影响。并可有效控制写入后的非易失性存储单元的阈值电压的分布曲线的宽度，降低非易失性存储单元的读取错误率。

附带一提的是，本发明实施例的非易失性存储器可以为二维与非式(NAND)闪存或三维与非式闪存。且本发明实施例的非易失性存储器可为单阶存储(single level cell，SLC)闪存、多阶存储(multi-level cell，MLC)闪存、三阶存储闪存(triple level cell，TLC)或四阶存储闪存(quadruple level cell，QLC)。

请参照图5，图5绘示本发明另一实施例的非易失性存储单元的写入操作的示意图。在本实施例中，当对选中存储单元SMC进行写入操作时，除可直接提供写入电压Vpgm至选中存储单元SMC上外，还可如图5绘示的，另提供辅助写入脉冲VAP1、VAP2至邻近选中存储单元SMC的一个或多个邻近存储单元AMC1、AMC2，以调整实际上施加于选中存储单元SMC的浮动栅极FG1上的电压值。其中，在本实施例中，可仅提供辅助写入脉冲VAP1、VAP2的其中之一至对应邻近存储单元AMC1或AMC2，也可同时分别提供辅助写入脉冲VAP1、VAP2至邻近存储单元AMC1及AMC2来调整实际上施加于选中存储单元SMC的浮动栅极FG1上的电压值。其中，施加于邻近存储单元AMC1(AMC2)的辅助写入脉冲VAP1(VAP2)可通过邻近存储单元AMC1(AMC2)与选中存储单元SMC的浮动栅极FG1间的耦合关系来调整写入操作时，浮动栅极FG1上的电压值，并提升写入电压的多样性。其中，浮动栅极FG1上的电压值VW可依据式(1)来计算：

VW＝(Vpgm)×GCR+(VAP1+VAP2)×CR+Q/C (1)

其中，GCR等于选中存储单元SMC的浮动栅极FG1的电容耦合率，CR等于选中存储单元SMC与邻近存储单元AMC1、AMC2间的耦合率，Q为浮动栅极FG1所存储的电荷量，C为浮动栅极FG1的电容。

以下请参照图6，图6绘示本发明实施例的非易失性存储器的示意图。非易失性存储器600包括控制器610、存储单元阵列620、电源产生电路630、感测放大器及数据输入电路640、位线译码器650以及字线译码及驱动器660。存储单元阵列620包括多个非易失性存储单元。位线译码器650耦接控制器610及存储单元阵列620，并提供多个位线信号BL1-BLM。字线译码及驱动器660耦接控制器610及存储单元阵列620，并提供多个字线信号WL1-WLN。感测放大器及数据输入电路640耦接位线译码器650以及控制器610，用以接收写入数据WD或传输读出数据RD。电源产生电路630耦接控制器610，提供用来产生第一脉冲与第二脉冲的电压源。

控制器610耦接存储单元阵列620，并在写入操作时，执行如图2所示的步骤。关于相关的实施细节，在前述的实施例及实施方式中都有详尽的说明，在此不再赘述。

综上所述，本发明通过先慢后快的增量步进脉冲编程的写入方式，有效降低写入操作时，因位线干扰而导致的非易失性存储单元阈值电压分布过广的现象。有效降低写入后非易失性存储单元的读取错误率，进一步提升非易失性存储器的表现度。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有公知常识的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当以申请专利范围所界定的权利要求为准。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种非易失性存储器的写入方法，包括：

设定一第一递增量，在一第一时间区间中依据该第一递增量依序提供电压递增的多个第一脉冲对多个非易失性存储单元进行写入操作；以及

设定一第二递增量，在该第一时间区间后的一第二时间区间中依据该第二递增量依序提供电压递增的多个第二脉冲对该些非易失性存储单元进行写入操作，

其中，该第一递增量小于该第二递增量。

2.根据权利要求1所述的非易失性存储器的写入方法，还包括：

在该第一时间区间中，验证该些非易失性存储单元的阈值电压值以获得一验证结果；以及

依据该验证结果决定该第一时间区间的一结束时间点。

3.根据权利要求2所述的非易失性存储器的写入方法，其中在该第一时间区间中，验证该些非易失性存储单元的阈值电压值以获得该验证结果的步骤包括：

验证该些非易失性存储单元的阈值电压值大于默认的一参考电压值的一通过数量；以及

依据该通过数量是否大于一设定值来产生该验证结果。

4.根据权利要求3所述的非易失性存储器的写入方法，其中该设定值等于该些非易失性存储单元的总数与一预设比例的乘积。

5.根据权利要求1所述的非易失性存储器的写入方法，还包括：

设定一第三递增量，在该第一时间区间与该第二时间区间中的一第三时间区间中，依据该第三递增量依序提供电压递增的多个第三脉冲对该些非易失性存储单元进行写入操作，

其中，该第三递增量大于该第一递增量，且该第三递增量小于该第二递增量。

6.根据权利要求1所述的非易失性存储器的写入方法，还包括：

产生一辅助写入脉冲；以及

在一选中存储单元依据各该第一脉冲或各该第二脉冲以执行写入操作时，提供该辅助写入脉冲至邻近该选中存储单元的至少一邻近存储单元，以对该选中存储单元进行辅助写入操作。

7.根据权利要求1所述的非易失性存储器的写入方法，其中该非易失性存储器为二维与非式闪存或三维与非式闪存。

8.根据权利要求1所述的非易失性存储器的写入方法，其中该非易失性存储器为单阶存储闪存、多阶存储闪存、三阶存储闪存或四阶存储闪存。

9.一种非易失性存储器，包括：

一存储单元阵列，包括多个非易失性存储单元；以及

一控制器，耦接该些非易失性存储单元，用以：

设定一第一递增量，在一第一时间区间中依据该第一递增量依序提供电压递增的多个第一脉冲对该些非易失性存储单元进行写入操作；以及

设定一第二递增量，在该第一时间区间后的一第二时间区间中依据该第二递增量依序提供电压递增的多个第二脉冲对该些非易失性存储单元进行写入操作，

其中，该第一递增量小于该第二递增量。

10.根据权利要求9所述的非易失性存储器，还包括：

一位线译码器，耦接该控制器及该存储单元阵列，提供多个位线信号；

一字线译码及驱动器，耦接该控制器及该存储单元阵列，提供多个字线信号；

一感测放大器及数据输入电路，耦接该位线译码器以及该控制器，用以接收一写入数据或传输一读出数据；以及

一电源产生电路，耦接该控制器，提供用来产生该些第一脉冲与该些第二脉冲的电压源。