CN109308929B - 包括nand串的存储器设备及操作存储器设备的方法 - Google Patents

Abstract

为了操作包括多个NAND串的存储器设备，当选择的字线的电压增加时，使多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高。当选择的字线的电压降低时，使未选择的NAND串的沟道电压放电。当选择的字线的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压的升高与选择的字线的电压的增加一起发生来降低负载，当选择的字线的电压降低时，可以通过在选择的字线的电压降低时使未选择的NAND串的升高的沟道电压放电来降低负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。

Description

包括NAND串的存储器设备及操作存储器设备的方法

相关申请的交叉引用

本申请要求享有于2017年7月28日向韩国知识产权局(KIPO)递交的韩国专利申请No.10-2017-0095914的优先权，其全部公开内容通过引用合并于此。

技术领域

示例实施例总体上涉及半导体集成电路，更具体地涉及包括NAND串的存储器设备和操作存储器设备的方法。

背景技术

用于存储数据的半导体存储器设备可以分为易失性存储器设备和非易失性存储器设备。易失性存储器设备(例如动态随机存取存储器(DRAM)设备)通常被配置为通过对存储器单元中的电容器充电或放电来存储数据，并在断电时丢失所存储的数据。非易失性存储器设备(例如闪存设备)即使在断电的情况下也可以维持所存储的数据。易失性存储器设备被广泛用作各种装置的主存储器，而非易失性存储器设备广泛用于在诸如计算机、移动设备等的各种电子设备中存储程序代码和/或数据。

近来，为提高存储器单元的集成度，已经研发了具有三维结构的非易失性存储器设备(诸如垂直NAND存储器设备)。但是，由于高集成度与高存储能力，这种存储器设备的信号线的负载不期望地较高，导致存储器设备的操作速度降低。

发明内容

一些示例实施例可以提供操作存储器设备的方法，以用于提高存储器设备的操作速度。

一些示例实施例可以提供具有提高的操作速度的存储器设备。

根据示例实施例，为了操作包括多个NAND串的存储器设备，增加选择的字线的电压，且当选择的字线的电压增加时将多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高。降低选择的字线的电压，并且当选择的字线的电压降低时可以使未选择的NAND串的沟道电压放电。

根据示例实施例，执行包括多个NAND串的存储器设备的读取操作的方法，包括，使选择的字线的电压增加到第一读取电压以执行第一感测操作，在选择的字线的电压增加到第一读取电压时使多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高，使选择的字线的电压从第一读取电压降低到第二读取电压以执行第二感测操作，第二读取电压低于第一读取电压，以及在选择的字线的电压从第一读取电压降低到第二取读电压时，使未选择的NAND串的沟道电压放电。

根据示例实施例，存储器设备包括具有多个NAND串的存储器单元阵列和控制电路，所述控制电路被配置为在选择的字线的电压增加时将多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高，且被配置为在选择的字线的电压降低时使未选择的NAND串的沟道电压放电。

根据示例实施例的存储器设备与操作存储器设备的方法可以通过在相同的方向(例如均向上或均向下)上改变选择的字线的电压与未选择的NAND串的沟道电压来降低选择的字线的负载。

当选择的字线的电压增加时，可以通过同时使未选择的NAND串浮置以使未选择的NAND串的沟道电压升高来降低负载。相反，当选择的字线的电压降低时，可以通过同时使未选择的NAND串的升高的沟道电压放电来降低负载。通过这样降低选择的字线的负载，可以缩短电压建立(setup)时间并可以提高存储器设备的操作速度。

附图说明

根据结合附图的以下详细描述，将更清楚地理解本公开的示例实施例。

图1是示出根据示例实施例的操作存储器设备的方法的流程图。

图2是示出根据示例实施例的操作存储器设备的方法的概念的图。

图3是示出根据示例实施例的存储器系统的框图。

图4是示出包括在图3的存储器系统中的非易失性存储器设备的示例实施例的框图。

图5是示出包括在图4的非易失性存储器设备中的存储器单元阵列的框图。

图6是示出图5的存储块之一的透视图。

图7是示出参考图6描述的存储块的等效电路的电路图。

图8是示出根据示例实施例的存储器设备中的读取操作方法的流程图。

图9是示出三维闪存设备的读取偏置条件的电路图。

图10、11、12和13是示出根据示例实施例的存储器设备中的读取操作方法的时序图。

图14、15和16是根据示例实施例的用于描述读取操作方法的示例读取序列(sequence)的示意图。

图17是示出根据示例实施例的非易失性存储器设备的框图。

图18是示出包括在图17的非易失性存储器设备中的存储器单元阵列的示例实施例的电路图。

图19是示出根据示例实施例的驱动虚拟字线的方法及对应设备的示意图。

图20作为对比示例示出了其中未实现虚拟字线的设备。

图21是示出根据示例实施例的存储器设备中的编程操作方法的流程图。

图22是示出三维闪存设备的编程偏置条件的电路图。

图23是示出根据示例实施例的执行存储器设备的编程操作的方法的时序图。

图24是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。

具体实施方式

下面将参照附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。在附图中，相同的附图标记始终表示相同的元件。重复的描述可以被省略。

图1是示出根据示例实施例的操作存储器设备的方法的流程图，图2是示出根据示例实施例的操作存储器设备的方法的概念的图。

示例实施例针对包括多个NAND串的存储器设备，将在下面参考图4至图7进行描述。

例如，在三维NAND闪存设备或垂直NAND闪存设备中，多个NAND串通常连接到多条字线。在连接到相同字线的NAND串中，某些NAND串可以被选择而其他NAND串可以不被选择。

当需要在读取操作与编程操作中对特定存储器单元进行访问时，可以基于地址选择对应于该特定存储器单元的字线和NAND串。如将在下面描述的，可以通过控制多条字线的电压来从多条字线中选择字线，通过控制诸如串选择线与地选择线等选择线的电压来从多个NAND串中选择NAND串。

参考图1和图2，在增加选择的字线WL的电压时的时间点t1，多个NAND串中未选择的NAND串被浮置以使得未选择的NAND串的沟道电压CHu升高(S200)。当选择的字线WL的电压增加时，可以通过使未选择的NAND串浮置以使未选择的NAND串的沟道电压CHu一起升高来降低负载。因此，可以降低选择的字线的电压上升时间Tr。

相反，在减小选择的字线WL的电压时的时间点t2，使未选择的NAND串的沟道电压CHu放电(S400)。例如，可以通过在时间点t2将未选择的NAND串电连接到相应的位线与相应的源极线来降低未选择的NAND串的沟道电压CHu。可以通过使未选择的NAND串的升高的沟道电压CHu在选择的字线WL的电压减小的同时放电来降低选择的字线WL的负载。因此，可以降低选择的字线的电压下降时间Tf。

一般地，字线WL(其中的一条可以是被选择的字线WL而其他的可以构成未选择的WLu)可以可操作地连接到多个NAND串(其中一些可以是被选择的，一些可以是未选择的)。因此，很多未选择的NAND串可以连接在选择的字线WL上，且未选择的NAND串的沟道电容耦合到选择的字线WL进而造成选择的字线WL上的重载。此外，未选择的NAND串可以类似地造成未选择的字线WLu的重载。根据示例实施例的存储器设备和操作存储器设备的方法可以通过使选择的字线WL的电压的变化与未选择的NAND串的沟道电压CHu的变化发生在相同的方向上来降低选择的字线WL的负载。可以针对未选择的NAND串和未选择的字线WLu执行电压变化的类似协调。通过这样降低选择的字线WL的负载，可以缩短电压建立时间，(例如针对图2中所述的电压上升时间Tr与电压下降时间Tf)并可以提高存储器设备的操作速度。

图3是示出根据示例实施例的存储器系统的框图。

参考图3，存储器系统10可以包括存储器控制器20和至少一个存储器设备30。

本文中所述的存储器设备30可以是非易失性存储器设备。存储器系统10可以包括基于闪存的数据存储介质，例如存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。

非易失性存储器设备30可以在存储器控制器20的控制下执行读取操作、擦除操作、编程操作或写操作。非易失性存储器设备30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR和数据DATA，以执行这些操作。另外，非易失性存储器设备30通过控制线从存储器控制器20接收控制信号CTRL。另外，非易失性存储器设备30通过电源线从存储器控制器20接收电力PWR。

图4是示出包括在图3的存储器系统中的非易失性存储器设备的示例实施例的框图。

参考图4，非易失性存储器设备30包括存储器单元阵列100、地址解码器430、页缓冲器电路410、数据输入/输出电路420、控制电路450和电压发生器460。

存储器单元阵列100可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接到地址解码器430。另外，存储器单元阵列100可以通过多条位线BL耦接到页缓冲器电路410。

存储器单元阵列100可以包括耦接到多条字线WL和多条位线BL的多个存储器单元。在一些示例实施例中，存储器单元阵列100可以是以三维结构(或竖直结构)形成在衬底上的三维存储器单元阵列。在这种情况下，存储器单元阵列100可以包括多个竖直取向的NAND串，使得至少一个存储器单元位于另一存储器单元上方。在其他示例实施例中，存储器单元阵列100可以是以二维结构(或水平结构)形成在衬底上的二维存储器单元阵列。

控制电路450可以从存储器控制器20接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器设备30的擦除、编程和读取操作。擦除操作可以包括执行擦除循环序列，编程操作可以包括执行编程循环序列。每个编程循环可以包括编程操作和编程验证操作。每个擦除循环可以包括擦除操作和擦除验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。

例如，控制电路450可以产生用于控制电压发生器460的控制信号CTL，可以基于命令信号CMD产生用于控制页缓冲器电路410的页缓冲器控制信号PBC，以及基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路450可以将行地址R_ADDR提供给地址解码器430，并将列地址C_ADDR提供给数据输入/输出电路420。

地址解码器430可以通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接到存储器单元阵列100。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR，将多条字线WL中的一条确定为选择的字线，以及将多条字线WL中除所选择的字线之外的其余字线确定为未选择的字线。

另外，在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR，将多条串选择线SSL中的一条确定为选择的串选择线，以及将多个串选择线SSL中除所选择的串选择线之外的其余串选择线确定为未选择的串选择线。另外，地址解码器430可以基于行地址R_ADDR，将多条地选择线GSL中的一条确定为选择的地选择线，以及将多条地选择线GSL中除所选择的地选择线之外的其余地选择线确定为未选择的地选择线。连接在选择的串选择线SSL和选择的地选择线GSL之间的NAND串可以因此而作为针对该特定的读取操作的选择的串选择线SSL。同样地，连接在未选择的串选择线SSL与未选择的地选择线GSL之间的NAND串可以因此而作为针对该特定的读取操作的未选择的串选择线SSL。

根据示例实施例，当增加选择的字线的电压时，控制电路450可以使未选择的NAND串浮置以使得未选择的NAND串的沟道电压可以升高。当NAND串浮置时，NAND串的沟道(形成NAND串的存储器单元的存储晶体管的沟道的串联连接)并不连接到另外的电节点(例如，浮置的NAND串的电荷被保持且在浮置的NAND串与另外的电节点之间没有直流电流流过)。另外，当选择的字线的电压降低时，控制电路450可以使未选择的NAND串的沟道电压放电。尽管多个未选择的NAND串可以被同时控制为以这种方式同时浮置和放电，但为了简化描述，本文中的描述可以指代一个单独的未选择的NAND串。同样地，尽管在本文中所述的操作中，多个选择的NAND串可以被同时控制，但为了简化描述，可以参考一个单独的选择的NAND串。

电压发生器460可以基于控制信号CTL来产生非易失性存储器设备30的存储器单元阵列100的操作所需的字线电压VWL。电压发生器460可以从存储器控制器20接收电力PWR。字线电压VWL可以通过地址解码器430施加到多条字线WL。

例如，在擦除操作期间，电压发生器460可以将擦除电压施加到存储块的阱，并且可以将地电压施加到存储块的全部字线。在擦除验证操作期间，电压发生器460可将擦除验证电压施加到存储块的全部字线，或顺序地将擦除验证电压逐个施加到字线。

例如，在编程操作期间，电压发生器460可以将编程电压施加到选择的字线，并且可以将编程通行(pass)电压施加到未选择的字线。另外，在编程验证操作期间，电压发生器460可以将编程验证电压施加到第一字线，并且可以将验证通行电压施加到未选择的字线。

另外，在正常读取操作期间，电压发生器460可以将读取电压施加到选择的字线，并且可以将读取通行电压施加到未选择的字线。在数据恢复读取操作期间，电压发生器460可以将读取电压施加到与选择的字线相邻的字线，并且可以将恢复读取电压施加到选择的字线。

页缓冲器电路410可以通过多条位线BL耦接到存储器单元阵列100。页缓冲器电路410可以包括多个缓冲器。在一些示例实施例中，每一个缓冲器可以连接到唯一一条位线。在其他示例实施例中，每一个缓冲器可以连接到两条或两条以上的位线。

页缓冲器电路410可以临时存储要编程在存储器单元阵列100的所选择的页中的数据或者从存储器单元阵列100的所选择的页中读取的数据。

数据输入/输出电路420可以通过数据线DL耦接到页缓冲器电路410。在编程操作期间，数据输入/输出电路410可以接收从存储器控制器20接收的编程数据DATA，并且基于从控制电路450接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路450接收的列地址C_ADDR，将从存储器单元阵列100中读取并存储在页缓冲器电路410中的读取数据DATA提供给存储器控制器20。

另外，页缓冲器电路410与数据输入/输出电路420可以从存储器单元阵列100的第一区域读数据并将该读取的数据写入存储器单元阵列100的第二区域(例如，不将数据发送到非易失性存储器设备30外部的源，比如存储器控制器20)。也就是说，页缓冲器电路410和数据输入/输出电路420可以执行回拷(copy-back)操作。

图5是示出包括在图4的非易失性存储器设备中的存储器单元阵列的框图，图6是示出图5中的一个存储块的透视图。

参考图5，存储器单元阵列100可以包括多个存储块BLK1至BLKz。实施例中，存储块BLK1至BLKz由图4的地址解码器430选择。例如，地址解码器430可以在存储块BLK1至BLKz中选择与块地址相对应的特定存储块BLK。

参考图6，存储块BLKi包括以三维结构(或垂直结构)形成在衬底上的NAND串。存储块BLKi包括沿第一方向D1、第二方向D2和第三方向D3延伸的结构。

提供了衬底111。例如，衬底111可以具有第一类型(例如，第一导电类型)的阱。例如，衬底111可以具有通过注入诸如硼(B)的第三主族元素所形成的p阱。例如，衬底111可以具有设置在n阱中的袋式p阱。实施例中，衬底111具有p型阱(或袋式p型阱)。然而，衬底111的导电类型不限于p型。

沿第一方向D1延伸的多个掺杂区311至314设置在衬底111中/上。例如，多个掺杂区311至314可以具有与衬底111的第一类型不同的第二类型(例如，第二导电类型)。实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。

沿第一方向D1延伸的多个绝缘材料112沿第二方向D2顺序地设置在第一掺杂区311和第二掺杂区312之间的衬底111的区域上。例如，多个绝缘材料112沿第二方向D2设置，间隔特定距离。例如，绝缘材料112可以包括诸如氧化物层的绝缘材料。

沿第二方向D2穿透绝缘材料的多个柱113沿第一方向D1顺序地设置在第一掺杂区311和第二掺杂区312之间的衬底111的区域上。例如，多个柱113穿透绝缘材料112以接触衬底111。

例如，每个柱113可以包括多种材料。例如，每个柱113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱113的沟道层114可以包括类型与衬底111相同的硅材料。实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。

每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可以包括诸如氧化硅的绝缘材料。一些实施例中，每个柱113的内部材料115可以包括气隙(airgap)。

在第一掺杂区311和第二掺杂区312之间的区域上，沿着绝缘材料112、柱113和衬底111的暴露表面设置绝缘层116。例如，绝缘层116设置在绝缘材料112的表面并且可以插入到柱113与导电材料211至291之间。一些实施例中，无需在对应于地选择线GSL(例如211、213)和串选择线SSL(例如291、293)的导电材料211至291之间设置绝缘层116。该实施例中，地选择线GSL是导电材料堆叠211至291中的最下面的一层，串选择线SSL是导电材料堆叠211至291中的最上面的一层。

在第一掺杂区311和第二掺杂区312之间的区域中，多个第一导电材料211至291设置在绝缘层116的表面上。例如，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112和衬底111之间。更详细地，沿第一方向D1延伸的第一导电材料211设置在与衬底111相邻的绝缘材料112的底部处的绝缘层116和衬底111之间。

沿第三方向D3延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料的顶部处的绝缘层116与绝缘材料112中的特定绝缘材料的底部处的绝缘层116之间。例如，沿第一方向D1延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且可以理解，绝缘层116设置在绝缘材料112和第一导电材料221至281之间。第一导电材料211至291可以由导电金属形成。一些实施例中，第一导电材料211至291可以包括诸如多晶硅的导电材料。

可以在第二掺杂区312和第三掺杂区313之间的区域中设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第二掺杂区312和第三掺杂区313之间的区域中，设置沿第一方向D1延伸的多个绝缘材料112，沿第一方向D1顺序布置且沿第三方向D3穿过多个绝缘材料112的多个柱113，在多个绝缘材料112和多个柱113的暴露表面上设置的绝缘层116，以及沿第三方向D3延伸的多个导电材料213至293。

在第三掺杂区313和第四掺杂区314之间的区域中，可以设置与第一掺杂区311和第二掺杂区312上的结构相同的结构。在第三掺杂区313和第四掺杂区314之间的区域中，设置沿第三方向D3延伸的多个绝缘材料112，沿第三方向D3顺序布置且沿第二方向D2穿过多个绝缘材料112的多个柱113，在多个绝缘材料112和多个柱113的暴露表面上设置的绝缘层116，以及沿第三方向D3延伸的多个第一导电材料213至293。

在多个柱113上分别设置有漏极320。漏极320可以包括以第二类型掺杂的硅材料。例如，漏极320可以包括n型掺杂的硅材料。实施例中，漏极320包括n型硅材料。然而，漏极320不限于n型硅材料。

在漏极上设置沿第三方向D3延伸的第二导电材料331至333。第二导电材料331至333沿第一方向D1布置，间隔特定距离。第二导电材料331至333分别连接到相应区域中的漏极320。漏极320和沿第三方向D3延伸的第二导电材料333可以通过各个接触插头而连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。

图7是示出参考图6描述的存储块的等效电路的电路图。图7的电路可以被配置为接收电压并执行本文中所述的操作，例如针对图10至图13的实施例。

图7的存储块BLKi可以以三维结构(或垂直结构)形成在衬底上。例如，多个NAND串或包括在存储块BLKi中的NAND串可以形成在垂直于衬底的方向上。

参考图7，存储块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。在图7中，示出了NAND串NS11至NS33中的每一个包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，NAND串NS11至NS33中的每一个可以包括任何数量的存储器单元。

每个串选择晶体管SST可以连接到相应的串选择线(SSL1至SSL3中的一条)。多个存储器单元MC1至MC8可以分别连接到相应的字线WL1至WL8。每个地选择晶体管GST可以连接到相应的地选择线(GSL1至GSL3中的一条)。每个串选择晶体管SST可以连接到相应的位线(例如，BL1、BL2和BL3中的一条)，并且每个地选择晶体管GST可以连接到公共源极线CSL。在图7的示例中，串选择晶体管SST中的一些连接到相同的位线(BL1、BL2和BL3中的一条)以将对应的NAND串NS连接到相同的位线，经由施加在适当的串选择线SSL1至SSL3与地选择线GSL1至GSL3上的选择电压进行适当选择。

具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。在图7中，示出了存储块BLKi耦接到八个WL1至WL8和三个位线BL1至BL3。然而，示例实施例不限于此。存储器单元阵列100中的每个存储块可以耦接到任何数量的字线和任何数量的位线。

图8是示出根据示例实施例的存储器设备中的读取操作方法的流程图。

参考图8，选择字线的电压增加到第一读取电压以执行第一感测操作(S210)。当选择字线的电压增加到第一读取电压时，多个NAND串中未选择的NAND串浮置，使得未选择的NAND串的沟道电压升高(S220)。

选择字线的电压从第一读取电压降低至第二读取电压以执行第二感测操作，其中第二读取电压低于第一读取电压(S410)。当选择字线的电压从第一读取电压降低至第二读取电压时，未选择的NAND串的沟道电压放电(S420)。

这样，根据示例实施例的执行存储器设备中的读取操作的方法可以通过在相同的方向上同时改变选择的字线的电压与改变未选择的NAND串的沟道电压来降低选择的字线的负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。

在下文中，下面将参考图9至图16来描述执行存储器设备中的读取操作的方法。

图9是示出三维闪存的读取偏置条件的电路图，例如在本文中所述的实施例描述的那些(例如图6和图7)。仅示出了图9的3D NAND闪存所实现的字线的子集。图9的电路可以被配置为接收电压并执行本文中所述的操作，例如与图10至图13的实施例相关。

为便于描述，图9示出了与第一位线BL1连接的NAND串NS11与NS21以及与第二位线BL2连接的NAND串NS12与NS22。

第一位线BL1与第二位线BL2可以利用预充电电压进行预充电(例如，0.5V)。在读取操作期间，如果选择NAND串NS21与NS22，可以将0V电压施加到第一串选择线SSL1，并可以将电源电压Vcc施加到第二串选择线SSL2。进一步地，可以将0V电压施加到第一地选择线GSL1，并可以将电源电压Vcc施加到第二地选择线GSL2。可以将选择读取电压VR施加到选择的字线(例如，WL5)，并可以将未选择读取电压VPS施加到未选择的字线(例如，WL4和WL6)。

在该示例性读取偏置条件中，选择的存储器单元A和B的漏极电压为0.5V，且选择的存储器单元A和B的源极电压为0V。另外，将选择读取电压VR施加到选择的存储器单元A和B的栅极。进一步地，为验证存储在存储器单元中的数据，可以在改变选择读取电压VR的电压电平的同时执行读取操作。包括存储器单元C和D的未选择的NAND串NS11与NS12的沟道浮置。具体地，由于对应的串选择晶体管和栅选择晶体管是截止的，因此构成每个未选择的NAND串(此处为NS11和NS12)的存储器单元的存储晶体管的串联连接浮置。当字线WL的电压增加时(例如，增加到选择读取电压VR或未选择读取电压VPS)，字线之间的电容耦合用于增加未选择的NAND串NS11和NS12的沟道的电压。

根据示例实施例，在读取操作中，可以通过在相同的方向上(例如，同时增加这些电压或同时降低这些电压)同时改变选择的字线(例如WL5)的电压和未选择的NAND串(例如NS11、NS12)的沟道电压来降低选择的字线(例如WL5)的负载。

在图10、11、12和13中，选择的字线WL对应于图9中的字线WL5，未选择的NAND串对应于图9中NAND串NS11和NS12中的任何一个。

图10、11、12和13是示出根据示例实施例的存储器设备中的读取操作方法的时序图。

参考图10，在时间点t1，用于读取操作的选择的NAND串可以通过以下来确定：触发(activate)选择的串选择线SSL的电压，以电连接到选择的NAND串和相应的位线并触发选择的地选择线GSL的电压以电连接到选择的NAND串和源极线(例如图9中的公共源极线CSL)。

在时间间隔t2～t3期间，选择的字线WL的电压增加到第一读取电压VRa且未选择的字线WLu的电压增加到未选择读取电压VPS以执行第一感测操作。未选择读取电压VPS可以大于第一读取电压VRa以确保连接到未选择的字线WLu的存储器单元无需依靠对其编程就被开启。第一读取电压VRa可以具有较低的数值以使得连接到选择的字线WL的存储器单元依靠对其编程来开启或关闭。一些示例实施例中，可以在选择的字线WL的电压增加之前预先增加未选择的字线WLu的电压。在任一这些选项中，字线WL的电压的增加发生在未选择的NAND串被浮置的时候。

根据示例实施例，当增加选择的字线WL(t2～t3)的电压时，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压可以维持无效(deactivated)的电压电平。因此，未选择的NAND串可以被浮置且未选择的NAND串的沟道电压CHu可以从初始电压Vo增加到升高的电压VB。

这样，当选择的字线WL的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压CHu一起升高来降低选择的字线WL的负载，并可以因此降低选择的子线的电压上升时间Tf。

在时间间隔t4～t5期间，选择的字线WL的电压从第一读取电压VRa降低到低于第一读取电压VRa的第二读取电压VRb以执行第二感测操作。一些示例实施例中，第二读取电压VRb可以低于地电压(0V)，也就是说，第二读取电压VRb可以具有负电压电平。

根据示例实施例，当选择的字线WL的电压从第一读取电压VRa降低到第二读取电压VRb(t4～t5)时，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压可以以脉冲PLS的形式被触发，进而接通未选择的NAND串的对应的串选择晶体管和栅选择晶体管以将未选择的NAND串的沟道连接到对应的位线和公用源极线。因此，未选择的NAND串的沟道电压可以从升高的电压VB放电到初始电压Vo。

这样，当选择的字线WL的电压降低时，可以通过使未选择的NAND串的升高的沟道电压一起放电来降低选择的字线WL的负载，并因此降低选择的字线WL的电压上升时间Tf。未选择的NAND串和选择的字线WL可以电容耦合，以使得降低未选择的NAND串的电压能够导致选择的字线WL的电压被降低。一些示例中，在时间间隔t4～t5期间，通过以下操作来使得选择的字线WL的电压从第一读取电压VRa降低到较低的第二读取电压VRb：通过由地址解码器430直接将选择的字线WL连接到较低的驱动电压，并且通过降低未选择的NAND串的电压来降低选择的字线的电压。

在时间点t6，电压被重置或初始化，读取操作的序列结束。

这样，可以通过由于未选择的NAND串的沟道电压的升高或放电而引起的负载的降低来降低建立时间，并可以因此提高存储器设备的读取速度。

图11的实施例与图10的实施例相类似，因此可以省略重复的描述。在图11中，第N条字线WL(N)对应于选择的字线WL，第(N-1)条字线WL(N-1)和第(N+1)条字线WL(N+1)与选择的字线WL(N)相邻。

参考图11，当选择的字线的电压从第一读取电压VRa降低到VRb时(t4～t5)，相邻的字线WL(N-1)和WL(N+1)的电压可以暂时增加到高于未选择读取电压VPS的水平。在如图10和图11所示的从高至低的读取顺序中，在时间间隔t4～t5期间，相邻的字线WL(N-1)和WL(N+1)的电压电平可能发生起伏(dipping)。通过暂时增加相邻的字线WL(N-1)和WL(N+1)的电压可以防止这种起伏现象。可以理解的是，图11的实施例中暂时增加相邻的字线WL(N-1)和WL(N+1)的电压也可以在本文所述的其他实施例中实施，例如与图12和图13相关的实施例。

参考图12，在时间点t1，用于读取操作的选择的NAND串可以通过以下操作来确定：触发选择的串选择线SSL的电压以将选择的NAND串电连接到相应的位线并触发选择的地选择线GSL的电压以将选择的NAND串电连接到源极线。

在时间间隔t2-t3期间，将选择的字线WL的电压增加到第一读取电压VRa且将未选择的字线WLu的电压增加到未选择读取电压VPS以执行第一感测操作。一些示例实施例中，可以在选择的字线WL的电压增加之前预先增加未选择的字线WLu的电压。

根据示例实施例，当增加选择的字线WL(t2～t3)的电压时，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压可以维持无效的电压电平。因此，未选择的NAND串可以浮置且未选择的NAND串的沟道电压CHu可以从初始电压Vo增加到升高的电压VB。初始电压Vo可以是参考电压，例如，诸如地电压。

这样，当选择的字线WL的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压CHu一起升高来降低选择的字线WL的负载，并可以因此降低选择的字线WL的电压上升时间Tr。

在时间间隔t4～t5期间，选择的字线WL的电压从第一读取电压VRa降低到低于第一读取电压VRa的第二读取电压VRb以执行第二感测操作。另外，在时间间隔t4～t5期间，选择的字线WL的电压从第二读取电压VRb降低到低于第二读取电压VRb的第三读取电压VRc以执行第三感测操作。一些示例实施例中，第二读取电压VRb与第三读取电压VRc可以低于地电压(0V)，也就是说，第二读取电压VRb可以具有负电压电平。其他示例实施例中，第二读取电压VRb可以具有正电压电平，第三读取电压VRc可以具有负电压电平。

根据示例实施例，当选择的字线WL的电压从第一读取电压VRa降低到第二读取电压VRb(t4～t5)时，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压可以以第一脉冲PLS1的形式被触发，进而接通与未选择的串选择线SSLu和未选择的地选择线GSLu连接的串选择晶体管SST和栅选择晶体管GST。未选择的NAND串的沟道电压可以从升高的电压VB放电到中间电压VB’。当选择的字线WL的电压在时段t4～t5期间从第一读取电压VRa降低到第二读取电压VRb时，未选择的NAND串可以分别通过对应的串选择晶体管SST和栅选择晶体管GST直接电连接到对应的位线BL和公共源极线CSL。这样位线BL和公共源极线CSL可以在低于中间电压VB’的电压驱动(例如初始电压Vo)，并且允许未选择的NAND串放电到中间电压VB’。但是，通过使脉冲PLS1的脉冲宽度(与对应的串选择晶体管SST和栅选择晶体管GST的触发时间相对应)较小而不提供充足的时间使未选择的NAND串完全放电，可以防止在时段t4～t5期间未选择的NAND串完全放电到位线BL和公共源极线CSL的电压。另外，当选择的字线WL的电压从第二读取电压VRb降低到第三读取电压VRc(t6～t7)时，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压可以以第二脉冲PLS2的形式被触发。未选择的NAND串的沟道电压CHu可以从中间电压VB’放电到初始电压Vo。将会理解的是，第二脉冲PLS2的脉冲宽度可以大于第一脉冲PLS1的脉冲宽度，以提供充足的时间来使未选择的NAND串完全放电到位线BL和公共源极线CSL的电压(例如，放电到初始电压Vo)。

这样，当选择的字线WL的电压从第一电压VRa依次降低到第三电压VRc时，可以通过使未选择的NAND串的升高的沟道电压依次放电来降低选择的字线WL的负载，并因此降低选择的字线WL的电压上升时间Tf1和Tf2。

根据示例实施例，可以通过调整第一脉冲PLS1和第二脉冲PLS2的脉冲宽度或电压来使得未选择的NAND串的沟道电压CHu依次放电。例如，中间电压VB’可以在第一脉冲PLS1的脉冲宽度增加和/或第一脉冲PLS1的电压增加时降低。

在时间点t8，电压被重置或初始化，读取操作的序列结束。

这样，可以通过由未选择的NAND串的沟道电压的升高或放电而引起的负载的降低来降低建立时间，并可以因此提高存储器设备的读取速度。

图13的实施例与图12的实施例相类似，因此重复的描述可以被省略。图13示出了当选择的字线WL的电压依次降低时通过将未选择的NAND串进行编组来使沟道电压放电的实施例。

例如，未选择的NAND串可以被编组为由第一未选择的串选择线SSLu1和第一未选择的地选择线GSLu1控制的第一未选择的NAND串，以及由第二未选择的串选择线SSLu2和第二未选择的地选择线GSLu2控制的第二未选择的NAND串。

参考图13，第一未选择的NAND串的沟道电压可以在选择的字线WL的电压从第一读取电压VRa降低到第二读取电压VRb时(t4～t5)放电，第二未选择的NAND串的沟道电压可以在选择的字线WL的电压从第二读取电压VRb降低到第三读取电压VRc时(t6～t7)放电。

在时间间隔t4～t5期间，可以通过以第一脉冲PLS1的形式触发第一未选择的串选择线SSLu1和第一未选择的地选择线GSLu1的电压来使第一未选择的NAND串的沟道电压从升高的电压VB放电到初始电压Vo。在时段t4～t5期间，第一未选择的NAND串中的每一个可以分别通过对应的串选择晶体管SST和栅选择晶体管GST直接电连接到对应的位线BL和公共源极线CSL。这样位线BL和公共源极线CSL可以在初始电压Vo处被驱动(例如，通过地址解码器430与页缓冲器电路410)以允许第一未选择的NAND串完全放电到初始电压Vo。在时段t4～t5期间，第二未选择的NAND串中的每一个可以维持其浮置状态并保持与对应的位线BL和公共源极线CSL的不电连接。相反，在时间间隔t6～t7期间，可以通过以第二脉冲PLS2的形式触发第二未选择的串选择线SSLu2和第二未选择的地选择线GSLu2的电压来使第二未选择的NAND串的沟道电压从升高的电压VB放电到初始电压Vo(以与在时段t4～t5期间第一未选择的NAND串的放电相同的方式)。

这样，当选择的字线WL的电压从第一电压VRa依次降低到第三电压VRc时，可以通过使未选择的NAND串的升高的沟道电压依次放电来降低选择的字线WL的负载，并因此降低选择的字线WL的电压上升时间Tf1和Tf2。

根据示例实施例，可以通过调整第一未选择的NAND串的数量与第二未选择的NAND串的数量来控制建立时间，即当选择的字线WL的电压降低时的电压下降时间Tf1和Tf2。例如，当第一未选择的NAND串的数量增加时中间电压VB’可以降低，进而使更多未选择的NAND串在电压下降时间Tf1期间放电。

这样，当选择的字线WL的电压降低时，可以通过使未选择的NAND串的升高的沟道电压一起放电来降低选择的字线WL的负载，并因此降低选择的字线WL的电压下降时间Tf1和Tf2。

图14、15和16是根据示例实施例的用于描述读取操作方法的示例读取序列的示意图。

图14示出了三层单元(TLC)存储器的第一状态至第八状态S1～S8，其中TLC存储器的每个存储器单元可以存储三位数据。每个存储器单元可以是一个具有介于控制栅与沟道之间的电荷存储层的存储晶体管，其中存储在这种电荷存储层中的电荷在编程期间影响存储晶体管的阈值电压VTH。在图14中，水平轴线表示存储器单元的阈值电压VTH，垂直轴线表示对应于阈值电压VTH的存储器单元的数量。可以通过施加第一读取电压至第七读取电压VR1～VR7来区分第一状态至第八状态S1～S8。

图15示出了对应于第一状态至第八状态S1～S8的位值的示例。第一状态至第八状态S1～S8可以以“BT3BT2BT1”来表示，即第一位、第二位、第三位的不同的值BT1、BT2和BT3。例如，如图15所示，第一状态对应“111”，第二状态对应“110”，第三状态对应“100”，第四状态对应“000”，第五状态对应“010”，第六状态对应“011”，第七状态对应“001”，第八状态对应“101”。

这种情况下，第一位BT1可以用第一读取电压VR1和第五读取电压VR5来确定，第二位BT2可以用第二读取电压VR2来确定、第四读取电压VR4和第六读取电压VR6，第三位BT3可以用第三读取电压VR3和第七读取电压VR7来确定。

图16示出了对应于图15的示例的从高至低的读取序列。

在读取第一位BT1的情况下，参考图10和图11所示的，可以将第五读取电压VR5施加到选择的字线以用于第一感测操作，并且可以将第一读取电压VR1施加到选择的字线以用于第二感测操作。

在读取第二位BT2的情况下，参考图12和图13所示的，可以将第六读取电压VR6、第四读取电压VR4和第二读取电压VR2依次施加到选择的字线以用于第一感测操作、第二感测操作和第三感测操作。

在读取第三位BT3的情况下，参考图11和图12所示的，可以将第七读取电压VR7和第三读取电压VR3依次施加到选择的字线以用于第一感测操作和第二感测操作。

尽管已经针对TLC描述了示例实施例，但本领域技术人员可以容易地理解该示例实施例也可以应用在其他的其中存储器单元存储两位、四位或更多位的多层单元(MLC)存储器。

图17是示出根据示例实施例的非易失性存储器设备的框图，图18是示出包括在图17的非易失性存储器设备中的存储器单元阵列的示例实施例的电路图。与图3至图8中重复的描述被省略。

参考图17，非易失性存储器设备31可以包括存储器单元阵列101和地址解码器431。尽管在图17中未示出，非易失性存储器设备31可以还包括页缓冲器电路410、数据输入/输出电路420、控制电路450和电压发生器460等，如参考图4所示。图17中的地址解码器431和存储器单元阵列101可以形成地址解码器430和存储器单元阵列100，并且可以在图4的非易失性存储器设备30中实现(例如，该例中的图17和图18进一步给出图4中的地址解码器430和存储器单元阵列100的细节)。

存储器单元阵列101可以通过多条串选择线SSL、多条字线WL1～WLK、多条虚拟字线DWL1～DWL4和多条地选择线GSL耦接到地址解码器431。

地址解码器431可以包括被配置为驱动多条字线WL1～WLK的字线驱动器WDR，被配置为驱动多条虚拟字线DWL1～DWL4的虚拟字线驱动器DWDR以及被配置为驱动多条串选择线SSL和多条地选择线GSL的选择线驱动器SDR。

为便于说明，图18仅示出存储块BLK的多个NAND串中与一条串选择线SSL和一条地选择线GSL连接的NAND串NS1～NSm。参考图6和图7所示，存储块BLK可以具有三维结构。驱动器WDR、DWDR和SDR可以基于图4中的电压发生器460所提供的电压驱动线SSL、GSL、WL和DWL。

参考图18，存储块BLK可以包括连接在多条位线BL1～BLm和公共源极线CSL之间的多个NAND串NS1～NSm。每一个NAND串NS1～NSm可以包括由串选择线SSL控制的串选择晶体管，由虚拟字线DWL1～DWL4控制的虚拟单元，由字线WL1～WLK控制的存储器单元以及由地选择线GSL控制的地选择晶体管。尽管图18中每个NAND串的每个端部为两个虚拟单元，但虚拟单元的数量并不限于此。

图19是示出了根据示例实施例的驱动虚拟字线的方法及对应设备的示意图。图20作为对比示例示出了其中未实现虚拟字线的设备。

在读取操作和/或编程操作中，将相对高的电压施加到字线WL，如图20所示。这种情况下，浮置的未选择的NAND串的沟道CHu仅根据字线WL形成，因此在NAND串的端部沟道电压突然降低。相应地，电场EF的峰值PK2会增加并可以因此导致由热载流子注入(HCI)而引发的错误。

如参考图17和图18所示并在图19中示出，由虚拟字线DWL1～DWL4控制的虚拟单元可以设置在NAND串的端部。

例如，如图19所示，第一虚拟线DWL1和第二虚拟线DWL2可以设置在NAND串靠近地选择线GSL的端部，且第三虚拟线DWL3和第四虚拟线DWL4可以设置在靠近串选择线SSL的端部。

根据示例实施例，当虚拟字线距离选择线SSL和GSL较近时，可以将依次降低的电压施加到虚拟字线。例如，如图19所示，可以将相对高的电压(例如5.5V)施加到第二虚拟字线DWL2和第三虚拟字线DQL3，并将相对低的电压(例如3.6V)施加到第一虚拟字线DWL1和第四虚拟字线DWL4。

这种情况下，未选择的NAND串的沟道CHu的电压可以依次降低。相应地，NAND串的端部的峰值PK1会降低，因此由HCI所引发的错误可以减少。虚拟字线可以以具有与本文中所述的存储器单元相似的结构形成大致的虚拟存储器单元。但是，不能从这种虚拟存储器单元中读取数据(例如，读取到页缓冲器电路410和/或存储器设备31外部的源中)。

图21是示出根据示例实施例的存储器设备中的编程操作方法的流程图。

参考图21，可以使选择的字线的电压增加到通行电压，然后增加到高于通行电压的编程电压以执行编程操作(S250)。当选择的字线的电压从通行电压增加到编程电压时，多个NAND串中未选择的NAND串浮置，使得未选择的NAND串的沟道电压升高(S260)。

当编程操作结束时，选择的字线的电压从编程电压降低到初始电压(S450)。当选择的字线的电压从编程电压降低到初始电压时，未选择的NAND串的沟道电压放电(S460)。

这样，根据示例实施例的执行存储器设备中的编程操作的方法可以通过在相同的方向上并同时地改变选择的字线的电压和未选择的NAND串的沟道电压来降低选择的字线的负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。

图22是示出三维闪存设备的编程偏置条件的电路图。

为便于描述，图22示出了与第一位线BL1连接的NAND串NS11和NS21以及与第二位线BL2连接的NAND串NS12和NS22。

第一位线BL1可以是施加编程许可电压的编程位线，第二位线BL2可以是施加诸如电源电压Vcc的编程禁止电压的编程禁止位线。在编程操作期间，如果选择NAND串NS21和NS22中的NAND串NS21，可以将0V电压施加到第一串选择线SSL1，并可以将电源电压Vcc施加到第二串选择线SSL2。

可以将0V的电压施加到地选择线GSL1和GSL2。此外，可以将高于0V的电压施加到公共源极线CSL。可以将编程电压Vpgm(例如18V)施加到选择的字线(例如，WL5)，并可以将通行电压Vpass(例如8V)施加到未选择的字线(例如，WL4和WL6)。

在编程偏置条件下，可以将18V的电压施加到沟道电压为0V的存储器单元A的栅极。由于在存储器单元A的栅极和沟道之间形成了强电场，因此存储器单元A可以被编程。但是，由于存储器单元C和存储器单元D各自的沟道处于浮置状态，因此，它们的沟道电压可以升高到，例如大约8V，因此，存储器单元C和存储器单元D不能被编程。因为在存储器单元B的栅极与沟道之间形成了弱电场，因此存储器单元B不能被编程。

根据示例实施例，在编程操作中，可以通过使选择的字线的电压的变化(例如WL5)与未选择的NAND串的沟道电压的变化(例如NS11、NS12)在相同的方向上相关来降低选择的字线的负载(例如WL5)。

图23是示出根据示例实施例的执行存储器设备中的编程操作的方法的时序图。

在图23中，基于时间点t1～t7示出选择的字线WL的电压、未选择的字线WLu的电压、选择的串选择线SSL的电压、未选择的串选择线SSLu的电压、选择的位线BL的电压、未选择的位线BLu的电压、公共源极线CSL的电压以及未选择的NAND串的沟道CHu的电压。将参考图22来理解图23中的编程操作示例。省略重复的描述且仅描述未选择的NAND串的沟道电压的升高与放电。

选择的字线WL的电压可以依次增加到通行电压Vpass，然后增加到高于通行电压Vpass的编程电压Vpgm以执行编程操作(S250)。如图23所示，选择的字线WL的电压可以在时间间隔t2～t3期间从初始电压Vo增加到通行电压Vpass，然后在时间间隔t4～t5期间从通行电压Vpass增加到编程电压Vpgm。

根据示例实施例，当依次增加选择的字线的电压时(t2～t3，t4～t5)，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压可以是无效的。因此，未选择的NAND串的沟道电压CHu可以通过浮置未选择的NAND串而依次增加。这样，当选择的字线WL的电压增加时，可以通过浮置未选择的NAND串以使得未选择的NAND串的沟道电压CHu一起升高来降低选择的字线WL的负载，并可以因此而缩短选择的字线WL的电压上升时间。

在时间间隔t6～t7期间，当编程操作结束时，选择的字线WL的电压从编程电压Vpgm降低到初始电压Vo。

根据示例实施例，当选择的字线WL的电压从编程电压Vpgm降低到初始电压Vo时(t6～t7)，未选择的串选择线SSLu的电压和未选择的地选择线GSLu的电压中的至少一个可以是无效的。例如，如图23所示，未选择的串选择线SSLu和未选择的地选择线GSLu的电压可以以脉冲PLS的形式触发。因此，未选择的NAND串的沟道电压可以从升高的电压放电到初始电压。这样，当选择的字线WL的电压降低时，可以通过使未选择的NAND串的升高的沟道电压一起放电来降低选择的字线WL的负载，并因此缩短选择的字线WL的电压下降时间。

这样，可以通过由未选择的NAND串的沟道电压的升高或放电而引起的负载的降低来降低建立时间，并可以因此提高存储器设备的读取速度。

图24是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。

参考图24，SSD1000包括多个非易失性存储器设备1100和一个SSD控制器1200。

非易失性存储器设备1100可以被可选地配置为接收高电压VPP。非易失性存储器设备1100可以为根据示例实施例的上述存储器设备。非易失性存储器设备1100可以通过使选择的字线的电压的变化与未选择的NAND串的沟道电压的变化在相同的方向上相关来降低选择的字线的负载。

SSD控制器1200通过多个通道CH1至CHi连接到非易失性存储器设备(NVM)1100。SSD控制器1200包括一个或多个处理器1210、缓冲存储器1220、纠错电路(ECC电路)1230、主机接口1250和非易失性存储器接口1260。缓冲存储器1220存储用于驱动SSD控制器1200的数据。缓冲存储器1220包括多个存储行，每个存储行存储数据或命令。ECC电路1230在写入操作时计算待编程的数据的纠错码值，并在读取操作时使用纠错码值来校正所读取数据的错误。在数据恢复操作中，ECC电路1230校正从非易失性存储器设备1100恢复的数据的错误。

本发明的概念可以应用于包括多个NAND串的非易失性存储器设备和包括该非易失性存储器设备的系统。例如，本发明构思可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等的系统。

前述内容是对示例性实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但本领域技术人员将容易地理解，可以在示例实施例中进行各种修改，而本质上不脱离本发明构思。例如，虽然实施例利用选择的字线WL的充电和放电的起始时间和结束时间来描述未选择的NAND串的充电和放电的电流起始时间和结束时间，但可以实现不同的起始时间和结束时间。例如，未选择的NAND串的充电和放电的起始时间可以在相应的选择的字线WL的充电和放电的起始时间和结束时间之前发生。另外，虽然未选择的NAND串的充电和放电与相应的选择的字线的充电和放电是同时的，但这种操作可以分开发生(例如，在对相应的选择的字线充电和放电之前对未选择的NAND串充电和放电)。

Claims (19)

1.一种操作包括多个NAND串的存储器设备的方法，所述方法包括：

增加选择的字线的电压；

当所述选择的字线的电压增加时，将所述多个NAND串中未选择的NAND串浮置，以使得所述未选择的NAND串的沟道电压升高；

降低所述选择的字线的电压；以及

当所述选择的字线的电压降低时，通过以脉冲的形式在未选择的串选择线和未选择的地选择线中的至少一条上提供相应的电压来触发所述未选择的串选择线和所述未选择的地选择线中的所述至少一条，以使所述未选择的NAND串的沟道电压放电，

其中，所述未选择的串选择线连接到所述未选择的NAND串，以控制所述未选择的NAND串与位线之间的电连接，所述未选择的地选择线连接到所述未选择的NAND串，以控制所述未选择的NAND串与源极线之间的电连接。

2.根据权利要求1所述的方法，其中，使所述未选择的NAND串的沟道电压放电包括：当在读取操作中所述选择的字线的读取电压降低时，将所述未选择的NAND串电连接到所述位线和所述源极线。

3.根据权利要求1所述的方法，其中，使所述未选择的NAND串的沟道电压放电包括：当在编程操作中所述选择的字线的编程电压降低时，将所述未选择的NAND串电连接到所述位线和所述源极线中的至少一条。

4.根据权利要求1所述的方法，其中，

增加所述选择的字线的电压包括使所述选择的字线的电压增加到第一读取电压以执行第一感测操作，以及

降低所述选择的字线的电压包括使所述选择的字线的电压从所述第一读取电压降低到第二读取电压以执行第二感测操作，所述第二读取电压低于所述第一读取电压。

5.根据权利要求4所述的方法，其中，将所述未选择的NAND串浮置包括：在所述选择的字线的电压增加到所述第一读取电压的时段内使所述未选择的串选择线和所述未选择的地选择线无效。

6.根据权利要求4所述的方法，其中，使所述未选择的NAND串的沟道电压放电包括：当所述选择的字线的电压从所述第一读取电压降低到所述第二读取电压时，通过以脉冲的形式在所述未选择的串选择线和所述未选择的地选择线上提供相应的电压来触发所述未选择的串选择线和所述未选择的地选择线。

7.根据权利要求4所述的方法，还包括：当所述选择的字线的电压从所述第一读取电压降低到所述第二读取电压时，增加与所述选择的字线相邻的字线的电压。

8.根据权利要求4所述的方法，其中，降低所述选择的字线的电压还包括：使所述选择的字线的电压从所述第二读取电压降低到第三读取电压以执行第三感测操作，所述第三读取电压低于所述第二读取电压。

9.根据权利要求8所述的方法，其中，使所述未选择的NAND串的沟道电压放电包括：

当所述选择的字线的电压从所述第一读取电压降低到所述第二读取电压时，通过以第一脉冲的形式在所述未选择的串选择线和所述未选择的地选择线上提供相应的电压来触发所述未选择的串选择线和所述未选择的地选择线；以及

当所述选择的字线的电压从所述第二读取电压降低到所述第三读取电压时，通过以第二脉冲的形式提供相应的电压来触发所述未选择的串选择线和所述未选择的地选择线。

10.根据权利要求9所述的方法，其中，所述第一脉冲和所述第二脉冲的脉冲宽度或电压中的至少一个彼此不相同。

11.根据权利要求8所述的方法，其中，使所述未选择的NAND串的沟道电压放电包括：

当所述选择的字线的电压从所述第一读取电压降低到所述第二读取电压时，使第一未选择的NAND串的沟道电压放电；以及

当所述选择的字线的电压从所述第二读取电压降低到所述第三读取电压时，使第二未选择的NAND串的沟道电压放电。

12.根据权利要求11所述的方法，其中，所述选择的字线的电压降低时的建立时间与所述第一未选择的NAND串的数量和所述第二未选择的NAND串的数量相对应。

13.根据权利要求1所述的方法，其中，

增加所述选择的字线的电压包括使所述选择的字线的电压依次增加到通行电压以及高于所述通行电压的编程电压，以执行编程操作，以及

降低所述选择的字线的电压包括使所述选择的字线的电压从所述编程电压降低到初始电压。

14.根据权利要求13所述的方法，其中，将所述未选择的NAND串浮置包括：当所述选择的字线的电压依次增加到所述通行电压以及所述编程电压时，将所述未选择的串选择线和所述未选择的地选择线维持在无效状态。

15.根据权利要求1所述的方法，还包括：将依次降低的电压施加到控制布置在所述NAND串的端部的多个虚拟单元的多条虚拟字线。

16.一种执行包括多个NAND串的存储器设备的读取操作的方法，所述方法包括：

使选择的字线的电压增加到第一读取电压，以执行第一感测操作；

当所述选择的字线的电压增加到所述第一读取电压时，将所述多个NAND串中未选择的NAND串浮置，以使得所述未选择的NAND串的沟道电压升高；

使所述选择的字线的电压从所述第一读取电压降低到第二读取电压，以执行第二感测操作，所述第二读取电压低于所述第一读取电压；以及

当所述选择的字线的电压从所述第一读取电压降低到所述第二读取电压时，使所述未选择的NAND串的沟道电压放电。

17.根据权利要求16所述的方法，其中，将所述未选择的NAND串浮置包括：当所述选择的字线的电压增加到所述第一读取电压时，使未选择的串选择线和未选择的地选择线无效，所述未选择的串选择线连接到所述未选择的NAND串以控制所述未选择的NAND串与位线之间的电连接，所述未选择的地选择线连接到所述未选择的NAND串以控制所述未选择的NAND串与源极线之间的电连接。

18.根据权利要求16所述的方法，其中，使所述未选择的NAND串的沟道电压放电包括：当所述选择的字线的电压从所述第一读取电压降低到所述第二读取电压时，通过以脉冲的形式提供电压来触发未选择的串选择线和未选择的地选择线，所述未选择的串选择线连接到所述未选择的NAND串以控制所述未选择的NAND串与位线之间的电连接，所述未选择的地选择线连接到所述未选择的NAND串以控制所述未选择的NAND串与源极线之间的电连接。

19.一种存储器设备，包括：

存储器单元阵列，包括多个NAND串；以及

控制电路，被配置为当选择的字线的电压增加时，将所述多个NAND串中未选择的NAND串浮置，以使得所述未选择的NAND串的沟道电压升高，以及被配置为当所述选择的字线的电压降低时，通过以脉冲的形式在未选择的串选择线和未选择的地选择线中的至少一条上提供相应的电压来触发所述未选择的串选择线和所述未选择的地选择线中的所述至少一条，以使所述未选择的NAND串的沟道电压放电，

其中，所述未选择的串选择线连接到所述未选择的NAND串，以控制所述未选择的NAND串与位线之间的电连接，所述未选择的地选择线连接到所述未选择的NAND串，以控制所述未选择的NAND串与源极线之间的电连接。