CN101419835A - 具有三维堆叠结构的闪速存储器设备以及驱动其的方法 - Google Patents

Abstract

提供一种包含多个垂直堆叠层的闪速存储器设备。这些层的每层包括多个存储器单元。行解码器电耦合到所述多个层并被配置成向所述多个层提供字线电压。在所述多个层的至少两层中提供的存储器单元属于相同存储器块并且与所述多个层的至少两层的存储器单元相关联的字线电耦合。

Description

具有三维堆叠结构的闪速存储器设备以及驱动其的方法

技术领域

本发明总体上涉及闪速存储器设备(flash memory)，并且更具体地，涉及具有三维(3D)堆叠结构的非易失性闪速存储器设备以及驱动该设备的方法。

背景技术

随着移动系统和各种应用系统的发展，对闪速存储器的需求日益增加。闪速存储器，作为非易失性闪速存储器设备，能够电擦除及编程。闪速存储器一般具有即使在断电状况下也能保存数据的特性。此外，闪速存储器一般消耗的能量低于基于磁盘存储器的存储介质并且具有与硬盘相似的快速存取时间。

闪速存储器可以基于单元和位线之间的连接状态而被划分为NOR闪速存储器和NAND闪速存储器。特别地，NAND闪速存储器具有至少两个单元晶体管串联连接至一条位线的结构，并且采用福勒-诺德海姆(F-N)隧道方法存储和擦除数据。通常，NOR闪速存储器消耗相对更多的能量并且因此可能不利于高度集成。然而，NOR闪速存储器具有即使在高速应用时也可以轻松使用的优点。NAND闪速存储器使用比NOR闪速存储器更少的单元电流并且因此有利于高度集成。

最近，随着移动系统的发展，需要更大容量的存储器设备。NAND闪速存储器有利于高度集成，因此被用来满足这些需求。然而，使用半导体设备的微处理代替增加的存储器容量具有局限性。

作为对日渐增加的存储器容量的一种替代，传统的多电平单元(MLC)技术被广泛应用。在MLC技术中，使用多个阈值电压对一个存储器单元进行编程以及在所述一个存储器单元中存储多个比特数据。然而，在MLC技术中，必须确保阈值电压之间具有足够的余量(margin)。因此，可能会限制保存到一个存储器单元中的数据的比特数量。

作为另一个选择，在诸如动态随机存取存储器(DRAM)之类的存储器设备中使用的半导体层的3D堆叠结构可以被应用到闪速存储器设备中。此外，在半导体层的3D堆叠结构中共享用于驱动存储器单元(即，X解码器或Y解码器)的解码器以便能够缩小芯片尺寸。然而，当堆叠多个半导体层来实现NAND闪速存储器设备时，如果执行一般的编程、读取和擦除操作来驱动NAND闪速存储器设备，则在编程和/或读取操作期间可能会出现干扰，或者在预定存储器模块中进行擦除操作期间存在于另一个存储器块中的存储器单元中可能会产生不希望的软编程。

发明内容

本发明的一些实施例提供一种包括多个垂直堆叠的层的闪速存储器设备。所述多个层中的每层包括多个存储器单元。行解码器电耦合到所述多个层并且被配置成向所述多个层提供字线电压。所述多个层中的至少两层中的存储器单元属于相同的存储器块并且与所述多个层中的至少两层中的存储器单元相关联的字线电耦合。

在本发明的进一步的实施例中，可以使用相同的行解码器来驱动与相同存储器块中的存储器单元相关联的字线。所述多个层可以包括第一层和第二层。所述第一层中的存储器单元的第一单元区域和第二层中的存储器单元的第二单元区域可以包含在相同存储器块中。

在本发明再进一步的实施例中，与所述第一单元区域相关联的字线可以和与第二单元区域相关联的字线电耦合。所述行解码器可以被配置成向所述电耦合的字线提供相同的字线电压。

在本发明的一些实施例中，相同存储器块中可以包括第一层中的多个第一单元串和第二层中的多个第二单元串。每个第一单元串可以包含多个串行连接的第一存储器单元和连接到所述第一存储器单元的第一串选择晶体管以及第一接地选择晶体管。每个第二单元串可以包含多个串行连接的第二存储器单元和连接到所述第二存储器单元的第二串选择晶体管以及第二接地选择晶体管。

在本发明进一步的实施例中，每个所述第一单元串和第二单元串都可以连接到相同的位线，并且每个第一串选择晶体管和第二串选择晶体管的一端可以连接到该位线，并且每个第一接地选择晶体管和第二接地选择晶体管的一端被连接到公共源极线。

在本发明再进一步的实施例中，在所述设备的编程操作期间，用于执行主编程操作的第一电压Vpgm被提供给所选择的存储器单元的字线，并且用于执行增压操作的第二电压Vpass被提供给未选择的存储器单元的字线。

在本发明的一些实施例中，当第一存储器单元被编程时，开启第一串选择晶体管并且关闭第二串选择晶体管，当第二存储器单元被编程时，关闭第一串选择晶体管被并且开启第二串选择晶体管。

在本发明进一步的实施例中，编程操作可以包括在执行主编程之前的预充电周期，并且在该预充电周期中，所述第一单元串和第二单元串中的至少一个电连接到所述位线。

在本发明再进一步的实施例中，在设备的读取操作期间，当读取第一存储器单元时，开启第一串选择晶体管并且关闭第二串选择晶体管，当读取第二存储器单元时，关闭第一串选择晶体管并且开启第二串选择晶体管。

在本发明的一些实施例中，当读取第一存储器单元时，开启第一接地选择晶体管并且关闭第二接地选择晶体管，当读取第二存储器单元时，关闭第一接地选择晶体管并且开启第二接地选择晶体管。

在本发明的进一步的实施例中，读取操作包括在执行主读取操作之前的预充电周期，并且在该预充电周期中，所述第一单元串和第二单元串中的至少一个电连接到所述位线。

在本发明再进一步的实施例中，在所述设备的擦除操作期间，所述第一和第二串选择晶体管以及所述第一和第二接地选择晶体管都处于浮动状态，并且高电压的擦除电压Verase被应用于大批第一和第二层中。

在本发明的一些实施例中，在所述设备的擦除操作期间，布置在所述第一单元串和第二单元串中的存储器单元同时被擦除。

在本发明进一步的实施例中，包含用于选择存储器单元的多个比特的地址被提供给所述闪速存储器设备，并且所述地址的多个比特中的至少一个比特包含用于选择多个层中的一个层的信息。

在本发明再进一步的实施例中，基于选择所述层的至少一个比特控制布置在第一单元串中的第一串选择晶体管与布置在第二单元串中的第二串选择晶体管的切换。

在本发明的一些实施例中，基于选择所述层的至少一个比特控制布置在第一单元串中的第一接地选择晶体管与布置在第二单元串中的第二接地选择晶体管之间的切换。在特定的实施例中，该设备可以是NAND闪速存储器。

附图说明

图1图示了表示根据本发明一些实施例的具有三维(3D)堆叠结构的闪速存储器设备的结构的框图。

图2图示了表示根据本发明的一些实施例的具有3D堆叠结构的闪速存储器设备的结构的框图。

图3是图示根据本发明的一些实施例的闪速存储器设备的框图。

图4是图示图3的闪速存储器设备的单元结构的电路图。

图5是图示连接到图4的单元结构中的位线的串单元的电路图。

图6是图示图3的闪速存储器设备的编程操作的波形图。

图7是图示图3的闪速存储器设备的读取操作的波形图。

图8是图示图3的闪速存储器设备的擦除操作的波形图。

图9A、9B和9C是图示根据依据本发明一些实施例的地址信息的编程和/或读取操作的特性的电路图。

具体实施方式

现在将在下文中参考附图对本发明的实施例作出更加充分的描述，在这些附图中示出了本发明的实施例。然而，本发明能够具体表现为多种形式并且不应被理解为局限于在此所示出的实施例。作为替代，提供这些实施例是为了本公开全面且完整，并且能够向本领域技术人员充分传达本发明的保护范围。所有相似的附图标记代表相似元件。

可以理解的是，当一个元件被认为在另一个元件“之上”时，可以直接处于其它元件之上或者可以存在中介元件。相反，当一个元件被认为“直接在另一个元件之上”时，不存在中介元件。如这里所使用的，术语“和/或”包括一个或多个相关联的列出项的任意或所有组合。

可以理解的是，尽管术语第一，第二等等可以在这里被用来描述各个元件，但是这些元件并不局限于这些术语。这些术语仅仅用来区分各个元件。例如，第一薄膜可以被命名为第二薄膜，并且，类似地，第二薄膜可以被命名为第一薄膜，而没有背离本公开的教导。

在此使用的术语是仅仅用于描述特定实施例而并非来限制本发明。如这里所使用的，除非上下文明确指出其它含义，单数形式“一”、“一个”和“这个”也意在包含复数形式。可以进一步理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指定所出现的所述特征、部位、整数、步骤、操作、元件和/或组件，不过不排除在其中出现其它一个或多个其它特征、部位、整数、步骤、操作、元件、组件和/或群组。

此外，可以在这里使用诸如“更低”或“底部”以及“较高”或“顶部”之类的相对术语来描述附图中所示的一个元件和其它元件之间的关系。可以理解的是，相对术语意在包括该设备除图中所示方位的不同方位。例如，如果一副图中的设备被翻转，则被描述为布置在其它元素的“较低”一侧的元件将被定位为处于其它元件的“较高”一侧。因此，根据图中的特定方位，示范性术语“较低”能够包括“较低”和“较高”的方位。类似地，如果一副图中的元件被翻转，则被描述为处于的其它元件“下面”或“之下”的设备将会被定位为处于其它元件“之上”。因此，示范性术语“在...下面”或“在...之下”能够包括上面和下面的方位。

除非其它的定义，这里所使用的所有术语(包括技术术语和科学术语)对于本发明所属领域的普通技术人员具有通常理解的相同含义。可以进一步理解的是，如通常使用的字典中所定义的，该术语应该被解释成具有与相关技术和说明书的上下文中一致的含义，并且除此处明确定义之外，不能理想化或过度地形式理解。

本发明的一些实施例提供的闪速存储器设备中堆叠多个半导体层以便提高集成度，并且可以防止出现干扰和不希望的软编程问题，由此提高了操作性能，并且将进一步参考下面的附图1至9C论述驱动该该闪速存储器设备的方法。

首先参照图1，将要论述图示根据本发明一些实施例的具有三维(3D)堆叠结构的闪速存储器设备的结构的框图。如图1所示，多个半导体层(例如，第一半导体层和第二半导体层)被堆叠，并且使用相同的行解码器(未示出)驱动布置在第一半导体层中的第一存储器块的字线和布置在第二半导体层中的第二存储器块的字线。

闪速存储器设备的擦除操作一般在存储器块单元中执行。例如，第一存储器块的擦除操作可以如下执行。首先，假设使用相同的行解码器(未示出)驱动第一存储器块的字线和第二存储器块的字线，并且共同控制应用于每个P-阱(PPWELL)的偏置电压。在这些实施例中，为了擦除布置在第一存储器块中的存储器单元，向第一存储器块提供0V的字线电压。此外，向P-阱(PPWELL)提供高电压(大约20V)的擦除电压Verase。

向第二存储器层的P-阱(PPWELL)提供高电压的擦除电压Verase，并且向该第二存储器块的字线提供0V电压。可以在未选择的第二存储器块中执行擦除操作，并且由此无法分开控制所述第一存储器块和第二存储器块。

现在参照图2，将要论述图示根据本发明一些实施例的具有三维堆叠结构的闪速存储器设备的结构的框图。如图2所示，一个半导体层上布置有两个存储器块。布置在第一半导体层上的存储器块在这里被认为是第一存储器块和第二存储器块，并且布置在第二半导体层上的存储器块在这里被认为是第三存储器块和第四存储器块。

特别地，如图1所示，通常在共同控制向每个第一和第二半导体层的每个P-阱(PPWELL)提供的电压时可能出现问题。因此，为了降低出现该问题的可能性或防止出现该问题，可以分别控制施加到第一存储器层的P-阱(PPWELL)的偏置电压和施加到第二存储器层的P-阱(PPWELL)的偏置电压。

当在图2所示的闪速存储器设备的第一存储器块上执行擦除操作时，Verase电压(大约20V)被施加到第一半导体层的P-阱(PPWELL)，0V电压被施加到第二半导体层的P-阱(PPWELL)。此外，向该第一存储器块的字线提供0V电压，并且向第三存储器块的字线提供0V电压，该第三存储器块的字线与第一存储器块的字线连接。

为了降低第一半导体层的第二存储器块的擦除操作的可能性或防止出现该操作，该第二存储器块的字线处于浮动状态。此外，与第二存储器块的字线相连接第四存储器块的字线处于浮动状态。

在这些实施例中，0V电压被施加到第二半导体层的第四存储器块的P-阱(PPWELL)，并且第四存储器块的字线处于浮动状态。随着第四存储器块的字线电压上升，会出现在第四存储器块的存储器单元中运行不希望有的软编程的问题。不能够分别控制第一半导体层的块和第二半导体层的块。

换句话说，在其中堆叠了多个半导体层的闪速存储器设备中，当多个半导体层共享一个解码器(特别地，行解码器)时，可能会出现图1和图2中所涉及的问题。

现在参照图3，将要论述图示根据本发明一些实施例的闪速存储器设备的框图。如图3所示，闪速存储器设备100包含存储器单元阵列110，用于驱动存储器单元阵列110的外围电路120，以及用于控制外围电路120的操作的控制逻辑130。外围电路120可包括用于向存储器单元阵列110的字线WL提供电压的行解码器121，用于临时存储通过位线BL传输的数据的页缓冲器122，用于选择储器单元阵列110的列的列解码器123，用于连接到页缓冲器122并且向外部输出数据和从外部输入数据的输入/输出缓冲器124，以及向行编码器121提供字线电压的字线电压发生器125。

特别地，存储器单元阵列110可包括布置在多个垂直堆叠层的存储器单元。例如，存储器阵列110包括布置在第一半导体层的存储器单元和布置在第二半导体层的存储器单元。布置在第一半导体层的存储器单元的字线与布置在第二半导体层的存储器单元的字线电连接。行编码器121向第一半导体层和第二半导体层提供公共字线电压。尽管在图3中仅仅示出了布置在两个半导体层中的存储器单元，但是存储器单元可以布置在两个或多个半导体层，而并不脱离本申请的范围。

此外，当设定存储器块被确定为闪速存储器设备的擦除单元时，第一半导体层(以下被称作第一单元区域)的部分存储器单元和第二半导体层(以下被称作第二单元区域)的部分存储器单元被设置到一个块。例如，第一单元区域可以包括连接到第一半导体层中的n(n是等于或大于1的整数)条字线的存储器单元，第二单元区域可以包括连接到第二半导体层层中的n条字线的存储器单元。此外，如图4所示，第一单元区域的第一字线与第二单元区域的第一字线可相互连接，并且随后，第一单元区域和与第二单元区域的第二字线到第n字线也可以相互连接。

现在将要参照图4描述在图3所示的存储器单元阵列110。图4是图示图3所示的闪速存储器设备的单元结构的电路图。如图4所示，多个串单元111_1和111_2可布置在存储器单元阵列110的一个存储器块上，每个串单元111_1和111_2连接到每条位线B/L0和BL/1。

进一步如图4所示，每个串单元(例如，第一串单元111_1)连接到位线B/L0并且包含布置在第一半导体层中的第一单元串和布置在第二半导体层中的第二单元串。第一单元串包含多个串联连接的存储器单元C0至C15，并且第二单元串包含多个串联连接的存储器单元C16至C31。

此外，第一单元串包含连接到多个存储器单元C0至C15的第一串选择晶体管T11和第一接地选择晶体管T21。此外，第二单元串包含连接到多个存储器单元C16至C31的第二串选择晶体管T12和第二接地选择晶体管T22。

另一方面，第一和第二串选择晶体管T11和T12的一个电极连接到位线B/L0，并且第一和第二选择晶体管T21和T22的一个电极连接到公共源极线CSL。此外，通过第一串选择线SSL1提供的电压控制第一串选择晶体管T11和第二串选择晶体管T12，并且第一接地选择线GSL1和第二接地选择线GSL2控制第一接地选择晶体管T21和第二接地选择晶体管T22。

此外，字线WL0控制存储器单元C0和C16，并且字线WL1控制存储器单元C1和存储器单元C17，字线WL15以同样的方式控制存储器单元C15和存储器单元C31。另一方面，连接到位线B/L1的第二串单元111_2的配置相似于第一串单元111_1，并且由此在此将略去详细的描述。

现在将参照图5至图8描述驱动上面图4中所记载的存储器单元结构的方法。图5是图示连接到图4中单元结构的一条位线的串单元的电路图。特别地，图5图示了第一串单元111_1的电路。假设在布置于第一单元区域中的存储器单元C1中执行编程和读取操作。可以设置图5中所示的用于驱动串单元的条件(编程，读取和擦除操作)，如下表1所示。

表1

 

信号	编程	擦除	读取
				选择W/L	Vpgm	0	0
未选择W/L	Vpass	0	Vread
				选择B/L	0	浮动状态	1.0V
未选择B/L	Vcc	浮动状态	0
				SSL(第一层)	Vcc	浮动状态	Vread
SSL(第二层)	0	浮动状态	0
				GSL(第一层)	0	浮动状态	Vread
GSL(第二层)	0	浮动状态	0
				CSL	1.5V	浮动状态	0
PP-WELL(第一层)	0	Verase	0
				PP-WELL(第二层)	0	Verase	0

可以根据表1中所示的条件驱动根据本发明一些实施例的闪速存储器设备，如图6至图8所示。

在下面描述存储器单元C1中执行的编程操作。参照图6，将论述图3所示的存储器设备的编程操作的波形图。如图6所示，在执行主编程操作前执行预充电操作。在预充电期间，通过第一串选择线SSL1和第二串选择SSL2提供预定电压V1。因此，开启第一串选择晶体管T11和第二串选择晶体管T12中的每个。此外，向连接到第一串单元111_1的位线B/L0提供预定的电源电压Vcc。

通过执行预充电操作，电连接到位线B/L0的第一半导体层的沟道电位第一层C/P和第二半导体层的沟道电位第二层C/P升高到电源电压Vcc的电平。随着预充电操作完成，将用于控制第一串选择晶体管T11导通的预定电压V2提供到第一串选择线SSL1，将用于关闭第二串选择晶体管T12的接地电压Vss提供到第二串选择线SSL2。另一方面，将接地电压Vss或电源电压Vcc提供到所选择的位线B/L0。例如，当数据“0”被编程时，接地电压Vss被提供到所选择的位线B/L0，并且当数据“1”被编程时，电源电压Vcc被提供到所选择的位线B/L0。同时，向未选择的位线提供不需要的Vcc以便降低出现不希望的软编程的可能性或防止出现不希望的软编程。

用于执行主编程操作的预定第一电压Vpgm被提供到随后所选择的字线Se1.WL(例如，WL1)，并且用于执行增压操作的第二电压Vpass被提供到未选择的字线Uns.WL。

以上面的方式，根据编程电压Vpgm在第一单元串的存储器单元C1中执行编程操作。另一方面，第二半导体层的沟道电位C/P的电压电平通过自增压而升高。这样，对于布置在第二单元串的存储器单元的编程操作被禁止。换句话说，第二半导体层的沟道电位第二层C/P在预充电期间增加，因此降低了布置在第二单元串的存储器单元出现编程干扰的可能性。

现在参照图7，将要论述图示图3的闪速存储器设备的读取操作的波形图。如图7所示，在执行主读取操作前执行预充电操作，并且在预充电期间，开启第一串选择晶体管T11和/或第二串选择晶体管T12。

例如，在图7中，第一串选择晶体管T11和第二串选择晶体管T12被控制为开启。开启第二串选择晶体管T12，第二单元串的位线(节点b)升高到预充电电压。因此，可以在第一单元串中执行读取操作时防止第二单元串的存储器单元出现干扰的问题(特别地，出现不希望有的软编程的问题)。

将要参照图7的波形图描述读取操作。首先，在预充电期间，将预定电压Vread施加到第一串选择线SSL1和第二串选择线SSL2以便开启第一串选择晶体管T11和第二串选择晶体管T12，并且将接地电压Vss施加到第一接地选择线GSL1和第二接地选择线GSL2以便关闭第一接地选择晶体管T21和第二接地选择晶体管T22。通过执行该预充电操作，电连接到位线B/L0的第一单元串的位线(第一层B/L，节点a)和第二单元串的位线(第二层B/L，节点b)的电压升高到电压值Vprch。

在预充电期间后，第一串选择晶体管T11和第一接地选择晶体管T21被控制为开启，第二串选择晶体管T12和第二接地选择晶体管T12被控制为关闭。此外，为了执行主读取操作，字线电压Vr被施加到所选择的字线SelectedWL，并且字线电压Vread施加到未选择的字线UNselected WL。字线电压Vr的大小根据要读取的存储器单元的特征(例如，MLC或SLC)或要读取的数据值发生改变。与此同时，可以在期间t1到t3的任一部分中使能字线电压Vr。

由于第二串选择晶体管T12和第二接地选择晶体管T22关闭，第二单元串处于浮动状态，并且具有预定大小的电压Vread被施加到字线，第二单元串的位线第二层B/L电压通过自增压而升高。另一方面，第一单元串的位线第一层B/L连接到位线B/L0，并且位线B/L0的电压根据所选择的单元C1的编程状态发生变化，并且感测电压变化以便能够确定所选择的存储器单元C1的数据。例如，位线B/L0的电压取决于所选择的单元C1的数据是“0”或“1”而具有逻辑高电平或逻辑低电平。

在如上执行的读取操作中，未选择的第二单元串的位线第二层B/L电压通过自增压而升高。这样，即使在将预定电压Vread(例如，大约4.5V)施加到未选择字线时也可以降低第二单元串的存储器单元出现不希望有的软编程的可能性。

另一方面，图6和7的波形图图示了实现闪速存储器设备(编程操作，读取操作)的方法的示例。根据本发明一些实施例的驱动闪速存储器设备并不限于特定波形图的特征。

现在参照图8，这是论述图3的闪速存储器设备的擦除操作的波形图。如上面所述，在存储器块单元中执行闪速存储器设备的擦除操作。如图8所示，在布置于第一半导体层的第一单元串和第二半导体层布置的第二单元串中的存储器单元中执行擦除操作。

为了执行擦除操作，具有预定电压电平(例如，20V电压)的擦除电压Verase被施加到第一半导体层和第二半导体层的P-WELL(PPWELL)。另一方面，第一串选择线SSL1和第二串选择线SSL2，第一接地选择线GSL1和第二接地选择线GSL2和公共源极线CSL都处于浮动状态。此外，0V或低电平的预定电压Ve被施加到要执行擦除操作的存储器块的字线，并且未选择的存储器块的字线处于浮动状态。

如上所述，在根据本发明一些实施例的闪速存储器设备中，布置在多个半导体层中的存储器单元被设置到一个存储器块，并且当在存储器块单元中执行擦除操作时，同时擦除多个半导体层的存储器单元。这样，当仅布置在任何一个半导体层的存储器单元被设置到一个存储器块时，在任一存储器块执行擦除操作时，可以防止错误擦除或编程另一个的半导体层的存储器单元。

另一方面，在其中多个存储器单元串联连接的NAND闪速存储器设备中，根据输入NAND闪速存储器设备的地址信息选择要执行编程操作和读取操作的存储器单元。对每个第一串选择晶体管T11和第二串选择晶体管T12以及每个第一接地选择晶体管T21和第二接地选择晶体管T22的控制应当取决于要执行编程和/或读取操作的存储器单元是否布置在第一半导体层或第二半导体层中。这将在下面进一步论述。

现在参照图9A，9B和9C，将要论述图示根据本发明一些实施例的根据地址信息执行编程和/或读取操作的特征的电路图。首先，如图9A所示，布置在第一半导体层的第一单元串T11、C0、C2、C4到C30，和T21以及布置在第二半导体层的第二单元串T12、C1、C3、C5到C31和T22连接到一条位线B/L0。此外，地址信息(例如，行地址)可包括用于选择32存储器单元的5比特信息。布置在每个单元串中的存储器单元的数目可以变化。因而，用于选择存储器单元的地址信息的比特数也可以变化对本领域普通技术人员是公知的。

当用于选择存储器单元的地址是“00000”时，选择布置在第一单元串中的存储器单元C0。而且，当地址是“00001”时，选择布置在第二单元串中的存储器单元C1。此外，相似地，当地址是“00010”时，选择布置在第一单元串中的存储器单元C2，并且当地址是“00011”时，选择布置在第二单元串中的存储器单元C3。

换句话说，5比特地址中的最低有效位(LSB)的值具有要在其中执行编程或读取操作的半导体层上的信息。例如，当地址是“00010”时，LSB是“0”。因此，可以利用该信息确定要在布置在第一半导体层中的存储器单元中执行编程或读取操作。换句话说，在图3中示出的控制逻辑130可以使用该地址的LSB信息控制第一串选择晶体管T11和第二串选择晶体管T12以及第一接地选择晶体管T21和第二接地选择晶体管T22。

图9B图示了用于编码地址的示例。换句话说，当地址是“00000”到“011111”时，顺序选择第一单元串的存储器单元C0到C15，并且当地址是“10000”到“111111”时，顺序选择第二单元串的存储器单元C16到C31。

在上面的情况中，该地址的最高有效位(MSB)的值具有用于选择半导体层的信息。换句话说，当输入地址的MSB是值“0”时，选择第一半导体层。这样，控制第一串选择晶体管T11和第二串选择晶体管T12以及第一接地选择晶体管T21和第二接地选择晶体管T22。此外，当输入地址的MSB是值“1”时，选择第二半导体层并且根据所选择的信息执行控制晶体管的操作。

图9C图示了用于编码地址的另一示例。用于选择半导体层的信息可以位于地址的多位中的任一比特中。例如，用于选择半导体层的信息位于地址的第二比特，按照图9C示出的顺序选择存储器单元。

在根据本发明一些实施例的闪速存储器设备和用于驱动该设备的方法中，堆叠多个半导体层，在多个半导体层中共享行解码器以提高该闪速存储器设备的集成度。此外，改进驱动该闪速存储器设备的方法以提高编程/读取和擦除操作的性能。

虽然已经关于其示例性实施例具体示出和描述了本发明，但是应当理解的是，本领域普通技术人员可以在不脱离随后的权利要求所定义的本发明的精神和范围的情况下作出形式和细节的不同变化。

优先权要求

本申请要求于2007年6月12日向韩国知识产权局提交的韩国专利申请No.10-2007-0057517的权益，通过引用将其公开全部合并于此。

Claims (25)

1.一种闪速存储器设备，包括：

多个垂直堆叠层，所述多个层中的每层包括多个存储器单元；以及

行解码器，所述行解码器电耦合到所述多个层并被配置成向所述多个层提供字线电压，

其中所述多个层中的至少两个层的存储器单元属于相同存储器块，并且其中与所述多个层中的至少两个层的该存储器单元相关联的字线电耦合。

2.如权利要求1所述的设备，其中使用相同行解码器驱动与所述相同存储器块中的存储器单元相关联的字线。

3.如权利要求1所述的设备：

其中所述多个层包括第一层和第二层；以及

其中所述第一层的存储器单元的第一单元区域和所述第二层的存储器单元的第二单元区域包括在所述相同存储器块中。

4.如权利要求3所述的设备：

其中与所述第一单元区域相关联的字线和与所述第二单元区域相关联的字线电耦合；并且

其中所述行解码器被配置成向所述电耦合的字线提供相同的字线电压。

5.如权利要求1所述的设备，

其中所述相同的存储器块包括所述第一层的多个第一单元串和所述第二层的多个第二单元串；

其中所述第一单元串中的每一个包括多个串联连接的第一存储器单元以及连接到所述第一存储器单元的第一串选择晶体管和第一接地选择晶体管；并且

其中所述第二单元串中的每一个包括多个串联连接的第二存储器单元以及连接到所述第二存储器单元的第二串选择晶体管和第二接地选择晶体管。

6.如权利要求5所述的设备，其中所述第一单元串和所述第二单元串的每一个连接到相同的位线，并且所述第一串选择晶体管和所述第二串选择晶体管中每个的一端连接到所述位线，并且所述第一接地选择晶体管和所述第二接地选择晶体管中每个的一端连接到公共源极线。

7.如权利要求6所述的设备，其中，在所述设备的编程操作期间，向所选择的存储器单元的字线提供用于执行主编程操作的第一电压Vpgm，并且将用于执行增压操作的第二电压Vpass提供给未选择的存储器单元的字线。

8.如权利要求7所述的设备，其中，当对第一存储器单元进行编程时，开启所述第一串选择晶体管并关闭所述第二串选择晶体管，并且当对第二存储器单元进行编程时，关闭所述第一串选择晶体管并开启所述第二串选择晶体管。

9.如权利要求7所述的设备，其中该所述编程操作包括执行主编程前的预充电周期，并且在所述预充电周期中，所述第一单元串和第二单元串中的至少一个电连接到所述位线。

10.如权利要求6所述的设备，其中，在所述设备的读取操作中，当读取第一存储器单元时，开启所述第一串选择晶体管并关闭所述第二串选择晶体管，当读取第二存储器单元时，关闭所述第一串选择晶体管并开启所述第二串选择晶体管。

11.如权利要求10所述的设备，其中，当读取第一存储器单元时，开启所述第一接地选择晶体管并关闭所述第二接地选择晶体管，并且当读取第二存储器单元时，关闭所述第一接地选择晶体管并开启所述第二接地选择晶体管。

12.如权利要求10所述的设备，其中所述读取操作包括执行主读取操作前的预充电周期，并且在所述预充电周期中，所述第一单元串和第二单元串中的至少一个电连接到所述位线。

13.如权利要求6所述的设备，其中在所述设备的擦除操作期间，所述第一和第二串选择晶体管以及所述第一和第二接地选择晶体管处于浮动状态，并且向大批第一层和第二层施加高电压的擦除电压Verase。

14.如权利要求13所述的设备，其中，在所述存储器设备的擦除操作期间，同时擦除位于所述第一单元串和第二单元串中的存储器单元。

15.如权利要求5所述的设备，其中包括用于选择所述存储器单元的多个比特的地址被提供到所述闪速存储器设备，并且所述地址的多个比特的至少一个比特包含用于选择所述多个层中的一层的信息。

16.如权利要求15所述的设备，其中基于用于选择所述层的至少一个比特来控制布置在所述第一单元串中的第一串选择晶体管和布置在所述第二单元串中的第二串选择晶体管的切换。

17.如权利要求15所述的设备，其中基于用于选择所述层的至少一个比特控制布置在所述第一单元串的第一接地选择晶体管和布置在所述第二单元串的第二接地选择晶体管的切换。

18.如权利要求1所述的设备，其中所述设备是NAND闪速存储器。

19.一种驱动具有至少一个存储器块的闪速存储器设备的方法，其中布置在第一半导体层中的至少一个第一单元串和布置在堆叠于所述第一半导体层上的第二半导体层中的至少一个第二单元串被设置到一个存储器块，并且连接到所述第一单元串的每条字线和连接到所述第二单元串的每条字线彼此电连接，所述方法包括：

擦除所述存储器设备以使得所述一个存储器块中的所述第一单元串和第二单元串的存储器单元被同时擦除。

20.如权利要求19所述的方法，其中编程包含在所述第一单元串的存储器单元的步骤包括：

将预充电电压施加到位线并将所述第一单元串和第二单元串连接到所述位线；

控制第一串选择晶体管为开启并控制第二串选择晶体管为关闭；并且

向所选择的存储器单元的字线提供用于执行主编程操作的第一电压Vpgam，并且向未选择的存储器单元的字线提供用于执行增压操作的第二电压Vpass。

21.如权利要求19所述的方法，其中读取包含在所述第一单元串中的存储器单元包括：

将预充电电压施加到位线并将所述第一单元串和第二单元串连接到所述位线；

控制第一串选择晶体管和第一接地选择晶体管为开启并控制第二串选择晶体管和第二接地选择晶体管为关闭；并且

向所选择的字线和未选择的字线中的每个提供字线电压。

22.如权利要求21所述的方法，其中在所述预充电操作期间开启所述第一串选择晶体管和第二串选择晶体管以使得所述第一单元串和第二单元串连接到所述位线。

23.如权利要求21所述的方法，其中在所述预充电操作期间向所选择的位线和未选择的位线提供预充电电压。

24.如权利要求19所述的方法，其中将包含用于选择所述存储器单元的多个比特的地址提供给所述闪速存储器设备，以及对所述地址进行编码以使得至少一个比特具有用于选择所述第一半导体层或第二半导体层的信息。

25.如权利要求24所述的方法，其中基于用于选择所述半导体层的至少一个比特来控制布置在所述第一单元串中的第一串选择晶体管和第一接地选择晶体管与布置在所述第二单元串中的所述第二串选择晶体管和第二接地选择晶体管中至少一个的切换。

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