JP2002093184A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JP2002093184A JP2002093184A JP2000275803A JP2000275803A JP2002093184A JP 2002093184 A JP2002093184 A JP 2002093184A JP 2000275803 A JP2000275803 A JP 2000275803A JP 2000275803 A JP2000275803 A JP 2000275803A JP 2002093184 A JP2002093184 A JP 2002093184A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- rom
- unit
- blocks
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ｘ方向、ｙ方向にメモリ素子を配列した縦積
み接続構造のメモリ回路において、ｙ方向の寸法を縮小
してセル領域の面積を縮小し、１チップ当たりの製造コ
ストの低減。 【解決手段】 メモリ素子MOS-Trがｘ方向とｙ方向に配
列された複数個のコードブロック（メモリブロック）RO
MCODE1〜4 と、コードブロック内のメモリ素子を選択す
るためのｘ方向デコーダDEC1とｙ方向デコーダDEC2とを
備え、選択されたメモリ素子からデータ出力端NA0 …NL
255 にメモリデータを出力する構成のメモリ回路におい
て、コードブロックROMCODE1〜4 はｙ方向に配列した複
数のメモリ素子を所定の数毎に分割した複数の単位コー
ドブロックU-ROCODE-A〜H で構成されており、該単位コ
ードブロックはそれぞれデータ出力端に対して並列接続
されるとともに、ｘ方向デコーダDEC1は該単位メモリブ
ロックすべてに共用されている。ｘ方向デコーダDEC1は
メモリブロック単位で設ければよい。
み接続構造のメモリ回路において、ｙ方向の寸法を縮小
してセル領域の面積を縮小し、１チップ当たりの製造コ
ストの低減。 【解決手段】 メモリ素子MOS-Trがｘ方向とｙ方向に配
列された複数個のコードブロック（メモリブロック）RO
MCODE1〜4 と、コードブロック内のメモリ素子を選択す
るためのｘ方向デコーダDEC1とｙ方向デコーダDEC2とを
備え、選択されたメモリ素子からデータ出力端NA0 …NL
255 にメモリデータを出力する構成のメモリ回路におい
て、コードブロックROMCODE1〜4 はｙ方向に配列した複
数のメモリ素子を所定の数毎に分割した複数の単位コー
ドブロックU-ROCODE-A〜H で構成されており、該単位コ
ードブロックはそれぞれデータ出力端に対して並列接続
されるとともに、ｘ方向デコーダDEC1は該単位メモリブ
ロックすべてに共用されている。ｘ方向デコーダDEC1は
メモリブロック単位で設ければよい。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ回路に関し、
特にＩＣ、ＬＳＩ全体の面積の縮小化を図り、１チップ
当たりの製造コストを低減することを可能にしたメモリ
回路に関するものである。
特にＩＣ、ＬＳＩ全体の面積の縮小化を図り、１チップ
当たりの製造コストを低減することを可能にしたメモリ
回路に関するものである。
【０００２】
【従来の技術】近年におけるメモリ容量の大容量化の要
求に伴い、メモリ素子としてＲＯＭ素子を用いるＲＯＭ
回路では、縦積み型ＲＯＭ回路が提案されている。この
縦積み型ＲＯＭ回路は、特にＲＯＭ回路におけるデータ
バス配線増加分を減らし、ＲＯＭ回路全体のセル面積を
出来る限り小さくさせる為に構成されている。例えば、
１文字が12×12ドットの8192文字データ容量を出力する
ＲＯＭ回路として、図３に示されているものがある。こ
のＲＯＭ回路は、１６分割されたＲＯＭコードブロック
ROMCODE1〜16で構成されており、各ＲＯＭコードブロッ
クROMCODE の１個当りの容量は、縦２文字、横256 文字
の 2×256=512 文字コード分となる。また、前記各ＲＯ
ＭコードブロックROMCODE1〜16には、それぞれｘ方向デ
コーダDEC1とｙ方向デコーダDEC2が１組ずつ接続されて
おり、ＲＯＭコードブロックROMCODE1〜16内の各アドレ
スにアクセスさせる動作を行う。さらに、外部入力信号
を受け取り、コード出力信号を外部出力させるインター
フェースブロックROM-IFを有する。このインターフェー
スブロックROM-IFでは、外部入力信号よりコード出力さ
せるＲＯＭアドレスが決定され、当該ＲＯＭアドレスを
ＲＯＭコードブロック選択アドレスとｘ方向アドレスと
ｙ方向アドレスに分解させる機能を有する。なお、前記
ｘ方向デコーダDEC1にはアクセスされたコード出力を前
記インターフェースブロックROM-IFに転送するデータバ
ス配線も有する。
求に伴い、メモリ素子としてＲＯＭ素子を用いるＲＯＭ
回路では、縦積み型ＲＯＭ回路が提案されている。この
縦積み型ＲＯＭ回路は、特にＲＯＭ回路におけるデータ
バス配線増加分を減らし、ＲＯＭ回路全体のセル面積を
出来る限り小さくさせる為に構成されている。例えば、
１文字が12×12ドットの8192文字データ容量を出力する
ＲＯＭ回路として、図３に示されているものがある。こ
のＲＯＭ回路は、１６分割されたＲＯＭコードブロック
ROMCODE1〜16で構成されており、各ＲＯＭコードブロッ
クROMCODE の１個当りの容量は、縦２文字、横256 文字
の 2×256=512 文字コード分となる。また、前記各ＲＯ
ＭコードブロックROMCODE1〜16には、それぞれｘ方向デ
コーダDEC1とｙ方向デコーダDEC2が１組ずつ接続されて
おり、ＲＯＭコードブロックROMCODE1〜16内の各アドレ
スにアクセスさせる動作を行う。さらに、外部入力信号
を受け取り、コード出力信号を外部出力させるインター
フェースブロックROM-IFを有する。このインターフェー
スブロックROM-IFでは、外部入力信号よりコード出力さ
せるＲＯＭアドレスが決定され、当該ＲＯＭアドレスを
ＲＯＭコードブロック選択アドレスとｘ方向アドレスと
ｙ方向アドレスに分解させる機能を有する。なお、前記
ｘ方向デコーダDEC1にはアクセスされたコード出力を前
記インターフェースブロックROM-IFに転送するデータバ
ス配線も有する。
【０００３】前記ＲＯＭコードブロックROMCODE1〜16の
構成を図４に示す。ＭＯＳトランジスタMOS-Trが、ｙ方
向（縦方向）に、文字分としての12×2(2 文字分) ＝24
個と、制御トランジスタとしての１個とで、計25個が配
列されており、それぞれデータアドレス端子A0〜A11 、
B0〜B11 及びＲＯＭコード制御信号端子SDに接続されて
いる。また、ｘ方向に12(1文字分) ×256(256 文字分)
＝3072個配列されており、最上のＭＯＳトランジスタMO
S-Trの各出力端子は共通接続されて、ＲＯＭコード出力
端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255 とし
て図外のデータバスへデータを出力する。そして、ｙ方
向のデータアドレス端子A0〜A11 、B0〜B11 を前記ｙ方
向デコーダDEC2で選択し、ｘ方向のＲＯＭコード出力端
子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255 を前記
ｘ方向デコーダDEC1で選択してＭＯＳトランジスタを選
択し、ＲＯＭコード制御信号端子SDで制御トランジスタ
のオン、オフを制御する。
構成を図４に示す。ＭＯＳトランジスタMOS-Trが、ｙ方
向（縦方向）に、文字分としての12×2(2 文字分) ＝24
個と、制御トランジスタとしての１個とで、計25個が配
列されており、それぞれデータアドレス端子A0〜A11 、
B0〜B11 及びＲＯＭコード制御信号端子SDに接続されて
いる。また、ｘ方向に12(1文字分) ×256(256 文字分)
＝3072個配列されており、最上のＭＯＳトランジスタMO
S-Trの各出力端子は共通接続されて、ＲＯＭコード出力
端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255 とし
て図外のデータバスへデータを出力する。そして、ｙ方
向のデータアドレス端子A0〜A11 、B0〜B11 を前記ｙ方
向デコーダDEC2で選択し、ｘ方向のＲＯＭコード出力端
子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255 を前記
ｘ方向デコーダDEC1で選択してＭＯＳトランジスタを選
択し、ＲＯＭコード制御信号端子SDで制御トランジスタ
のオン、オフを制御する。
【０００４】ところで、前記したようにＲＯＭコードブ
ロックROMCODE を縦積み型ＲＯＭ回路として構成する場
合、縦積みできるＭＯＳトランジスタMOS-Trの個数には
必ず限界が存在する。何故ならば、縦積み段数が多けれ
ば多い程、直列接続されたＭＯＳトランジスタMOS-Trの
オン抵抗による合成抵抗値は大きくなり、各ＲＯＭコー
ドブロックROMCODE の下部領域のコード出力応答時間が
極端に大きくなるからである。或いはこの縦積みＭＯＳ
トランジスタMOS-Trのデバイス特性であるスレッショル
ド電圧特性により、プリチャージ時におけるＲＯＭコー
ドブロックROMCODE の下部領域では所望の初期バイアス
に十分印加されずに動作不良を引き起こす要因にもなっ
ている。このような問題点は最近のＬＳＩにおける電源
電圧動作範囲の低電圧化に伴って顕著なものとなる。し
たがって、縦積み出来る段数は自ずと制限され、通常の
ＲＯＭコードブロックROMCODE は、20〜40段程度で縦積
みされたＲＯＭ回路として提供されており、図４に示し
たＲＯＭコードブロックROMCODE では、その縦積みＭＯ
ＳトランジスタMOS-Trの段数を25段に抑えている。
ロックROMCODE を縦積み型ＲＯＭ回路として構成する場
合、縦積みできるＭＯＳトランジスタMOS-Trの個数には
必ず限界が存在する。何故ならば、縦積み段数が多けれ
ば多い程、直列接続されたＭＯＳトランジスタMOS-Trの
オン抵抗による合成抵抗値は大きくなり、各ＲＯＭコー
ドブロックROMCODE の下部領域のコード出力応答時間が
極端に大きくなるからである。或いはこの縦積みＭＯＳ
トランジスタMOS-Trのデバイス特性であるスレッショル
ド電圧特性により、プリチャージ時におけるＲＯＭコー
ドブロックROMCODE の下部領域では所望の初期バイアス
に十分印加されずに動作不良を引き起こす要因にもなっ
ている。このような問題点は最近のＬＳＩにおける電源
電圧動作範囲の低電圧化に伴って顕著なものとなる。し
たがって、縦積み出来る段数は自ずと制限され、通常の
ＲＯＭコードブロックROMCODE は、20〜40段程度で縦積
みされたＲＯＭ回路として提供されており、図４に示し
たＲＯＭコードブロックROMCODE では、その縦積みＭＯ
ＳトランジスタMOS-Trの段数を25段に抑えている。
【０００５】このようなＲＯＭ回路での、Read（読み出
し）動作手順は次のフローにて行われる。インターフェ
ースブロックROM-IFでは、外部入力信号よりコード出力
させるＲＯＭアドレスが決定され、当該ＲＯＭアドレス
をＲＯＭコードブロック選択アドレスとｘ方向アドレス
とｙ方向アドレスに分解させる。このＲＯＭアドレスを
ｘ方向デコーダーDEC1とｙ方向デコーダーDEC2が受け取
りデコード決定するまでの間、各ＲＯＭコードブロック
ROMCODE1〜16はプリチャージを開始する。プリチャージ
開始初期設定として、ＲＯＭコード制御信号端子SDをLo
w にする。また、プリチャージ状態として、ＲＯＭコー
ド出力端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL25
5 をHigh状態にさせ、ｙ方向データアドレス端子A0〜A1
1,B0〜B11 は全てHighとする。この時、各ＲＯＭコード
ブロックROMCODE のＭＯＳトランジスタMOS-Trは全てが
ONとなり、プリチャージが完了する。
し）動作手順は次のフローにて行われる。インターフェ
ースブロックROM-IFでは、外部入力信号よりコード出力
させるＲＯＭアドレスが決定され、当該ＲＯＭアドレス
をＲＯＭコードブロック選択アドレスとｘ方向アドレス
とｙ方向アドレスに分解させる。このＲＯＭアドレスを
ｘ方向デコーダーDEC1とｙ方向デコーダーDEC2が受け取
りデコード決定するまでの間、各ＲＯＭコードブロック
ROMCODE1〜16はプリチャージを開始する。プリチャージ
開始初期設定として、ＲＯＭコード制御信号端子SDをLo
w にする。また、プリチャージ状態として、ＲＯＭコー
ド出力端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL25
5 をHigh状態にさせ、ｙ方向データアドレス端子A0〜A1
1,B0〜B11 は全てHighとする。この時、各ＲＯＭコード
ブロックROMCODE のＭＯＳトランジスタMOS-Trは全てが
ONとなり、プリチャージが完了する。
【０００６】次に、DATAのREAD状態に移行する。このRE
AD 状態では、まずＲＯＭコードブロック選択アドレス
より該当するＲＯＭコードブロックROMCODE1〜16が選択
され、ｘ方向アドレスよりｘ方向256 文字分のＲＯＭコ
ード出力端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL
255 から１文字分（12ドット）のみを選択し、データバ
ス配線に接続する。また、ｙ方向デコーダDEC2よりｙ方
向データアドレス端子A0〜A11,B0〜B11 の中の１つがLo
w に切り換わり、ＲＯＭアドレスが選択される。最後
に、ＲＯＭコード制御信号端子SDをHighに切り換えてデ
ータバス配線にコード出力を行う。
AD 状態では、まずＲＯＭコードブロック選択アドレス
より該当するＲＯＭコードブロックROMCODE1〜16が選択
され、ｘ方向アドレスよりｘ方向256 文字分のＲＯＭコ
ード出力端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL
255 から１文字分（12ドット）のみを選択し、データバ
ス配線に接続する。また、ｙ方向デコーダDEC2よりｙ方
向データアドレス端子A0〜A11,B0〜B11 の中の１つがLo
w に切り換わり、ＲＯＭアドレスが選択される。最後
に、ＲＯＭコード制御信号端子SDをHighに切り換えてデ
ータバス配線にコード出力を行う。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
ＲＯＭ回路では、各ＲＯＭコードブロックROMCODE 単位
にｘ方向デコーダDEC1とｙ方向デコーダDEC2が必要とさ
れるが、図３に示したように、特にｘ方向デコーダDEC1
は、ＭＯＳトランジスタMOS-Trの縦方向（ｙ方向）に配
列されるため、当該ｘ方向デコーダDEC1とそのデータバ
ス配線を含む領域がＲＯＭ回路の縦方向（ｙ方向）の長
さに加算されることになる。そのため、ＲＯＭ回路のｙ
方向の寸法を縮小することが難しく、結果としてＲＯＭ
回路の高集積化が困難になるとともに、１チップ当たり
の製造コストが高価なものになる。
ＲＯＭ回路では、各ＲＯＭコードブロックROMCODE 単位
にｘ方向デコーダDEC1とｙ方向デコーダDEC2が必要とさ
れるが、図３に示したように、特にｘ方向デコーダDEC1
は、ＭＯＳトランジスタMOS-Trの縦方向（ｙ方向）に配
列されるため、当該ｘ方向デコーダDEC1とそのデータバ
ス配線を含む領域がＲＯＭ回路の縦方向（ｙ方向）の長
さに加算されることになる。そのため、ＲＯＭ回路のｙ
方向の寸法を縮小することが難しく、結果としてＲＯＭ
回路の高集積化が困難になるとともに、１チップ当たり
の製造コストが高価なものになる。
【０００８】因みに、図３の例では、同図に示すよう
に、インターフェースブロックROM-IF、ｙ方向デコーダ
DEC2、ＲＯＭコードブロックROMCODE1〜16のそれぞれｘ
方向の寸法をｘ１，ｘ２，ｘ３とし、ＲＯＭコードブロ
ックROMCODE1〜16、ｘ方向デコーダDEC1のそれぞれｙ方
向の寸法をｙ１，ｙ２とする。これから、ｘ１＝40μ
ｍ、ｘ２＝180 μｍ、ｘ３＝ 3760 μｍとなり、ｘ方向
の全寸法ｘ４＝3980μｍとなる。また、ｙ１＝36.5μ
ｍ、ｙ２＝57.0μｍとなり、ｙ方向の全寸法ｙ３＝1496
μｍとなる。したがって、ＲＯＭ回路の面積Ｓ２は、Ｓ
２＝（x1＋x2＋x3）×y3≒5.97〔ｍｍ2 〕となる。
に、インターフェースブロックROM-IF、ｙ方向デコーダ
DEC2、ＲＯＭコードブロックROMCODE1〜16のそれぞれｘ
方向の寸法をｘ１，ｘ２，ｘ３とし、ＲＯＭコードブロ
ックROMCODE1〜16、ｘ方向デコーダDEC1のそれぞれｙ方
向の寸法をｙ１，ｙ２とする。これから、ｘ１＝40μ
ｍ、ｘ２＝180 μｍ、ｘ３＝ 3760 μｍとなり、ｘ方向
の全寸法ｘ４＝3980μｍとなる。また、ｙ１＝36.5μ
ｍ、ｙ２＝57.0μｍとなり、ｙ方向の全寸法ｙ３＝1496
μｍとなる。したがって、ＲＯＭ回路の面積Ｓ２は、Ｓ
２＝（x1＋x2＋x3）×y3≒5.97〔ｍｍ2 〕となる。
【０００９】ここで、ｙ方向の寸法を縮小するための手
法として、ｘ方向デコーダの数を低減すること、すなわ
ちＲＯＭコードブロックROMCODE のブロック数を減らす
ことが考えられる。このＲＯＭコードブロックのブロッ
ク数を低減するには各ＲＯＭコードブロックROMCODE 内
の縦積みＭＯＳトランジスタMOS-Trの縦積み段数を増加
すれば良いが、前述したように縦積みＭＯＳトランジス
タの縦積み段数には限度があるので、このような対策は
事実上不可能である。また、横方向（ｘ方向）のサイズ
を上げることが考えられるが、ｘ方向のサイズを上げて
も、セル面積自体は同じで本質的な解決にはならない。
更に、データバス配線遅延増加に伴うタイミング動作不
具合という別の弊害が生じてしまう。
法として、ｘ方向デコーダの数を低減すること、すなわ
ちＲＯＭコードブロックROMCODE のブロック数を減らす
ことが考えられる。このＲＯＭコードブロックのブロッ
ク数を低減するには各ＲＯＭコードブロックROMCODE 内
の縦積みＭＯＳトランジスタMOS-Trの縦積み段数を増加
すれば良いが、前述したように縦積みＭＯＳトランジス
タの縦積み段数には限度があるので、このような対策は
事実上不可能である。また、横方向（ｘ方向）のサイズ
を上げることが考えられるが、ｘ方向のサイズを上げて
も、セル面積自体は同じで本質的な解決にはならない。
更に、データバス配線遅延増加に伴うタイミング動作不
具合という別の弊害が生じてしまう。
【００１０】本発明の主な目的は、特に配列されたメモ
リ素子におけるｙ方向の寸法を縮小し、これによりメモ
リ回路を構成するセル領域の面積を縮小して１チップ当
たりの製造コストを低減することを可能にしたメモリ回
路を提供することにある。
リ素子におけるｙ方向の寸法を縮小し、これによりメモ
リ回路を構成するセル領域の面積を縮小して１チップ当
たりの製造コストを低減することを可能にしたメモリ回
路を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタ等のメモリ素子がｘ方向とｙ方向に配列された複
数個のメモリブロックと、前記メモリブロック内の前記
メモリ素子を選択するためのｘ方向デコーダとｙ方向デ
コーダとを備え、前記選択されたメモリ素子からデータ
出力端にメモリデータを出力する構成のメモリ回路にお
いて、前記メモリブロックは、前記ｙ方向に配列した複
数のメモリ素子を所定の数毎に分割した複数の単位メモ
リブロックで構成され、前記複数の単位メモリブロック
はそれぞれ前記データ出力端に対して並列接続されると
ともに、前記ｘ方向デコーダは前記複数の単位メモリブ
ロックに共用されていることを特徴とする。
ジスタ等のメモリ素子がｘ方向とｙ方向に配列された複
数個のメモリブロックと、前記メモリブロック内の前記
メモリ素子を選択するためのｘ方向デコーダとｙ方向デ
コーダとを備え、前記選択されたメモリ素子からデータ
出力端にメモリデータを出力する構成のメモリ回路にお
いて、前記メモリブロックは、前記ｙ方向に配列した複
数のメモリ素子を所定の数毎に分割した複数の単位メモ
リブロックで構成され、前記複数の単位メモリブロック
はそれぞれ前記データ出力端に対して並列接続されると
ともに、前記ｘ方向デコーダは前記複数の単位メモリブ
ロックに共用されていることを特徴とする。
【００１２】本発明のメモリ回路においては、前記ｙ方
向デコーダは前記メモリブロックの各単位メモリブロッ
クを選択する機能と、選択された単位メモリブロック内
のｙアドレスのメモリ素子を選択する機能を有し、前記
ｘ方向デコーダは前記各単位メモリブロックのそれぞれ
同一ｘアドレスのメモリ素子を選択する機能を有してい
る。また、本発明のメモリ回路は、単位メモリブロック
を構成するｙ方向のトランジスタの数は、任意のビット
数構造のコード出力、例えば一つの文字コードに対応し
た個数のトランジスタと、前記単位メモリブロックが選
択されるときにオン状態にされる１個のスイッチ素子と
してのトランジスタとで構成される数として構成され
る。
向デコーダは前記メモリブロックの各単位メモリブロッ
クを選択する機能と、選択された単位メモリブロック内
のｙアドレスのメモリ素子を選択する機能を有し、前記
ｘ方向デコーダは前記各単位メモリブロックのそれぞれ
同一ｘアドレスのメモリ素子を選択する機能を有してい
る。また、本発明のメモリ回路は、単位メモリブロック
を構成するｙ方向のトランジスタの数は、任意のビット
数構造のコード出力、例えば一つの文字コードに対応し
た個数のトランジスタと、前記単位メモリブロックが選
択されるときにオン状態にされる１個のスイッチ素子と
してのトランジスタとで構成される数として構成され
る。
【００１３】本発明のメモリ回路によれば、メモリブロ
ックを複数の単位メモリブロックで構成しており、特
に、ｙ方向デコーダで各メモリブロックないし単位メモ
リブロック内のメモリ素子のｙ方向データアドレスを選
択し、ｘ方向デコーダで全単位メモリブロック内のメモ
リ素子のｘ方向データアドレスを選択することが可能と
なる。これにより、ｘ方向デコーダはメモリブロック単
位で設ければよく、単位メモリブロック毎にｘ方向デコ
ーダを設ける必要がなくなり、ｘ方向デコーダの数が削
減でき、当該ｘ方向デコーダが占有する領域とデータバ
ス配線が占有する領域が不要になり、レイアウト面積を
削減させた大規模なメモリ回路を得ることが可能にな
る。
ックを複数の単位メモリブロックで構成しており、特
に、ｙ方向デコーダで各メモリブロックないし単位メモ
リブロック内のメモリ素子のｙ方向データアドレスを選
択し、ｘ方向デコーダで全単位メモリブロック内のメモ
リ素子のｘ方向データアドレスを選択することが可能と
なる。これにより、ｘ方向デコーダはメモリブロック単
位で設ければよく、単位メモリブロック毎にｘ方向デコ
ーダを設ける必要がなくなり、ｘ方向デコーダの数が削
減でき、当該ｘ方向デコーダが占有する領域とデータバ
ス配線が占有する領域が不要になり、レイアウト面積を
削減させた大規模なメモリ回路を得ることが可能にな
る。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を図３に示した従来構
成と同様に、１文字が12×12ドットの8192文字データ容
量を出力するＲＯＭ回路として構成した実施形態であ
る。この文字データ容量の文字コード数は第１種JIS コ
ード数を網羅出来る容量を意味する。このＲＯＭ回路
は、４分割されたＲＯＭコードブロックROMCODE1〜4 で
構成されており、各ＲＯＭコードブロックROMCODE の１
個当りの容量は、縦８文字、横256 文字の 8×256=2048
文字コード分となる。また、前記各ＲＯＭコードブロッ
クROMCODE1〜4 には、それぞれｘ方向デコーダDEC1とｙ
方向デコーダDEC2が１組ずつ接続されており、ＲＯＭコ
ードブロックROMCODE1〜4 内の各アドレスにアクセスさ
せる動作を行う。さらに、外部入力信号を受け取り、コ
ード出力信号を外部出力させるインターフェースブロッ
クROM-IFを有する。このインターフェースブロックROM-
IFでは、外部入力信号よりコード出力させるＲＯＭアド
レスが決定され、当該ＲＯＭアドレスをＲＯＭコードブ
ロック選択アドレスとｘ方向アドレスとｙ方向アドレス
に分解させる機能を有する。それに伴って、ｘ方向デコ
ーダDEC1及びｙ方向デコーダDEC2が動作し、ＲＯＭアド
レスにアクセスする。なお、前記ｘ方向デコーダDEC1に
はアクセスされたコード出力を前記インターフェースブ
ロックROM-IFに転送するデータバス配線も有する。
参照して説明する。図１は本発明を図３に示した従来構
成と同様に、１文字が12×12ドットの8192文字データ容
量を出力するＲＯＭ回路として構成した実施形態であ
る。この文字データ容量の文字コード数は第１種JIS コ
ード数を網羅出来る容量を意味する。このＲＯＭ回路
は、４分割されたＲＯＭコードブロックROMCODE1〜4 で
構成されており、各ＲＯＭコードブロックROMCODE の１
個当りの容量は、縦８文字、横256 文字の 8×256=2048
文字コード分となる。また、前記各ＲＯＭコードブロッ
クROMCODE1〜4 には、それぞれｘ方向デコーダDEC1とｙ
方向デコーダDEC2が１組ずつ接続されており、ＲＯＭコ
ードブロックROMCODE1〜4 内の各アドレスにアクセスさ
せる動作を行う。さらに、外部入力信号を受け取り、コ
ード出力信号を外部出力させるインターフェースブロッ
クROM-IFを有する。このインターフェースブロックROM-
IFでは、外部入力信号よりコード出力させるＲＯＭアド
レスが決定され、当該ＲＯＭアドレスをＲＯＭコードブ
ロック選択アドレスとｘ方向アドレスとｙ方向アドレス
に分解させる機能を有する。それに伴って、ｘ方向デコ
ーダDEC1及びｙ方向デコーダDEC2が動作し、ＲＯＭアド
レスにアクセスする。なお、前記ｘ方向デコーダDEC1に
はアクセスされたコード出力を前記インターフェースブ
ロックROM-IFに転送するデータバス配線も有する。
【００１５】前記ＲＯＭコードブロックROMCODE1〜4 の
構成を図２に示す。ＭＯＳトランジスタMOS-Trが、ｙ方
向（縦方向）に、文字分としての12×8(8 文字分) ＝96
個と、各文字に対応する制御トランジスタとしての 8個
とで、計104 個が配列されており、それぞれデータアド
レス端子A0〜A11,B0〜B11,…, H0〜H11 とＲＯＭコード
制御信号端子SDA,SDB,…,SDHに接続されている。また、
ｘ方向に12(1文字分)×256(256 文字分) ＝3072個配列
されており、最上のＭＯＳトランジスタMOS-Trの各出力
端子は共通接続されて、ＲＯＭコード出力端子NA0 〜NL
0 ，NA1 〜NL1，…，NA255 〜NL255 として図外のデー
タバスへデータを出力する。そして、ｙ方向のデータア
ドレス端子A0〜A11,…,H0 〜H11 とＲＯＭコード制御信
号端子SDA,SDB,…,SDHを前記ｙ方向デコーダDEC2で選択
し、ｘ方向のＲＯＭコード出力端子NA0 〜NL0 ，NA1 〜
NL1 ，…，NA255 〜NL255 を前記ｘ方向デコーダDEC1で
選択してＭＯＳトランジスタを選択する。
構成を図２に示す。ＭＯＳトランジスタMOS-Trが、ｙ方
向（縦方向）に、文字分としての12×8(8 文字分) ＝96
個と、各文字に対応する制御トランジスタとしての 8個
とで、計104 個が配列されており、それぞれデータアド
レス端子A0〜A11,B0〜B11,…, H0〜H11 とＲＯＭコード
制御信号端子SDA,SDB,…,SDHに接続されている。また、
ｘ方向に12(1文字分)×256(256 文字分) ＝3072個配列
されており、最上のＭＯＳトランジスタMOS-Trの各出力
端子は共通接続されて、ＲＯＭコード出力端子NA0 〜NL
0 ，NA1 〜NL1，…，NA255 〜NL255 として図外のデー
タバスへデータを出力する。そして、ｙ方向のデータア
ドレス端子A0〜A11,…,H0 〜H11 とＲＯＭコード制御信
号端子SDA,SDB,…,SDHを前記ｙ方向デコーダDEC2で選択
し、ｘ方向のＲＯＭコード出力端子NA0 〜NL0 ，NA1 〜
NL1 ，…，NA255 〜NL255 を前記ｘ方向デコーダDEC1で
選択してＭＯＳトランジスタを選択する。
【００１６】ここで、前記ｙ方向に配列された１文字分
の１２個のＭＯＳトランジスタMOS-TRと、当該１文字分
の制御トランジスタMOS-TRとの１３個のＭＯＳトランジ
スタMOS-Trは一つの単位のＲＯＭコードブロックU-ROMC
ODE として構成されている。すなわち、前記データアド
レス端子A0〜A11 とＲＯＭコード制御信号端子SDA につ
ながるＭＯＳトランジスタが一つの単位ＲＯＭコードブ
ロックU-ROMCODE1-Aとして構成されている。同様に、デ
ータアドレス端子B0〜B11 とＲＯＭコード制御信号端子
SDB のようにデータアドレス端子H0〜H11 とＲＯＭコー
ド制御信号端子SDH に至るまで、各端子につながるＭＯ
Ｓトランジスタがそれぞれ一つの単位ＲＯＭコードブロ
ックU-ROMCODE-B,…,U-ROMCODE-Hとして構成され、合計
でｙ方向に配列された文字数分の８個の単位ＲＯＭコー
ドブロックU-ROMCODE-A 〜H として構成されている。そ
して、前記各単位ＲＯＭコードブロックU-ROMCODE-A 〜
Hにおけるデータアドレス端子A0,B0,C0, …,H0 につな
がるそれぞれ縦積み接続されたＭＯＳトランジスタMOS-
Trにおいては、並列接続されたデータ線DL-A,DL-B,…,D
L-H によって、前記ＲＯコード出力端子NA0 〜NL0 ，NA
1 〜NL1 ，…，NA255 〜NL255 に並列状態に接続され、
また、各単位ＲＯＭコードブロックU-ROMCODE-A 〜H に
おけるデータアドレス端子A11,B11,C11,…,H11につなが
るＭＯＳトランジスタMOS-Trにおいて接地されている。
すなわち、前記各単位ＲＯＭコードブロックU-ROMCODE-
A 〜H はそれぞれｙ方向において並列に接続されている
ことになる。
の１２個のＭＯＳトランジスタMOS-TRと、当該１文字分
の制御トランジスタMOS-TRとの１３個のＭＯＳトランジ
スタMOS-Trは一つの単位のＲＯＭコードブロックU-ROMC
ODE として構成されている。すなわち、前記データアド
レス端子A0〜A11 とＲＯＭコード制御信号端子SDA につ
ながるＭＯＳトランジスタが一つの単位ＲＯＭコードブ
ロックU-ROMCODE1-Aとして構成されている。同様に、デ
ータアドレス端子B0〜B11 とＲＯＭコード制御信号端子
SDB のようにデータアドレス端子H0〜H11 とＲＯＭコー
ド制御信号端子SDH に至るまで、各端子につながるＭＯ
Ｓトランジスタがそれぞれ一つの単位ＲＯＭコードブロ
ックU-ROMCODE-B,…,U-ROMCODE-Hとして構成され、合計
でｙ方向に配列された文字数分の８個の単位ＲＯＭコー
ドブロックU-ROMCODE-A 〜H として構成されている。そ
して、前記各単位ＲＯＭコードブロックU-ROMCODE-A 〜
Hにおけるデータアドレス端子A0,B0,C0, …,H0 につな
がるそれぞれ縦積み接続されたＭＯＳトランジスタMOS-
Trにおいては、並列接続されたデータ線DL-A,DL-B,…,D
L-H によって、前記ＲＯコード出力端子NA0 〜NL0 ，NA
1 〜NL1 ，…，NA255 〜NL255 に並列状態に接続され、
また、各単位ＲＯＭコードブロックU-ROMCODE-A 〜H に
おけるデータアドレス端子A11,B11,C11,…,H11につなが
るＭＯＳトランジスタMOS-Trにおいて接地されている。
すなわち、前記各単位ＲＯＭコードブロックU-ROMCODE-
A 〜H はそれぞれｙ方向において並列に接続されている
ことになる。
【００１７】次に、本実施形態のＲＯＭ回路のRead（読
み出し）動作につき説明する。インターフェースブロッ
クROM-IFでは、外部入力信号よりコード出力させるＲＯ
Ｍアドレスが決定され、当該ＲＯＭアドレスをＲＯＭコ
ードブロック選択アドレスとｘ方向アドレスとｙ方向ア
ドレスに分解させる。この外部入力信号からＲＯＭアド
レスをｘ方向デコーダDEC1とｙ方向デコーダDEC2が受け
取りデコード決定するまでの間、ＲＯＭコードブロック
ROMCODE1〜4 自体はプリチャージを開始する。プリチャ
ージ開始初期設定として、ＲＯＭコード制御信号端子SD
A,SDB,…,SDHをLow にする。プリチャージ状態として、
全てのＲＯＭコード出力端子NA0 〜NL0，NA1 〜NL1 ，
…，NA255 〜NL255 をHigh状態にし、ｙ方向データアド
レス端子A0〜A11,B0〜B11,…,H0 〜H11 は全てHighとす
る。この時、ＲＯＭコードブロックROMCODE1〜4 のＭＯ
ＳトランジスタMOS-Trは全てONとなり、プリチャージが
完了する。
み出し）動作につき説明する。インターフェースブロッ
クROM-IFでは、外部入力信号よりコード出力させるＲＯ
Ｍアドレスが決定され、当該ＲＯＭアドレスをＲＯＭコ
ードブロック選択アドレスとｘ方向アドレスとｙ方向ア
ドレスに分解させる。この外部入力信号からＲＯＭアド
レスをｘ方向デコーダDEC1とｙ方向デコーダDEC2が受け
取りデコード決定するまでの間、ＲＯＭコードブロック
ROMCODE1〜4 自体はプリチャージを開始する。プリチャ
ージ開始初期設定として、ＲＯＭコード制御信号端子SD
A,SDB,…,SDHをLow にする。プリチャージ状態として、
全てのＲＯＭコード出力端子NA0 〜NL0，NA1 〜NL1 ，
…，NA255 〜NL255 をHigh状態にし、ｙ方向データアド
レス端子A0〜A11,B0〜B11,…,H0 〜H11 は全てHighとす
る。この時、ＲＯＭコードブロックROMCODE1〜4 のＭＯ
ＳトランジスタMOS-Trは全てONとなり、プリチャージが
完了する。
【００１８】次に、データREAD状態に移行する。データ
READ状態では、まずＲＯＭコードブロック選択アドレス
により該当するＲＯＭコードブロックROMCODE1〜4 のい
ずれかが選択される。次いで、ｘ方向アドレスにより、
ｘ方向デコーダDEC1はｘ方向256 文字分のＲＯＭコード
出力端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255
から１文字分（12ドット）のみを選択し、データバス配
線に接続する。また、ｙ方向アドレスにより、ｙ方向デ
コーダDEC2はｙ方向データアドレス端子A0〜A11,B0〜B1
1,…,H0 〜H11 の中の一つがLow に切り換わり、ＲＯＭ
アドレスが選択される。最後に、ＲＯＭコード制御信号
端子SDA,SDB,…,SDHの中で、ｙ方向データアドレスで選
択されたＲＯＭコードブロックに該当する端子をHighに
切り換えてデータバス配線にコード出力を行う。かくし
て、任意のＲＯＭアドレスによるデータ読み出しが可能
となる。
READ状態では、まずＲＯＭコードブロック選択アドレス
により該当するＲＯＭコードブロックROMCODE1〜4 のい
ずれかが選択される。次いで、ｘ方向アドレスにより、
ｘ方向デコーダDEC1はｘ方向256 文字分のＲＯＭコード
出力端子NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255
から１文字分（12ドット）のみを選択し、データバス配
線に接続する。また、ｙ方向アドレスにより、ｙ方向デ
コーダDEC2はｙ方向データアドレス端子A0〜A11,B0〜B1
1,…,H0 〜H11 の中の一つがLow に切り換わり、ＲＯＭ
アドレスが選択される。最後に、ＲＯＭコード制御信号
端子SDA,SDB,…,SDHの中で、ｙ方向データアドレスで選
択されたＲＯＭコードブロックに該当する端子をHighに
切り換えてデータバス配線にコード出力を行う。かくし
て、任意のＲＯＭアドレスによるデータ読み出しが可能
となる。
【００１９】このように、本実施形態のＲＯＭ回路で
は、ＲＯＭ回路を構成する４つのＲＯＭコードブロック
ROMCODE1〜4 をそれぞれ８つの単位ＲＯＭコードブロッ
クU-ROMCODE-A 〜H で構成しており、特に、ｙ方向デコ
ーダDEC2とインターフェースブロックROM-IFとで、各Ｒ
ＯＭコードブロックROMCODE1〜4 のいずれを選択し、か
つ選択したＲＯＭコードブロック内の単位ＲＯＭコード
ブロックU-ROMCODE-A 〜H のいずれかを選択した上で、
当該選択された単位ＲＯＭコードブロックU-ROMCODE 内
のｙ方向データアドレス端子を選択することが可能とな
る。したがって、単位ＲＯＭコードブロックU-ROMCODE
毎にｘ方向デコーダDEC1を設ける必要はなく、ＲＯＭコ
ードブロックROMCODE1〜4 単位でｘ方向デコーダDEC1を
設けることで良く、ｘ方向デコーダDEC1の数が削減で
き、かつ当該ｘ方向デコーダDEC1が占有する領域とデー
タバス配線が占有する領域が不要になる。これにより、
レイアウト面積を削減させた大規模ＲＯＭ回路を得るこ
とが可能になる。
は、ＲＯＭ回路を構成する４つのＲＯＭコードブロック
ROMCODE1〜4 をそれぞれ８つの単位ＲＯＭコードブロッ
クU-ROMCODE-A 〜H で構成しており、特に、ｙ方向デコ
ーダDEC2とインターフェースブロックROM-IFとで、各Ｒ
ＯＭコードブロックROMCODE1〜4 のいずれを選択し、か
つ選択したＲＯＭコードブロック内の単位ＲＯＭコード
ブロックU-ROMCODE-A 〜H のいずれかを選択した上で、
当該選択された単位ＲＯＭコードブロックU-ROMCODE 内
のｙ方向データアドレス端子を選択することが可能とな
る。したがって、単位ＲＯＭコードブロックU-ROMCODE
毎にｘ方向デコーダDEC1を設ける必要はなく、ＲＯＭコ
ードブロックROMCODE1〜4 単位でｘ方向デコーダDEC1を
設けることで良く、ｘ方向デコーダDEC1の数が削減で
き、かつ当該ｘ方向デコーダDEC1が占有する領域とデー
タバス配線が占有する領域が不要になる。これにより、
レイアウト面積を削減させた大規模ＲＯＭ回路を得るこ
とが可能になる。
【００２０】例えば、図３に示した従来のＲＯＭ回路と
比較すると、８個の単位ＲＯＭコードブロックU-ROMCOD
E が縦方向（ｙ方向）にレイアウト配置されたＲＯＭコ
ードブロックROMCODE1〜4 において、ｙ方向の長さｙ４
は、 y4＝y1÷25×13×8 ≒152 [ μｍ] となる。ここで、ｙ１は、従来のＲＯＭコードブロック
ROMCODE1〜16でｙ方向が２文字で構成された25段縦積み
ＭＯＳトランジスタMOS-Trのｙ方向の長さである。すな
わち、前記y1÷25は、ＭＯＳトランジスタの１個当たり
のｙ方向の長さとなる。また、ｘ方向デコーダDEC1のｙ
方向の長さy2は従来と同じである。したがって、ＲＯＭ
回路全体のｙ方向の長さｙ５は、 y5＝（y4＋y2）×4 ≒840[μm] である。一方、ｘ方向の長さｘ１，ｘ２，ｘ３は、従来
と同じであり、ＲＯＭ回路のｘ方向の全体の長さｘ４も
同じであり、ｘ４＝3980〔μｍ〕である。したがって、
ＲＯＭ回路全体の面積Ｓ１は、 Ｓ１＝（x1＋x2＋x3）×y5≒3.34〔ｍｍ2 〕 となる。
比較すると、８個の単位ＲＯＭコードブロックU-ROMCOD
E が縦方向（ｙ方向）にレイアウト配置されたＲＯＭコ
ードブロックROMCODE1〜4 において、ｙ方向の長さｙ４
は、 y4＝y1÷25×13×8 ≒152 [ μｍ] となる。ここで、ｙ１は、従来のＲＯＭコードブロック
ROMCODE1〜16でｙ方向が２文字で構成された25段縦積み
ＭＯＳトランジスタMOS-Trのｙ方向の長さである。すな
わち、前記y1÷25は、ＭＯＳトランジスタの１個当たり
のｙ方向の長さとなる。また、ｘ方向デコーダDEC1のｙ
方向の長さy2は従来と同じである。したがって、ＲＯＭ
回路全体のｙ方向の長さｙ５は、 y5＝（y4＋y2）×4 ≒840[μm] である。一方、ｘ方向の長さｘ１，ｘ２，ｘ３は、従来
と同じであり、ＲＯＭ回路のｘ方向の全体の長さｘ４も
同じであり、ｘ４＝3980〔μｍ〕である。したがって、
ＲＯＭ回路全体の面積Ｓ１は、 Ｓ１＝（x1＋x2＋x3）×y5≒3.34〔ｍｍ2 〕 となる。
【００２１】したがって、本実施形態のＲＯＭ回路の面
積Ｓ１＝3.34〔ｍｍ2 〕と、従来のＲＯＭ回路の面積Ｓ
２＝5.97〔ｍｍ2〕とを比較すると、両者の面積比Ｒ
（Ｒ＝Ｓ１／Ｓ２）は、 Ｒ＝3.34÷5.97×100 ≒55.9〔％〕 となる。このことから、本実施形態のＲＯＭ回路では、
従来に比較してＲＯＭ回路の面積をほぼ半減（１／２）
させることができ、チップ面積の縮小化（シュリンク
化）が可能になることが判る。
積Ｓ１＝3.34〔ｍｍ2 〕と、従来のＲＯＭ回路の面積Ｓ
２＝5.97〔ｍｍ2〕とを比較すると、両者の面積比Ｒ
（Ｒ＝Ｓ１／Ｓ２）は、 Ｒ＝3.34÷5.97×100 ≒55.9〔％〕 となる。このことから、本実施形態のＲＯＭ回路では、
従来に比較してＲＯＭ回路の面積をほぼ半減（１／２）
させることができ、チップ面積の縮小化（シュリンク
化）が可能になることが判る。
【００２２】ここで、前記実施形態では、本発明のメモ
リ回路を、文字コードＲＯＭセルとして使用されるＲＯ
Ｍ回路に適用した例を示したが、本発明では、文字コー
ドＲＯＭセル以外の用途として構成されるＲＯＭ回路、
ないしメモリ回路の全般に適用することが可能である。
また、この場合、単位ＲＯＭコードブロックとして、前
記した文字コードの場合のデータバス幅は１文字分のド
ット数である12×12ビットであったが、単位ＲＯＭコー
ドブロックを構成するビット数は前記12×12ビットに限
られるものではなく、適宜設定を変更したビット数のデ
ータバス配線手段に置き換えても良い。したがって、単
位ＲＯＭコードブロックにおいて１単位分の高さである
12ドットに応じた13段縦積みＭＯＳトランジスタの構成
を、適宜縦積みＭＯＳトランジスタの段数の異なる単位
ＲＯＭコードブロックとして構成してもよい。さらに、
前記実施形態では、一つのＲＯＭコードブロックを構成
する単位ＲＯＭコードブロック数は８個であったが、こ
の単位ＲＯＭコードブロック数についても適宜構成数を
変更することが可能である。
リ回路を、文字コードＲＯＭセルとして使用されるＲＯ
Ｍ回路に適用した例を示したが、本発明では、文字コー
ドＲＯＭセル以外の用途として構成されるＲＯＭ回路、
ないしメモリ回路の全般に適用することが可能である。
また、この場合、単位ＲＯＭコードブロックとして、前
記した文字コードの場合のデータバス幅は１文字分のド
ット数である12×12ビットであったが、単位ＲＯＭコー
ドブロックを構成するビット数は前記12×12ビットに限
られるものではなく、適宜設定を変更したビット数のデ
ータバス配線手段に置き換えても良い。したがって、単
位ＲＯＭコードブロックにおいて１単位分の高さである
12ドットに応じた13段縦積みＭＯＳトランジスタの構成
を、適宜縦積みＭＯＳトランジスタの段数の異なる単位
ＲＯＭコードブロックとして構成してもよい。さらに、
前記実施形態では、一つのＲＯＭコードブロックを構成
する単位ＲＯＭコードブロック数は８個であったが、こ
の単位ＲＯＭコードブロック数についても適宜構成数を
変更することが可能である。
【００２３】
【発明の効果】以上説明したように本発明は、メモリブ
ロックはｙ方向に配列した複数のメモリ素子を所定の数
毎に分割した複数の単位メモリブロックで構成され、前
記複数の単位メモリブロックはそれぞれデータ出力端に
対して並列接続されるとともに、ｘ方向デコーダが複数
の単位メモリブロックに共用されているので、ｙ方向デ
コーダで各単位メモリブロック内のメモリ素子のｙ方向
データアドレスを選択し、ｘ方向デコーダで全単位メモ
リブロック内のメモリ素子のｘ方向データアドレスを選
択することが可能となる。これにより、ｘ方向デコーダ
はメモリブロック単位で設ければよく、単位メモリブロ
ック毎にｘ方向デコーダを設ける必要がなくなり、ｘ方
向デコーダの数が削減でき、当該ｘ方向デコーダが占有
する領域とデータバス配線が占有する領域が不要にな
り、レイアウト面積を削減し、かつ製造コストを低減し
た大規模なメモリ回路を得ることが可能になる。
ロックはｙ方向に配列した複数のメモリ素子を所定の数
毎に分割した複数の単位メモリブロックで構成され、前
記複数の単位メモリブロックはそれぞれデータ出力端に
対して並列接続されるとともに、ｘ方向デコーダが複数
の単位メモリブロックに共用されているので、ｙ方向デ
コーダで各単位メモリブロック内のメモリ素子のｙ方向
データアドレスを選択し、ｘ方向デコーダで全単位メモ
リブロック内のメモリ素子のｘ方向データアドレスを選
択することが可能となる。これにより、ｘ方向デコーダ
はメモリブロック単位で設ければよく、単位メモリブロ
ック毎にｘ方向デコーダを設ける必要がなくなり、ｘ方
向デコーダの数が削減でき、当該ｘ方向デコーダが占有
する領域とデータバス配線が占有する領域が不要にな
り、レイアウト面積を削減し、かつ製造コストを低減し
た大規模なメモリ回路を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明を文字コードＲＯＭ回路に適用した実施
形態のブロック構成図である。
形態のブロック構成図である。
【図２】図１のＲＯＭ回路における一つのＲＯＭコード
ブロックの内部回路構成を示す回路図である。
ブロックの内部回路構成を示す回路図である。
【図３】従来の文字コードＲＯＭ回路の一例のブロック
構成図である。
構成図である。
【図４】図３のＲＯＭ回路における一つのＲＯＭコード
ブロックの内部回路構成を示す回路図である。
ブロックの内部回路構成を示す回路図である。
ROMCODE ＲＯＭコードブロック（メモリブロック） U-ROCODE 単位ＲＯＭコードブロック（単位メモリブロ
ック） MOS-Tr ＭＯＳトランジスタ（メモリ素子） DEC1 ｘ方向デコーダ DEC2 ｙ方向デコーダ ROM-IF インターフェースブロック NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255 ＲＯＭ
コード出力端子 A0〜A11 ，B0〜B11,…，H0〜H11 データアドレス端子 SDA 〜SDH ＲＯＭコード制御信号端子
ック） MOS-Tr ＭＯＳトランジスタ（メモリ素子） DEC1 ｘ方向デコーダ DEC2 ｙ方向デコーダ ROM-IF インターフェースブロック NA0 〜NL0 ，NA1 〜NL1 ，…，NA255 〜NL255 ＲＯＭ
コード出力端子 A0〜A11 ，B0〜B11,…，H0〜H11 データアドレス端子 SDA 〜SDH ＲＯＭコード制御信号端子
Claims (5)
- 【請求項１】 メモリ素子がｘ方向とｙ方向に配列され
た複数個のメモリブロックと、前記メモリブロック内の
前記メモリ素子を選択するためのｘ方向デコーダとｙ方
向デコーダとを備え、前記選択されたメモリ素子からデ
ータ出力端にメモリデータを出力する構成のメモリ回路
において、前記メモリブロックは、前記ｙ方向に配列し
た複数のメモリ素子を所定の数毎に分割した複数の単位
メモリブロックで構成され、前記複数の単位メモリブロ
ックはそれぞれ前記データ出力端に対して並列接続され
るとともに、前記ｘ方向デコーダは前記複数の単位メモ
リブロックに共用されていることを特徴とするメモリ回
路。 - 【請求項２】 前記ｙ方向デコーダは前記メモリブロッ
クの各単位メモリブロックを選択する機能と、選択され
た単位メモリブロック内のｙアドレスのメモリ素子を選
択する機能を有し、前記ｘ方向デコーダは前記各単位メ
モリブロックのそれぞれ同一ｘアドレスのメモリ素子を
選択する機能を有することを特徴とする請求項１に記載
のメモリ回路。 - 【請求項３】 前記メモリ素子はトランジスタで構成さ
れ、ｙ方向に縦積み接続された複数個の前記トランジス
タは、ｙ方向に複数の単位メモリブロックとして分割さ
れ、前記各単位メモリブロック内の縦積み接続されたト
ランジスタは前記単位メモリブロック毎に前記データ出
力端に接続されていることを特徴とする請求項１または
２に記載のメモリ回路。 - 【請求項４】 前記単位メモリブロックを構成するｙ方
向のトランジスタの数は、任意のビット数構造のコード
出力に対応した個数のトランジスタと、前記単位メモリ
ブロックが選択されるときにオン状態にされる１個のス
イッチ素子としてのトランジスタとで構成される数であ
ることを特徴とする請求項３に記載のメモリ回路。 - 【請求項５】 前記単位メモリブロックは、ｙ方向には
一つの文字コードを構成するのに必要とされる数のトラ
ンジスタと前記スイッチ素子としてのトランジスタとが
接続され、ｘ方向には複数の文字コードに対応する個数
のトランジスタがｘ方向に接続されていることを特徴と
する請求項４に記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275803A JP2002093184A (ja) | 2000-09-12 | 2000-09-12 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275803A JP2002093184A (ja) | 2000-09-12 | 2000-09-12 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093184A true JP2002093184A (ja) | 2002-03-29 |
Family
ID=18761363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000275803A Pending JP2002093184A (ja) | 2000-09-12 | 2000-09-12 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843733B2 (en) | 2007-06-12 | 2010-11-30 | Samsung Electronics Co., Ltd. | Flash memory devices having three dimensional stack structures and methods of driving same |
-
2000
- 2000-09-12 JP JP2000275803A patent/JP2002093184A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843733B2 (en) | 2007-06-12 | 2010-11-30 | Samsung Electronics Co., Ltd. | Flash memory devices having three dimensional stack structures and methods of driving same |
| USRE46994E1 (en) | 2007-06-12 | 2018-08-14 | Samsung Electronics Co., Ltd. | Flash memory devices having three dimensional stack structures and methods of driving same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101510447B (zh) | 半导体存储器装置中的冗余电路 | |
| US8284602B2 (en) | Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure | |
| WO2002059899A2 (en) | Mram bit line word line architecture | |
| US6538584B2 (en) | Transition reduction encoder using current and last bit sets | |
| US7301833B2 (en) | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device | |
| JP3623762B2 (ja) | 半導体装置 | |
| US6343037B1 (en) | Column redundancy circuit for semiconductor memory | |
| JPH04368700A (ja) | 半導体メモリ装置 | |
| JP2002093184A (ja) | メモリ回路 | |
| US5818773A (en) | Semiconductor storage device | |
| JP2596180B2 (ja) | 半導体集積メモリ回路 | |
| US5936269A (en) | Semiconductor memory device including a redundant circuit | |
| CN1652250B (zh) | 冗余减轻电路 | |
| US6333876B1 (en) | Semiconductor memory device | |
| US7379358B2 (en) | Repair I/O fuse circuit of semiconductor memory device | |
| US7193926B2 (en) | Memory device for reducing leakage current | |
| JPH1145600A (ja) | 複合データテスト回路が簡素化された半導体メモリ装置 | |
| EP0791931B1 (en) | Semiconductor memory device | |
| WO2006059660A1 (ja) | コンピュータシステム | |
| US9672170B2 (en) | Semiconductor memory | |
| US7102942B2 (en) | Encoding circuit for semiconductor device and redundancy control circuit using the same | |
| JP2003151275A (ja) | 半導体記憶装置 | |
| US6177833B1 (en) | Integrated circuit module having reduced impedance and method of providing the same | |
| KR100486216B1 (ko) | 반도체메모리장치의리던던시메모리셀제어회로 | |
| JP2003317485A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050907 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |